JPH0426249A - 共通セルバッファ型スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は分配接続機能を育する共通セルバッファ型スイ
ッチに係り、非同期転送モードを用いたスイッチ装置あ
るいはセル多重装置等に適応される共２通セルバッファ
型スイッチ、特にメモリを効率的に使用可能な１つの入
力ポート数に対して複数の出力ポート数を持つｌ対Ｎの
分配接続機能を有する共通セルバッファ型スイッチに関
する。

〔従来の技術〕

第３図はセルの構造を示す。セルはヘッダ領域６０と情
報領域６１から構成されヘッダ領域６０には必ずセル種
別（一般セル・分配セル等）及びスイッチの入出力接続
関係を示す情報が記述されている。

第４図は従来の共通バッファ型スイッチの一例を示す。

３０はブロック分割部、３１はヘッダ読み出し部、３２
は共通セルバッファ、３３は書き込みアドレス制御部、
３４はセル格納アドレス、３５はセル格納アドレス書き
込み部、３６はセル格納アドレス読み出し部、３７−Ｌ
　３７−２．３７−３はアドレス加算部、３８はブロッ
ク結合部、ｒｌ、ｒ２．ｒ３．ｒ４はＲＡＭメモリ、ｆ
７、ｆ８．ｆ９．ｆｌＯはＦＩＦＯメモリ、ｉｆ〜ｉ４
は入力ポート、１ｃｌ−ｉｃ４は入力セル、ｏｌ−ｏ４
は出力ポートＯｃ１〜ｏｃ４は出力セルを示し、ｉｂｌ
〜ｉｂ４は第１〜第４ブロツクの集合、ｏｂｌ〜ｏｂ４
は第１〜第４ブロツクの集合を示す。

入力ポート数と出力ポート数は等しく、入力ポート４、
出力ポート４であり、各入力ポートｉＩ〜ｉ４から同時
刻にセルｉ　ｃ　１−　ｉ　ｃ　４がブロック分割部３
０に入力される。従って第４図では４分割される。セル
の先頭からそれぞれ第１、第２、第３、第４のブロック
とし、入力セルｉｃｌの場合１０＋、１０ｔ、１０ｓ、
１０４と表し、各ブロックの時刻はｔ、（ｉ＝＝０．１
，２，３．ｊ＝０．１．２．３）で表す。時刻の単位は
この１ブロック分の時間を１とし、原則的に各部の入出
力ポートは第４図上から下へポート１．　２．　３．　
４とする。

第５図はブロック分割部３０の構成を示す。第５図では
入力ポートは上から順に１．　２．　３．　４とし、出
力ポートは上から順に４．　３．　２．　１とする。４
Ｉはバレルシフタであり、第５図ではバレルシフタ４１
の一巡の入力ポートと出力ポートの接続関係の変化を示
す。接続関係は４ブロック時間で一巡し、その時間順に
第５図（ａ）、（ｂ）、（ｃ）、（ｄ）に示す。４０−
１〜４０−３はそれぞれ！、２．３ブロック分の遅延を
与える遅延回路である。入力セルｉｃｌを基準として入
力セルｉｃ２．ｉｃ３．ｉｃ４はそれぞれ遅延回路によ
り、入力セルｉｃ２は遅延回路４０−１により１ブロッ
ク分、入力セルｉｃ３は遅延回路４０−２により２ブロ
ック分、入力セルｉｃ４は遅延回路４０−３により３ブ
ロック分の遅延を与えられ、その後バレルシフタ４１に
より各セルの各ブロックはそれぞれブロック分割部３０
の出力ポート１，２．３．４に出力される。

例えば入力セルｉｃ２は入力セルｉｃｌの第１ブロツク
１０＋が時＃ｔ３．に出力されるのでそれより１ブロッ
ク分遅れてｉｃ２の第１ブロツク２０、は時刻ｔｌ＋に
ブロック分割部３０の出力ポートｌに出力され、第２ブ
ロツクの２０．は時刻ｔ、！にブロック分割部３０の出
力ポート２に出力され、第３ブロック２０．は時刻ｔ１
２にブロック分割部３０の出力ポート３に出力され、第
４ブロツク２０４は時刻ｔ１４にブロック分割部３０の
出力ポート４にそれぞれ出力される。

従って、ブロック分割部３０の出力ポート１〜４には同
時刻に各入力ポートから入力されたセルの第１〜第４ブ
ロツクの集合のｉｂｌからｉｂ４が１ブロック分ずつ時
間がずれて出力される。

第４図の共通セルバッファ部３２はブロック分割数と同
数の４つのｒｌ−ｒ４のＲＡＭメモリから構成され、そ
れぞれに第１ブロツク、第２ブロツク、第３ブロツク、
第４ブロツクが記憶される。

書き込みアドレス制御部３３は共通セルバッファ部３２
を構成するＲＡＭメモリの全アドレス（０，１，２・・
・ｎ）を−巡の周期とするサイクリックカウンタで構成
されており、１ブロック時間に１ずつカウントアツプす
る。此のカウンタの値をＲＡＭメモリに書き込みアドレ
スとして共通セルバッファ部３２を構成するＲＡＭメモ
リｒ１〜ｒ４に同時に与える。例えばある時刻τにｉｂ
ｉ中のブロック４０．が共通セルバフフッ部３２に入力
されその時刻に書き込みアドレス！制御部３３からアド
レス“２３″が与えられたとすると、ＲＡＭメモリｒｌ
からｒ４のアドレス“２３”にはそれぞれブロック４０
＋、３０ｔ、２０ｔ。

１０４が書き込まれる。入力セルｉｃｌを構成するブロ
ック１０１〜１０４については時刻（τ−３）にはＲＡ
Ｍメモリｒ１のアドレス“２０”に入力セルｉｃｌの第
１ブロツクＩＬが書き込まれ、時刻（τ−２）にはＲＡ
Ｍメモリｒ２のアドレス“２１”に第２ブロック１０．
が書き込まれ、時刻（τ−１）にはＲＡＭメモリｒ３の
アドレス“２２″に第３ブロック１０．が書き込まれ、
時刻τにはＲＡＭメモリｒ４のアドレス“２３”に第４
ブロツク１０４が書き込まれる。

すなわち、入力セルの第１ブロツクがＲＡＭメモリｒｌ
のアドレス“ａ”に書き込まれたとすると、第２、第３
、第４ブロツクはそれぞれＲＡＭメモリｒ２のアドレス
“ａ＋１″、ｒ３のアドレス“ａ＋２”、ｒ４のアドレ
ス“ａ＋３”に書き込まれる。一方、第１ブロツクを書
き込んだＲＡＭメモリｒ１のアドレスはセル格納アドレ
ス管理部３４に送られ、ヘッダ読み出し部３１でその第
１ブロツクから読み出した出力ポート番号によってセル
格納アドレス書き込み部３５により該当するＦＩＦ○メ
モリに振り分けられて記憶する。

セル格納アドレス管理部３４のｆ７．ｆ８．ｆ９、ｆｌ
Ｏはそれぞれ出カポ−）ｏｌ、　　ｏ２．　　。

３．０４に対応するアドレス記憶用ＦｒＦＯメモリを示
す。従って入力セルｉｃｌが出力ポート０３に出力され
るとすると、第１ブロツク１０１を書き込んだＲＡＭメ
モリｒ１のアドレス”２０”はセル格納アドレス管理部
３４のＦＩＦＯメモリｆ９に記憶される。

共通セルバッファ部３２からの読み出しアドレスはセル
格納アドレス読み出し部３６から与えられる。セル格納
アドレス読み出し部３６はＦＩＦＯメモリｆ７〜ｆｌｏ
の順に周期的に１ブロック時間に１つずつアドレスを読
み出す。読み出されたアドレスをａ″とすると共通セル
バッファ３２のＲＡＭメモリｒ１のアドレス”ａ”から
第１ブロツクが読み出される。そのｌブロック時間後に
アドレス“ａ″はアドレス加算部３７−１で１加算され
、ＲＡＭメモリｒ２のアドレス“ａ＋！“から第２ブロ
ツクが読み出される。さらにその１ブロック時間後にア
ドレス“ａ＋１″はアドレス加算部３７−２で１加算さ
れ、ＲＡＭメモリｒ３のアドレス１ａ＋２”から第３ブ
ロツクが読み出される。最後にそのｌブロック時間後に
アドレス“ａ＋２′はアドレス加算部３７−３で１加算
され、ＲＡＭメモリｒ４のアドレス“ａ＋３”から第４
ブロツクが読み出される。

第４図中、時刻ｔｌｌにＦＩＦＯメモリｆ８からアドレ
ス“２２”が読み出されたとすると、時刻ｔｔｌにＲＡ
Ｍメモリｒ１のアドレス“２２″から第１ブロツク３０
１が読み出され、時刻１１１にＲＡＭメモリｒ２のアド
レス“２３′から第２ブロック３０．が読み出され、時
刻ｔ。にＲＡＭメモリｒ３のアドレス“２４′から第３
ブロツク３０、が読み出され、時Ｍ　ｔ　、イにＲＡＭ
メモリｒ４のアドレス“２５“から第４ブロツク３０４
が読み出される。

従って、あるセルを構成する第１、第２、第３、第４の
ブロックはそれぞれ１ブロック時間ずつ遅れて共通セル
バッファ部３２の出力ポート１〜４に出力され、これら
の第１〜第４ブロツクの集合ｏｂｌ−ｏｂ４はブロック
結合部３８に入力される。第５図はブロック結合部３８
の構成を示す。

入力ポートは上から順に１．２．３．４であり、出力ポ
ートは上から順に４．３．２．１である。

ブロック分割部３０と同様にバレルシフタ４１とそれぞ
れ３．２、■ブロック分の遅延を与える遅延回路５０−
１〜５０−３により構成される。各ブロックはバレルシ
フタ４Ｉにより対応する出力ポートに接続され、第１〜
第４ブロツクが結合されてセルの形態に戻され、遅延回
路５０−１〜５０−３により出力ポート間でずれている
セルの先頭時刻をあわせて出力ポートに出力する。遅延
回路５０−１〜５０−３は具備しなくてもよく、その場
合は先頭時刻が１ブロック時間ずつずれて出力ポートに
出力する。

前記ＲＡＭメモリへの書き込み、及び読み出しはｌブロ
ック時間にそれぞれ１回ずつ行われる。

このようにして共通セルバッファ３２を利用した任意の
入力ポートから任意の出力ポートのスイッチ動作が行わ
れる。

１対Ｎ接続されるセル（以下、「分配セル」という。ま
た、１対１接続されるセルを「一般セル」という。一般
セルおよび分配セルの種別はセルのヘッダ領域に記述さ
れている情報より得られる。）が入力された場合は共通
セルバッファ３２へのセルの記憶方法は上述の通りであ
るが、セルを格納したＲＡＭメモリｒ１のアドレスはセ
ル格納アドレス管理部３４に送られ、ヘッダ読み出し部
３１でセルの第１ブロツクから読み出し分配接続先出力
ポート番号に従って該当する全てのＦＩＦＯメモリに記
憶される。

第４図における入力セルｉｃ２が出力ポート。

１．０２．０４に分配接続されると入力セルｉｃ２の共
通セルバッファ３２のＲＡＭメモリｒ１への記憶アドレ
ス“２１″はＦＩＦＯメモリｆ７゜ｆ８．ｆｌＯに記憶
される。セル読み出し動作は１対ｌ接続の場合と同様の
動作で実現される。

〔発明が解決しようとする課題〕

しかるに、従来の共通セルバッファ型スイッチにおける
１対Ｎの複数と接続する方法ではＮ個の出力ポートに対
応するセル格納アドレス管理部３４全でのＦＩＦＯメモ
リにアドレスを記憶するため、記憶エリアとしてｌセル
に対し接続出力ポート数分必要となり、分配セルが増加
すると一般セルの格納アドスを記憶するエリアが圧迫さ
れる。

圧迫されないためには大量の記憶用のメモリが必要にな
る。

また、分配セル格納アドレスは各出力ポートに対応する
セル格納アドレス管理用ＦＩＦ○メモリに記憶されてい
るアドレス数に応じて書き込まれた時点−ｈ）ら読み出
されるまでの時間が異なるため、ポート毎に同一分配セ
ルが出力されるタイミングか一定せず、出力が完了し、
分配セルの格納アドレスが確実に空きアドレスとなるま
で他のセルの格納アドレスとして使用されないように共
通セルバッファ部３２のＲＡＭメモリは大容量のメモリ
が必要になるという問題があった。特に出力ポート間で
優先順位等を設けた場合に読み出しまでに多大な時間を
要するセルが存在すると相当のメモリが必要となる。

本発明は上記の点に鑑みなされたものでセル格納アドレ
ス管理部の容量を小さく抑え分配セルを優先的に出力し
分配セル格納アドレスを速やかに空きアドレスにするこ
とにより共通のセルバッファ部のＲＡＭの容量も小さく
おさえた分配接続機能を有する共通セルバッファ型スイ
ッチを提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。入力ポートと出力
ポートと共通バッファ３２とを備え、入力ポートから入
力されるセルを記憶すべき共通セルバッファ３２の空き
アドレスを管理する空きアドレス管理手段ＩＯと、セル
の記憶された共通セルバッファ３２のアドレスを管理す
るセル格納アドレス管理手段とを備え、空きアドレス管
理手段１０より与えられる共通セルバッファ３２の空き
アドレスに入力ポートから入力されるセルを記憶し、セ
ル格納アドレス管理手段より与えられる共通セルバッフ
ァ３２のアドレスからセルを読み出して所定の出力ポー
トに供給することにより、入出力ポート間でスイッチ動
作を行う共通セルバッファ型スイッチにおいて、セル格
納アドレス管理手段をｌ対！接続する一般セルと１対Ｎ
接続する分配セルに関するものとで分離し、該一般セル
に対しての一般セル格納アドレス管理手段１１と該分配
セルに対しての分配セル格納アドレス管理手段１２とを
備え、該分配セルでは分配接続されるＮ個の出力ポート
２を示す分配先識別子を管理する分配先識別子管理手段
１３を備え、共通セルバッファ３２に該分配セルが記憶
されている場合はそのセルの分配セル格納アドレスを優
先して読み出し共通セルバッファ３２に供給し、該分配
セルを出力し、該分配セルが接続されるべき全出力ポー
トに出力された後、該分配セル格納アドレスを該分配セ
ル格納アドレス管理手段１２から該空きアドレス管理手
段１０に移すことにより分配接続することを特徴とする
共通セルバッファ型スイッチ。

〔作用〕

本発明では分配セル格納アドレスを一般セル格納アドレ
スとは別に管理し、接続出力ポート数が複数であっても
ｌ記憶領域以外に記憶しない。また、一般セルの接続処
理に割り込んで分配セルの接続処理を行うためその格納
アドレスを迅速に空きアドレスにすることが可能である
。

〔実施例〕

第２図は本発明の一実施例を示す。第４図と同一構成部
分には同一符号を付し、その説明を省略する。１０は空
きアドレス管理部で共通セルバッファの空きアドレスを
管理し、入力セルを書き込むアドレスを共通セルバッフ
ァ３２に供給する。

ｆＯは空きアドレス管理部ｌＯにおいて空きアドレスを
記憶するＦＩＦＯメモリである。

１１は一般セル格納アドレス管理部であり、入力された
一般セルの共通セルバッファ３２への格納アドレスを接
続出力ポート対応に記憶管理する。

ｆｌ〜ｆ４は一般セル格納アドレス管理部１１において
それぞれの出力ポート１〜４に対応して共通セルバッフ
ァ部３２の一般セル格納アドレスを記憶するＦＩＦ○メ
モリである。

１２は分配セル格納アドレス管理部であり、入力された
分配セルの共通セルバッファ３２への格納アドレスを接
続出力ポートによらず共通に管理する。ｆ５は共通セル
バッファ３２の分配セル格納アドレスを記憶するＦＩＦ
○メモリであり、読み出し信号と読み出しポインタ移動
信号は独立に供給可能であり、読み出しポインタ移動信
号を与えるまでは読み出し信号により読み出されるデー
タは同一である。

１３は分配セルの接続出力ポートを示す分配先識別子を
管理する分配先識別子管理部であり、ｆ６は分配先識別
子管理部Ｉ３における分配先識別子を記憶するＦＩＦＯ
メモリである。

１４はセル格納アドレス書き込み制御部であり、１５は
セル格納アドレス読み出しａｍ部である。

１６−１〜１６−４は書き込みアドレスレジスタ、１７
−１〜１７−４は読み出しアドレスレジスタである。

先ず、共通セルバッファ３２へのセルの書き込みおよび
共通セルバッファ３２からのセルの読み出し動作を説明
する。入力セルの書き込みアドレスは空きアドレス管理
部ｌＯより与えられ、書き込みアドレスレジスタ１６−
１に保持され、ＲＡＭメモリｒｌに供給され、セルの第
１ブロツクが記憶される。そのｌブロック時間後には書
き込みアドレスレジスタ１６−■から１６〜２に書き込
みアドレスをシフトし保持され、ＲＡＭメモリｒ２に同
一アトスが供給されて第２ブロツクが記憶される。ＲＡ
Ｍメモリｒ３．ｒ４も同様に同一アドレスに第３ブロツ
ク、第４ブロツクが記！される。

共通セルバッファ３２からのセル読み出しアドレスは一
般セル格納アドレス管理部１１または、分配セル格納ア
ドレス管理部１２より供給され、続出アドレスレジスタ
１７−１に保持され、ＲＡＭメモリｒ１に供給されて出
力セルの第１ブロツクが読み出される。その１ブロック
時間後には読み出しアドレスレジスタ１７−■からｌ７
−２に読み出しアドレスをシフトし保持され、ＲＡＭメ
モリｒ２に同一アドレスか供給されて第２ブロツクが読
み出される。ＲＡＭメモリｒ３．ｒ４も同様に同一アド
レスが供給され第３ブロツク、第４ブロツクが読み出さ
れる。

上記の書き込み、読み出し動作はｌブロック時間にそれ
ぞれ１回行われる。また、上記の書き込みアドレスレジ
スタ１６、読み出しアドレスレジスタ１７は同一のアド
レスレジスタでも実現できる。

次に共通セルバッファ３２へのセル書き込み及び共通セ
ルバッファ３２からのセル読み出し動作の記述は省略し
、セル格納アドレス管理に関する動作を説明する。入力
ポート数と出力ポート数はそれぞれ任意の数でよい。実
施例では入力ポート数４、出力ポート数４の場合を示す
。

一般セルは任意の１つの入力ポートからの任意の１つの
出力ポートに接続され、分配セルは任意の１つの入力ポ
ートから任意の複数の出力ポートに接続される。一般セ
ル・分配セルの種別、人出ポート間の接続関係はセルの
ヘッダ領域６０の情報から得られる。

空きアドレス管理部１０のＦＩＦＯメモリｆＯの先頭よ
りアドレス“３．２４．２０・・・・が記憶されている
ものとする。入力セルｉｃｌが出力ポート０３に接続さ
れる一般セルとする。入力セルｉｅｌのヘッダ領域はヘ
ッダ読み出し部３７で読み出されセル格納アドレス書き
込み制御部１４に与えられ、ここで出力ポート０３に接
続する一般セルであることが認識される。ＦＩＦＯメモ
リｆＯよりセル格納アドレスとして“３”が与えられＲ
ＡＭメモリｒ１〜ｒ４のアドレス“３″に入力セルｉｅ
ｌの第１〜第４ブロツク１０１〜１０４が記憶格納され
る。前述のヘッダ領域からの認識情報に基づき、一般セ
ル格納アドレス管理部１１の出力ポート０３に対応する
ＦＩＦＯメモＩＪ　ｆ　３に記憶命令が出力されてアド
レス“３″が記憶される。一般セルの出力は一般セル格
納アドレス管理部１１からセル格納アドレス読み出し制
御部１５に読み出された共通セルバッファ部３２のアド
レスよりセルを読み出し、対応する出力ポートに出力す
ることにより行われる。

分配セルが共通セルバッファ部３２に格納されていない
場合、セル格納アドレス読み出し制御部１５から一般セ
ル格納アドレス管理部１！のＦＩＦＯメモリｆｌ−ｆ４
に順番にアドレス読み出し命令が出力される。読み出さ
れたアドレスは共通セルバッファ部３２に与えられ、そ
のアドレスに格納されているセルが読み出され、セル格
納アドレス読み出し制御部１５の指示に従い、ブロック
結合部３８により出力ポートに出力される。

また、出力ポートｏｆ〜０４を順番に規則正しく巡回し
ている場合には、ブロック結合部３８は同期して動作さ
せれば特にセル格納アドレス読み出し制御部１５から指
示を出す必要はなく、順番の回ってきたＦＩＦＯメモリ
にアドレスが記憶されていない場合には何も実行しない
。セルを出力した共通セルバッファのアドレスは１回の
出力で空きアドレスとなるので一般セル格納アドレス管
理部１１がら空きアドレス管理部１０にその管理が移行
される。

次に、入力セルｉｃ２が出力ポートＯ１，０２、ｏ４に
接続される分配セルとする。入力セルｉｃ２のヘッダ領
域はヘッダ読み出し部３１で読み出されセル格納アドレ
ス書き込み制御部１４に与えられ、ここで出力ポートｏ
ｌ、ｏ２．０４に接続する分配セルであることが認識さ
れる。ＰＩＦＯメモリｆＯよりセル格納アドレスとして
“２４″が与えられＲＡＭメモリｒ１〜ｒ４のアドレス
“２４”に入力セルｉｃ２の第１〜第４ブロツク２０１
から２０４が記憶格納される。前述のヘッダ領域からの
認識情報に基づき分配セル格納アドレス管理部１２のＦ
ＩＦＯメモリｆ５に記憶命令が出力されてアドレス“２
４“か記憶されると共に出力ポートｏ１、ｏ２、ｏ４を
示す分配先識別子が分配先識別子管理部１３のＦＩＦＯ
メモリｆ６に記憶される。

ここで分配先識別子の例を示す。分配先識別子は４ビツ
トで構成され各ビットを各出力ポートに対応させ、接続
する出力ポートに対応するビットを“１″、対応しない
ビットを“０”にする。

従って、出力ポート０１、ｏ２．０４を示す場合には出
力ポートｏ３のビットが対応していないので“１１０１
”となる。第２図ではＦＩＦＯメモリｆ６の上から出カ
ポ−）ｏｆ、ｏ２、ｏ３．０４に対応するビットを示し
ている。

セルの出力はセル格納アドレス読み出し制御部】５から
の読み出し命令に従って分配セル格納アドレス管理部工
２から読み出された共通セルバッファ部３２のアドレス
よりセルを読み出し、対応する出力ポートに出力するこ
とにより行われる。

分配セルが共通セルバッファ３２に格納されている場合
には、そのセルに対応する分配先識別子を分配先識別子
管理部１３からセル格納アドレス読み出し制御部１５に
読み出し、セル格納アドレス読み出し制御部１５はアド
レス読み出し命令を出力しようとしている一般セル格納
アドレス管理部１１のＦＩＦＯメモリが分配セルの出力
ポートに対応するものかどうかをその分配先識別子を参
照して判断し、分配セル出力ポートでない場合には前述
のように一般セルを出力し、分配セル出力ポートの場合
は、一般セル格納アドレス管理部ＩＩの代わりに分配セ
ル格納アドレス管理部１２にアドレス読み出し命令を出
力し、分配セルを出力する。

分配セル格納アドレスは一般セル格納アドレスとは異な
り、１＠の読み出し動作で空きアドレスになるのではな
く、接続す、べき全ての出力ポートにセルを出力した後
に空きアドレスとなる。従って、分配セルを対応する全
ての出力ポートに出力したことを以下の方法で判断する
。

第１の方法は１つの出力ポートに分配セルを出力するた
びに分配先識別子の対応するビットを０”にし、すべて
“０”になった時点で空きアドレスになったと判断する
。

第２の方法は一般セルよりも分配セルを優先して出力す
ることを利用してセル格納アドレス読み出し制御部１５
が分配セルの出力の有無にかかわらず全出力ポートに対
して、−通りの接続処理を行えば空きアドレスになった
として判断する。

上記のようにして分配セル格納アドレスが空きアドレス
になったと判断した場合はそのアドレスの管理を分配セ
ル格納アドレス管理部１２がら空アドレス管理部１０に
その管理が移行する。

次に、具体例を示す。出力ポートｏｌ、ｏ３゜０４に接
続する分配セルが出力待ちの状況にありその格納アドレ
スは“４”とし、セル格納アドレス読み出し制御部１５
が出力ポート１に対応したＦＩＦＯメモリｆ１にアドレ
ス読み出し命令を出力しようとしているとする。セル格
納アドレス読み出し制御部１５は分配先識別子管理部１
３からの分配先識別子“１０１１”により出力ポート０
１が分配セル出力ポートであることを認識し、般セル格
納アドレス管理部１１のＦＩＦＯメモリｆｌにかわって
分配セル格納アドレス管理部１２にアドレス読み出し命
令を出力する。この命令に従って、分配セル格納アドレ
ス管理部１２よりアドレス“４″がセル格納アドレス読
み出し制御部１５に読み出され共通セルバッファ３２に
与えられ、ブロック結合部３８により出力ポート０１に
出力される。

次にセル格納アドレス読み出し制御部１５は出力ポート
０２が分配セル接続ポートであるかどうかを検査し、接
続ポートではないので一般セル格納アドレス管理部１１
のＦＩＦＯメモリｆ２にアドレス読み出し命令を出力し
、アドレス“ｌ”が読み出され上述と同様に出力ポート
。２に一般セルを出力し、セル格納アドレス読み出し制
御部１５は出力ポートｏ３、ｏ４の順に同様の動作を繰
り返し、それぞれ分配セルの出力ポートであるから出力
ポートｏｆの場合と同様に処理され、出力ポート０３、
ｏ４に分配セルが出力される。

空きアドレスになったかどうかの判断は第１の方法では
出力ポートｏｆにセルを出力した後分配先識別子を“１
０１１”から“００１１”に変更し、以下同様にして出
力ポート。３にセルを出力した後に“０００工”、出力
ポート０４にセルを出力した後に“０００ｏ”と変更し
、この時点で分配先識別子の全てのビットが“０″にな
るので空きアドレスになったと判断する。

空きアドレスになったアドレス″４”は空きアドレス管
理部１０に記憶され、分配セル格納アドレス管理部１２
において無効とされ、管理を空きアドレス管理部１０に
移行される。

また、ＦＩＦＯメモリのｆ５とｆ６は書き込み・読み出
し動作が同様であるので一つのＦＩＦＯメモリで構成し
、１ワードを分配セル格納アドレス（ｆ５の領域）と分
配先識別子の領域（ｆ６の領域））に分けて使用しても
よい。

なお、上記の実施例では共通バッファ型スイッチにおい
てはアドレスが巡回使用されるためアドスに誤りを生じ
た場合にその誤りアドレスが永久的に存在し、スイッチ
動作に異常をきたすという欠点があるがセル格納アドス
が出力ポートあるいはセル種別（一般セル・分配セル）
により異なるるＦＩＦＯメモリで管理されているため、
誤りアドレスの検出、廃棄、修復に関しては既に出願法
の“データ記憶装置のアドレス誤り検出方法“（特願平
１−２３１６９９）及び、“共通バッファ型スイッチ”
（特願平１−２６１５０５）に記載の方法が適応できる
。

従って、従来のように分配セルが増加して、−般セルの
格納アドレスを圧迫することや大容量のメモリを用いな
くともよく、空きアドレスになったことの判断ができる
ため、共通セルバッファ３２の空き容量の確保が容易で
ある。

〔発明の効果〕

上記のように本発明によれば、分配セル格納アドレスを
一般セル格納アドレスとは別に管理するため接続出力の
ポート数に関係なく１記憶領域にのみ格納アドレスを記
憶するためセル格納アドレス管理部を構成するメモリ量
を少なくすることができ、分配セルが集中的に入力され
た場合にも一般セルの格納アドレス記憶領域を圧迫する
ことがない。また、一般セルの接続処理に割り込んで分
配セルの接続処理を行うためその格納アドレスを迅速に
空きアドレスにすることが可能であるので共通セルバッ
ファ部の空き容量を確保することができるため共通セル
バッファ部のＲＡＭの容量も小さく抑えることができる
ので装置の性能向上に有用である。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の一実施
例を示す図、第３図はセルの構造を示す図、第４図は従
来の共通バッファ型スイッチの一例を示す図、第５図は
ブロック分割部の構成を示す図、第６図はブロック結合
部の構成を示す図である。 ｌＯ・・・空きアドレス管理部、ＩＩ・・・−般セル格
納アドレス管理部、１２・・・分配セル格納アドレス管
理部、Ｉ３・・・分配先識別子管理部、１４・・・セル
格納アドレス書き込み制御部、１５・・・セル格納アド
レス読み出し制御部、３２・・・共通セルバッファ、３
４・・・セル格納アドレス管理部、３５・・・セル格納
アドレス書き込み部、３６・・・セル格納アドレス読み
出し部、３７−１〜３７−３・・・アドレス加算部、３
８ブロック結合部。 特許出願人　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 入力ポートと出力ポートと共通バッファとを備え、入力
   ポートから入力されるセルを記憶すべき共通セルバッフ
   ァの空きアドレスを管理する空きアドレス管理手段と、
   セルの記憶された共通セルバッファのアドレスを管理す
   るセル格納アドレス管理手段とを備え、空きアドレス管
   理手段より与えられる共通セルバッファの空きアドレス
   に入力ポートから入力されるセルを記憶し、セル格納ア
   ドレス管理手段より与えられる共通セルバッファのアド
   レスからセルを読み出して所定の出力ポートに供給する
   ことにより、入出力ポート間でスイッチ動作を行う共通
   セルバッファ型スイッチにおいて、 セル格納アドレス管理手段を１対１接続する一般セルと
   １対Ｎ接続する分配セルに関するものとで分離し、該一
   般セルに対しての一般セル格納アドレス管理手段と該分
   配セルに対しての分配セル格納アドレス管理手段とを備
   え、 該分配セルでは分配接続されるＮ個の出力ポートを示す
   分配先識別子を管理する分配先識別子管理手段を備え、 共通セルバッファに該分配セルが記憶されている場合は
   そのセルの分配セル格納アドレスを優先して読み出し共
   通セルバッファに供給し、該分配セルを出力し、該分配
   セルが接続されるべき全出力ポートに出力された後、該
   分配セル格納アドレスを該分配セル格納アドレス管理手
   段から該空きアドレス管理手段に移すことにより分配接
   続することを特徴とする共通セルバッファ型スイッチ。