JPH04259254A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH04259254A JPH04259254A JP3040716A JP4071691A JPH04259254A JP H04259254 A JPH04259254 A JP H04259254A JP 3040716 A JP3040716 A JP 3040716A JP 4071691 A JP4071691 A JP 4071691A JP H04259254 A JPH04259254 A JP H04259254A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ半導体装置
の製造方法に関し、特にＰ型多結晶シリコンのゲート電
極を有するＰチャネルＭＯＳＦＥＴを含むＣＭＯＳ半導
体装置の製造方法に関するものである。
の製造方法に関し、特にＰ型多結晶シリコンのゲート電
極を有するＰチャネルＭＯＳＦＥＴを含むＣＭＯＳ半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳ半導体装置では、Ｐチャ
ネル，ＮチャネルのいずれのＭＯＳＦＥＴにおいても、
Ｎ型多結晶シリコンをゲート電極に用いるのが一般的で
あった。この場合ＰチャネルＭＯＳＦＥＴにおいては、
回路動作上望ましい反転電圧を得るために、埋め込みチ
ャネル型とするのが通常である。しかしながら、埋め込
みチャネル型のデバイスはパンチスルーを起こし易く、
デバイスの微細化に対応するのが困難となっている。
ネル，ＮチャネルのいずれのＭＯＳＦＥＴにおいても、
Ｎ型多結晶シリコンをゲート電極に用いるのが一般的で
あった。この場合ＰチャネルＭＯＳＦＥＴにおいては、
回路動作上望ましい反転電圧を得るために、埋め込みチ
ャネル型とするのが通常である。しかしながら、埋め込
みチャネル型のデバイスはパンチスルーを起こし易く、
デバイスの微細化に対応するのが困難となっている。
【０００３】このため、例えばＩＥＤＭ ｔｅｃｈｎｉ
ｃａｌ ｄｉｇｅｓｔ， ｐ２５２， １９８６ に示
されているように、ゲート電極にＰ型多結晶シリコンを
用いてＰチャネルＭＯＳＦＥＴを表面チャネル型とする
方法が提案されている。このとき、ＮチャネルＭＯＳＦ
ＥＴのゲート電極にはＮ型多結晶シリコンが用いられる
ので、Ｐ型多結晶シリコンゲート電極の形成には、多結
晶シリコンの成膜後、通常のフォト工程とイオン注入工
程によってＰ型とＮ型の不純物を打ち分け、その後でゲ
ート電極を加工し、これらのゲート電極をマスクとして
、それぞれイオン注入によってソース・ドレイン拡散層
を形成している。
ｃａｌ ｄｉｇｅｓｔ， ｐ２５２， １９８６ に示
されているように、ゲート電極にＰ型多結晶シリコンを
用いてＰチャネルＭＯＳＦＥＴを表面チャネル型とする
方法が提案されている。このとき、ＮチャネルＭＯＳＦ
ＥＴのゲート電極にはＮ型多結晶シリコンが用いられる
ので、Ｐ型多結晶シリコンゲート電極の形成には、多結
晶シリコンの成膜後、通常のフォト工程とイオン注入工
程によってＰ型とＮ型の不純物を打ち分け、その後でゲ
ート電極を加工し、これらのゲート電極をマスクとして
、それぞれイオン注入によってソース・ドレイン拡散層
を形成している。
【０００４】
【発明が解決しようとする課題】しかしながらこの方法
では、多結晶シリコンへのＰ型とＮ型の不純物の打ち分
けと、Ｐ型とＮ型のソース・ドレイン拡散層を形成する
ための不純物の打ち分けに、合計４回のレジストパター
ン形成工程を要するため、従来のＮ型多結晶シリコンの
ゲート電極を用いた場合と比較して工程数が著しく増大
する。また、Ｐ型ソース・ドレイン拡散層のイオン注入
には、特に微細なデバイスにおいてはドーパントとして
ＢＦ２ が用いられるが、これがゲート電極にも注入さ
れる場合、不純物の活性化のための熱工程において、Ｂ
Ｆ２ 中に含まれるフッ素がゲート酸化膜中における多
結晶シリコンからのボロンの拡散を促進し、これがチャ
ネル領域に侵入するため、反転電圧が変動するといった
問題点があった。
では、多結晶シリコンへのＰ型とＮ型の不純物の打ち分
けと、Ｐ型とＮ型のソース・ドレイン拡散層を形成する
ための不純物の打ち分けに、合計４回のレジストパター
ン形成工程を要するため、従来のＮ型多結晶シリコンの
ゲート電極を用いた場合と比較して工程数が著しく増大
する。また、Ｐ型ソース・ドレイン拡散層のイオン注入
には、特に微細なデバイスにおいてはドーパントとして
ＢＦ２ が用いられるが、これがゲート電極にも注入さ
れる場合、不純物の活性化のための熱工程において、Ｂ
Ｆ２ 中に含まれるフッ素がゲート酸化膜中における多
結晶シリコンからのボロンの拡散を促進し、これがチャ
ネル領域に侵入するため、反転電圧が変動するといった
問題点があった。
【０００５】本発明は、従来のＣＭＯＳ半導体装置の製
造方法における上記問題点を解消するためになされたも
ので、工程数が比較的少なく且つ反転電圧の変動がない
、Ｐ型多結晶シリコンによるゲート電極を有するＰチャ
ネルＭＯＳＦＥＴを含むＣＭＯＳ半導体装置の製造方法
を提供することを目的とする。
造方法における上記問題点を解消するためになされたも
ので、工程数が比較的少なく且つ反転電圧の変動がない
、Ｐ型多結晶シリコンによるゲート電極を有するＰチャ
ネルＭＯＳＦＥＴを含むＣＭＯＳ半導体装置の製造方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、Ｐ型領域とＮ型領域を有する半
導体基板にゲート酸化膜を形成する工程と、該ゲート酸
化膜上に選択的に、下層を多結晶シリコンとする多層膜
を形成する工程と、前記多層膜をマスクとして前記Ｎ型
領域に選択的に高濃度のＢＦ２ をイオン注入してＰ型
ソース・ドレイン領域を形成する工程と、前記多層膜の
上層部を選択的に除去する工程と、前記多層膜の下層部
をマスクとして前記Ｐ型領域に選択的に高濃度のＮ型不
純物をイオン注入してＮ型ソース・ドレイン領域を形成
する工程とを含む工程でＣＭＯＳ半導体装置を製造する
ものである。
決するため、本発明は、Ｐ型領域とＮ型領域を有する半
導体基板にゲート酸化膜を形成する工程と、該ゲート酸
化膜上に選択的に、下層を多結晶シリコンとする多層膜
を形成する工程と、前記多層膜をマスクとして前記Ｎ型
領域に選択的に高濃度のＢＦ２ をイオン注入してＰ型
ソース・ドレイン領域を形成する工程と、前記多層膜の
上層部を選択的に除去する工程と、前記多層膜の下層部
をマスクとして前記Ｐ型領域に選択的に高濃度のＮ型不
純物をイオン注入してＮ型ソース・ドレイン領域を形成
する工程とを含む工程でＣＭＯＳ半導体装置を製造する
ものである。
【０００７】このようなＣＭＯＳ半導体装置の製造方法
においては、Ｎ型ソース・ドレイン領域の形成時に、そ
のゲート電極へのドープが同時に行われるため、Ｎ型ゲ
ート電極のドープのためにフォト工程とイオン注入工程
を必要としない。またＰ型ソース・ドレイン領域形成の
ためのＢＦ２ のイオン注入時に、多層膜の上層部によ
りゲート電極となる多結晶シリコンにＢＦ２ の注入が
阻止されるため、フッ素に起因したＰチャネルＭＯＳＦ
ＥＴの反転電圧の変動が防止される。
においては、Ｎ型ソース・ドレイン領域の形成時に、そ
のゲート電極へのドープが同時に行われるため、Ｎ型ゲ
ート電極のドープのためにフォト工程とイオン注入工程
を必要としない。またＰ型ソース・ドレイン領域形成の
ためのＢＦ２ のイオン注入時に、多層膜の上層部によ
りゲート電極となる多結晶シリコンにＢＦ２ の注入が
阻止されるため、フッ素に起因したＰチャネルＭＯＳＦ
ＥＴの反転電圧の変動が防止される。
【０００８】
【実施例】次に実施例について説明する。図１〜図５は
、本発明に係るＣＭＯＳ半導体装置の製造方法の第１実
施例を説明するための製造工程図である。まず図１に示
すように、半導体基板１にＮウェル２，Ｐウェル３，フ
ィールド酸化膜４，ゲート酸化膜５及びゲート電極とな
る多結晶シリコン６を形成する。更にＰウェル３の領域
にレジストパターン７を形成し、ボロンをイオン注入す
ることでＮウェル２の領域の多結晶シリコン６を選択的
にＰ型にドープする。次に図２に示すように、多結晶シ
リコン６上に極く薄い熱酸化膜８を形成し、更にその上
部にＰＳＧ（又はＢＰＳＧ）膜９を形成し、続いてゲー
ト電極を形成する領域にレジストパターン１０を形成す
る。
、本発明に係るＣＭＯＳ半導体装置の製造方法の第１実
施例を説明するための製造工程図である。まず図１に示
すように、半導体基板１にＮウェル２，Ｐウェル３，フ
ィールド酸化膜４，ゲート酸化膜５及びゲート電極とな
る多結晶シリコン６を形成する。更にＰウェル３の領域
にレジストパターン７を形成し、ボロンをイオン注入す
ることでＮウェル２の領域の多結晶シリコン６を選択的
にＰ型にドープする。次に図２に示すように、多結晶シ
リコン６上に極く薄い熱酸化膜８を形成し、更にその上
部にＰＳＧ（又はＢＰＳＧ）膜９を形成し、続いてゲー
ト電極を形成する領域にレジストパターン１０を形成す
る。
【０００９】次に図３に示すように、反応性イオンエッ
チングによってゲート電極となる領域に、ＰＳＧ膜９′
と熱酸化膜８′と多結晶シリコン膜のゲート電極６′を
残して他の部分を除去した後、Ｐウェル３の領域にレジ
ストパターン１１を形成し、ＢＦ２ をイオン注入して
Ｐ型ソース・ドレイン領域１２を形成する。このとき、
ＢＦ２ を低加速エネルギーで注入することによって、
ＰＳＧ膜９′がマスクとなり、ゲート電極６′にＢＦ２
が注入されるのを防ぐことができる。
チングによってゲート電極となる領域に、ＰＳＧ膜９′
と熱酸化膜８′と多結晶シリコン膜のゲート電極６′を
残して他の部分を除去した後、Ｐウェル３の領域にレジ
ストパターン１１を形成し、ＢＦ２ をイオン注入して
Ｐ型ソース・ドレイン領域１２を形成する。このとき、
ＢＦ２ を低加速エネルギーで注入することによって、
ＰＳＧ膜９′がマスクとなり、ゲート電極６′にＢＦ２
が注入されるのを防ぐことができる。
【００１０】次に図４に示すように、ゲート電極６′上
のＰＳＧ膜９′を選択的に除去する。このとき、８０℃
程度のアンモニア・過酸化水素水の混合液による通常の
洗浄工程によって、容易にＰＳＧ膜９′を選択的に除去
することができる。続いて図５に示すように、Ｎウェル
２の領域にレジストパターン１３を形成し、砒素Ａｓを
イオン注入してＮ型ソース・ドレイン領域１４を形成す
る。このとき、Ｐウェル３上のゲート電極６′にも薄い
熱酸化膜８′を通して砒素が注入されるため、多結晶シ
リコンからなるゲート電極６′もＮ型にドープされる。 後は通常の層間絶縁膜及び配線層の形成工程を経てＣＭ
ＯＳ半導体装置を完成させる。
のＰＳＧ膜９′を選択的に除去する。このとき、８０℃
程度のアンモニア・過酸化水素水の混合液による通常の
洗浄工程によって、容易にＰＳＧ膜９′を選択的に除去
することができる。続いて図５に示すように、Ｎウェル
２の領域にレジストパターン１３を形成し、砒素Ａｓを
イオン注入してＮ型ソース・ドレイン領域１４を形成す
る。このとき、Ｐウェル３上のゲート電極６′にも薄い
熱酸化膜８′を通して砒素が注入されるため、多結晶シ
リコンからなるゲート電極６′もＮ型にドープされる。 後は通常の層間絶縁膜及び配線層の形成工程を経てＣＭ
ＯＳ半導体装置を完成させる。
【００１１】上記実施例では、本発明を単一構造のソー
ス・ドレインを有するＭＯＳＦＥＴに適用した場合につ
いて述べたが、本発明をＬＤＤ構造のＭＯＳＦＥＴに適
用した場合の第２実施例について図６〜図８を用いて説
明する。まず図１〜図３に示した第１実施例と同じ製造
工程によって、第１実施例と同様にＮウェル２の領域に
Ｐ型ソース・ドレイン領域１２を形成した後、図６に示
すように、Ｎウェル２の領域にレジストパターン２１を
形成し、低濃度のリンをイオン注入してＰウェル３の領
域にＮ型低濃度ソース・ドレイン領域２２を形成する。 続いて図７に示すように、全面にＣＶＤによるシリコン
酸化膜を形成し、これをエッチバックすることで側壁２
３を残して除去する。次に図８に示すように、ゲート電
極６′上のＰＳＧ膜９′を選択的に除去した後、Ｎウェ
ル２上にレジストパターン２４を形成し、高濃度の砒素
をイオン注入してＮ型高濃度ソース・ドレイン領域２５
を形成する。 このとき、Ｐウェル３上のゲート電極６′にも砒素が注
入されるため、このゲート電極６′もＮ型にドープされ
る。後は通常の層間絶縁膜及び配線層の形成工程を経て
ＣＭＯＳ半導体装置を完成させる。
ス・ドレインを有するＭＯＳＦＥＴに適用した場合につ
いて述べたが、本発明をＬＤＤ構造のＭＯＳＦＥＴに適
用した場合の第２実施例について図６〜図８を用いて説
明する。まず図１〜図３に示した第１実施例と同じ製造
工程によって、第１実施例と同様にＮウェル２の領域に
Ｐ型ソース・ドレイン領域１２を形成した後、図６に示
すように、Ｎウェル２の領域にレジストパターン２１を
形成し、低濃度のリンをイオン注入してＰウェル３の領
域にＮ型低濃度ソース・ドレイン領域２２を形成する。 続いて図７に示すように、全面にＣＶＤによるシリコン
酸化膜を形成し、これをエッチバックすることで側壁２
３を残して除去する。次に図８に示すように、ゲート電
極６′上のＰＳＧ膜９′を選択的に除去した後、Ｎウェ
ル２上にレジストパターン２４を形成し、高濃度の砒素
をイオン注入してＮ型高濃度ソース・ドレイン領域２５
を形成する。 このとき、Ｐウェル３上のゲート電極６′にも砒素が注
入されるため、このゲート電極６′もＮ型にドープされ
る。後は通常の層間絶縁膜及び配線層の形成工程を経て
ＣＭＯＳ半導体装置を完成させる。
【００１２】上記各実施例によれば、Ｐ型ソース・ドレ
イン領域１２の形成のためのＢＦ２ のイオン注入工程
において、ＰＳＧ膜９′によりＢＦ２ がゲート電極６
′に注入されないので、フッ素に起因したボロンの増速
拡散が起こることがなく、したがってＰチャネルＭＯＳ
ＦＥＴの反転電圧が変動するといった問題点はなくなり
、更にＮ型ソース・ドレイン領域１４，２５の形成とＮ
型ゲート電極６′のドープが同時に行われるため、Ｎ型
ゲート電極６′のドープのためにレジストパターンを別
個に形成する必要はなくなる。
イン領域１２の形成のためのＢＦ２ のイオン注入工程
において、ＰＳＧ膜９′によりＢＦ２ がゲート電極６
′に注入されないので、フッ素に起因したボロンの増速
拡散が起こることがなく、したがってＰチャネルＭＯＳ
ＦＥＴの反転電圧が変動するといった問題点はなくなり
、更にＮ型ソース・ドレイン領域１４，２５の形成とＮ
型ゲート電極６′のドープが同時に行われるため、Ｎ型
ゲート電極６′のドープのためにレジストパターンを別
個に形成する必要はなくなる。
【００１３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、比較的少ない工程数で、安定した反転
電圧を有するＰ型多結晶シリコンのゲート電極を有する
ＰチャネルＭＯＳＦＥＴを含むＣＭＯＳ半導体装置を容
易に製造することができる。
本発明によれば、比較的少ない工程数で、安定した反転
電圧を有するＰ型多結晶シリコンのゲート電極を有する
ＰチャネルＭＯＳＦＥＴを含むＣＭＯＳ半導体装置を容
易に製造することができる。
【図１】本発明に係るＣＭＯＳ半導体装置の製造方法の
第１実施例を説明するための製造工程を示す図である。
第１実施例を説明するための製造工程を示す図である。
【図２】図１に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図３】図２に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図４】図３に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図５】図４に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図６】本発明の第２実施例を説明するための製造工程
を示す図である。
を示す図である。
【図７】図６に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図８】図７に示す製造工程に続く製造工程を示す図で
ある。
ある。
１ 半導体基板
２ Ｎウェル
３ Ｐウェル
４ フィールド酸化膜
５ ゲート酸化膜
６ 多結晶シリコン
７ レジストパターン
８ 熱酸化膜
９ ＰＳＧ膜
１０ レジストパターン
１１ レジストパターン
１２ Ｐ型ソース・ドレイン領域
１３ レジストパターン
１４ Ｎ型ソース・ドレイン領域
２１ レジストパターン
２２ Ｎ型低濃度ソース・ドレイン領域２３ 側壁
２４ レジストパターン
Claims (3)
- 【請求項１】 Ｐ型領域とＮ型領域を有する半導体基
板にゲート酸化膜を形成する工程と、該ゲート酸化膜上
に選択的に、下層を多結晶シリコンとする多層膜を形成
する工程と、前記多層膜をマスクとして前記Ｎ型領域に
選択的に高濃度のＢＦ２ をイオン注入してＰ型ソース
・ドレイン領域を形成する工程と、前記多層膜の上層部
を選択的に除去する工程と、前記多層膜の下層部をマス
クとして前記Ｐ型領域に選択的に高濃度のＮ型不純物を
イオン注入してＮ型ソース・ドレイン領域を形成する工
程を含むことを特徴とするＣＭＯＳ半導体装置の製造方
法。 - 【請求項２】 Ｐ型領域とＮ型領域を有する半導体基
板にゲート酸化膜を形成する工程と、該ゲート酸化膜上
に選択的に、下層を多結晶シリコンとする多層膜を形成
する工程と、前記多層膜をマスクとして前記Ｎ型領域に
選択的に高濃度のＢＦ２ をイオン注入してＰ型ソース
・ドレイン領域を形成する工程と、前記多層膜をマスク
として前記Ｐ型領域に選択的に低濃度のＮ型不純物をイ
オン注入してＮ型低濃度ソース・ドレイン領域を形成す
る工程と、前記多層膜に側壁を形成する工程と、前記多
層膜の上層部を選択的に除去する工程と、前記多層膜の
下層部及び前記側壁をマスクとして前記Ｐ型領域に選択
的に高濃度のＮ型不純物をイオン注入してＮ型高濃度ソ
ース・ドレイン領域を形成する工程を含むことを特徴と
するＣＭＯＳ半導体装置の製造方法。 - 【請求項３】 前記多層膜の少なくとも最上層部がＰ
ＳＧ又はＢＰＳＧ膜であることを特徴とする請求項１又
は２記載のＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040716A JPH04259254A (ja) | 1991-02-14 | 1991-02-14 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040716A JPH04259254A (ja) | 1991-02-14 | 1991-02-14 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259254A true JPH04259254A (ja) | 1992-09-14 |
Family
ID=12588315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040716A Withdrawn JPH04259254A (ja) | 1991-02-14 | 1991-02-14 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A2 (en) * | 1997-09-29 | 1999-04-14 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
-
1991
- 1991-02-14 JP JP3040716A patent/JPH04259254A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A2 (en) * | 1997-09-29 | 1999-04-14 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
| EP0908947A3 (en) * | 1997-09-29 | 2000-08-16 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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