JPH04259111A

JPH04259111A - 適応等化器

Info

Publication number: JPH04259111A
Application number: JP3020008A
Authority: JP
Inventors: Toshihisa Nakai; 敏久中井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-02-13
Filing date: 1991-02-13
Publication date: 1992-09-14
Also published as: CA2058157A1; US5214671A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルデータ伝送
において、回線の変動に追従して判定点における符号間
干渉を除去する線形等化器および判定帰還型等化器に関
するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば米国特許第４８５２０９０号に示される等化器が
あった。図３はその等化器の構成を示すブロック図であ
る。また、図４はその等化器で取り扱う送信データフレ
ームの構成であり、Ｌ１シンボルは第１のトレーニング
部、Ｍ１シンボルは第１のユーザデータ部、Ｌ２シンボ
ルは第２のトレーニング部、Ｍ２シンボルは第２のユー
ザデータ部である。第１および第２のトレーニング部の
データは予め定められており、それらと同一のデータが
図３中の記憶部１０９に格納されている。

【０００３】次に、本等化器の動作について説明する。第１の入力端子１０１から入力された受信信号ｙ（ｎ）
はシフトレジスタ１０２と係数更新部１０７に入力され
る。シフトレジスタ１０２に蓄えられた信号は、乗算部
１０３において係数更新部１０７から出力される係数Ｃ
ｉ（ｉ＝−Ｎ〜Ｍ）と乗算され加算器１０４に出力され
る。ここで、Ｎ，Ｍは共に０以上の整数である。加算器
１０４は、乗算部１０３から出力されたすべてのデータ
の総和Ｚ　（Ｌ）を計算し、判定器１０５に出力する。ここで、

【０００４】

【数１】

【０００５】判定器１０５では受信信号を判定し判定結
果ｘ（Ｌ）を出力端子１１０に出力する。スイッチ１０
８は、第１のトレーニング区間および第２のトレーニン
グ区間には■側に接続され、減算器１０６の負符号側に
記憶部１０９に記憶されているデータが順次供給される
。また、第１のユーザデータ区間及び第２のユーザデー
タ区間にはスイッチ１０８は■側に接続され、減算器１
０６の負符号側に判定器１０５の出力ｘ（ｎ）が供給さ
れる。すなわち、等化器における希望信号が、トレーニ
ング区間は記憶部１０９に蓄えられたデータであり、ユ
ーザデータ区間は判定器１０５から出力れれる判定結果
となるのである。減算器１０６は加算器１０４の出力ｚ
（ｎ）からスイッチ１０８の出力を減算しその結果を係
数更新部１０７に等化誤差信号ｅ（ｎ）として出力する
。係数更新部１０７では受信信号ｙ（ｎ）と等化誤差信
号ｅ（ｎ）を用いて乗算部１０３の係数が伝送路の変化
に追従するように係数を更新し乗算部１０３に出力する
。係数更新のためのアルゴリズムには例えばＲＬＳ（Ｒ
ｅｃｕｒｓｉｖｅ　　Ｌｅａｓｔ　　Ｓｑｕａｒｅ）　
アルゴリズム、ＬＭＳ（Ｌｅａｓｔ　　Ｍｅａｎ　　Ｓ
ｑｕａｒｅ）　アルゴリズム等がある。図５に係数更新
アルゴリズムとしてＲＬＳアルゴリズムを用いた場合の
係数更新部１０７のブロック図を示す。ここでｑＴ　（Ｌ）＝（ｙ（Ｌ＋Ｎ），ｙ（Ｌ＋Ｎ−１），　
…，　ｙ（Ｌ），　…，　ｙ（Ｌ−Ｍ））ｃＴ　（Ｌ）
＝（ｃ−Ｎ（Ｌ），　ｃ−Ｎ＋１（Ｌ），…，ｃｏ　（
Ｌ）　，　…，ｃＭ　（Ｌ））であり、Ｔはベクトルの
転置をアンダーバーは縦ベクトルを示す。またｋ（Ｌ）
はＮ＋Ｍ＋１次ベクトル、Ｐ（Ｌ）はＮ＋Ｍ＋１次の正
方行列である。

【０００６】まず第２の入力端子１１１より入力された
Ｓｔａｒｔ　信号によりＰ（Ｌ），ｃ（Ｌ）がそれぞれ
の初期値Ｐ（０），ｃ（０）に設定される。その後は、
第１の入力端子１０１よりｙ（Ｌ＋Ｎ）が入力される度
に次の演算が各部で行われｃｉ　（Ｌ）（ｉ＝−Ｎ〜Ｍ
）が乗算部１０３へ出力される。

【０００７】ｋ（Ｌ）　＝　Ｐ（Ｌ−１）ｑ（Ｌ）　｛１＋ｑＴ（Ｌ
）　Ｐ（Ｌ−１）ｑ（Ｌ）　｝−１ｃ（Ｌ）　＝　ｃ（
Ｌ−１）　＋ｋ（Ｌ）　ｅ（Ｌ）ｐ（Ｌ）　＝　Ｐ　（
Ｌ−１）　−　ｋ（Ｌ）　ｑＴ（Ｌ）　Ｐ（Ｌ−１）係
数更新部１０７における以上の計算は、通常ＤＳＰ（Ｄ
ｉｇｉｔａｌ　　Ｓｉｇｎａｌ　　Ｐｒｏｃｅｓｓｏｒ
）のソフトウェアなどで行われる。

【０００８】

【発明が解決しようとする課題】しかしながら上述の等
化器では、伝送路特性の変化が急激である場合は、等化
器のタップ係数の更新が伝送路特性の変化に追いつけず
、第１のユーザデータ部の終了時のタップ係数が伝送路
特性とはまったくかけ離れたものになり、たとえ第２の
トレーニング部で正しい希望信号が得られたとしても、
Ｌ２　シンボル区間では正しいタップ係数が得られない
という問題点があった。

【０００９】本発明には上記問題点を解決するためにな
されたものであって、伝送路特性の急激な変化にも追従
する適応等化器を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するため、第１のトレーニング部と第２のトレーニング
部を有するフレーム構成の入力信号を等化する等化手段
を備えた適応等化器において、前記入力信号を一時蓄積
する手段と、前記第２のトレーニング部における等化誤
差を計算して所定値と比較する手段と、前記等化誤差が
所定値より大きいとき前記等化手段をリセットし、一時
蓄積した前記入力信号を用いて第２のトレーニング部の
先頭から等化をやり直す手段とを設けたものである。

【００１１】

【作用】本発明では、第２のトレーニング部の等化誤差
を観察することにより、等化器が回線変動に追従してい
るかどうかを検出し、回線変動に追従している場合には
そのまま動作を続け、回線変動に追従していない場合に
は、等化器をリセットして第２のトレーニング部の先頭
から等化動作をやり直すため、回線変動への追従性の良
い適応等化器の実現が期待できる。

【００１２】

【実施例】図１は本発明の実施例を示すブロック図であ
る。同図において２０１は長さがＮ＋Ｍ＋Ｌ２の第２の
シフトレジスタ、２０２は第３のスイッチ、３０３は等
化誤差計算部、２０４は比較器、２０５は第２のスイッ
チであり、その他、図３におけるものと同様のものは同
一の記号を付してある。また、第１の入力端子１０１に
入力される信号は図４に示すフレーム構成の送信信号に
対応する受信信号であり、その第１のトレーニンクデー
タと第２のトレーニンクデータと同一のデータが記憶部
１０９に格納されている。

【００１３】次に、本実施例の動作を図１に基づいて説
明する。通信に先立って、第２のスイッチ２０５は■側
に切り替えられ、第３のスイッチ２０２は開かれる。次
いで、第２の入力端子１１１からＳｔａｒｔ信号が入力
され、係数更新部１０７がリセットされる。入力端子１
０１から入力される受信信号ｙ（ｎ）（ｎ＝１〜Ｎ＋Ｌ
１＋Ｍ１＋Ｌ２＋Ｍ２）は順次第２のシフトレジスタ２
０１に格納されると同時に、第２のスイッチ２０５を介
して第１のシフトレジスタ１０２に入力される。そして
、次に説明するようにｎ＝　１　〜Ｎに対する処理（初
期設定），ｎ＝Ｎ＋１〜Ｎ＋Ｌ１に対する処理（第１の
トレーニング部に対する処理），ｎ＝Ｎ＋Ｌ１＋１〜Ｎ
＋Ｌ１＋Ｍ１に対する処理（第１のユーザデータ部に対
する処理），ｎ＝Ｎ＋Ｌ１＋Ｍ１＋１〜Ｎ＋Ｌ１＋Ｍ１
＋Ｌ２に対する処理（第２のトレーニング部に対する処
理），ｎ＝Ｎ＋Ｌ１＋Ｍ１＋Ｌ２＋１〜Ｎ＋Ｌ１＋Ｍ１
＋Ｌ２＋Ｍ２に対する処理（第２のユーザデータ部に対
する処理）が順次実行される。

【００１４】ｎ＝１〜Ｎに対して、受信信号ｙ　（ｎ）
　は第２のスイッチ２０５を介して第１のシフトレジス
タ１０２に順次入力される（初期設定）。

【００１５】ｎ＝Ｎ＋１〜Ｎ＋Ｌ１に対して、受信信号
ｙ　（ｎ）　が第２のスイッチ２０５を介して第１のシ
フトレジスタ１０２に１シンボル入力されるごとに、次
の処理が行われる（第１のトレーニング部に対する処理
）。なお、第１のスイッチ１０８は■側に切り替えられる。すなわち、第１のシフトレジスタ１０２の各段の内容と
係数更新部１０７から出力される各係数Ｃｉ（Ｌ−１）
（ｉ＝−Ｎ〜Ｍ）とをそれぞれ対応する乗算部１０３に
入力して乗算し、その結果を加算器１０４に入力して加
算し、ｚ（Ｌ）を得る。

【００１６】

【数２】

【００１７】ここでＬ＝ｎ−Ｎである。このｚ（Ｌ）は
判定器１０５に入力されると共に減算器１０６の＋側に
供給される。一方、記憶部１０９からは第１のトレーニ
ングデータが読み出され、第１のスイッチ１０８を介し
て減算器１０６の−側に供給される。減算器１０６は前
記ｚ（Ｌ）から第１のトレーニングデータを減算し、そ
の結果ｅ（Ｌ）を係数更新部１０７に出力する。第１の
トレーニングデータをＴ（Ｌ）とすると、ｅ（Ｌ）＝ｚ
（Ｌ）−Ｔ（Ｌ）となる。係数更新部１０７はこのｅ（Ｌ）と受信信号ｙ
（ｎ）を用いて乗算部１０３に出力する係数を伝送路の
変化に追従するように更新する。係数更新アルゴリズム
には様々なものが知られているが、例としてＲＬＳアル
ゴリズムを用いた場合の係数更新部１０７のブロック図
を図２に示す。各部では次の演算が行われる。

【００１８】ｋ（Ｌ）　＝　Ｐ（Ｌ−１）ｑ（Ｌ）　｛１＋ｑＴ（Ｌ
）　Ｐ（Ｌ−１）ｑ（Ｌ）　｝−１ｃ（Ｌ）　＝　ｃ（
Ｌ−１）　＋ｋ（Ｌ）　ｅ（Ｌ）ｐ（Ｌ）　＝　Ｐ　（
Ｌ−１）　−　ｋ（Ｌ）　ｑＴ（Ｌ）　Ｐ（Ｌ−１）た
だしｑＴ　（Ｌ）＝（ｙ（Ｌ＋Ｎ），ｙ（Ｌ＋Ｎ−１），　
…，ｙ（Ｌ），…，ｙ（Ｌ−Ｍ））ｃＴ　（Ｌ）＝（ｃ
−Ｎ（Ｌ），　ｃ−Ｎ＋１（Ｌ），…，ｃｏ　（Ｌ）　
，　…，ｃＭ　（Ｌ））である。ここで生成された係数
Ｃｉ（Ｌ）は乗算部１０３に出力され次の入力データに
対する処理に使われる。以上の処理が１シンボル入力ごとに繰り返される。ｎ＝
Ｎ＋Ｌ１に対する処理が終わると第１のスイッチ１０８
は■側に切り替えられる。なお、判定器１０５に入力さ
れた前記ｚ（Ｌ）は判定された後、出力端子１１０から
出力される。

【００１９】ｎ＝Ｎ＋Ｌ１＋１〜Ｎ＋Ｌ１＋Ｍ１に対す
る処理（第１のユーザデータ部に対する処理）は、第１
のスイッチ１０８が■側に切り替えられているので減算
器１０６の−側への入力が第１のトレーニングデータＴ
（Ｌ）の代わりに判定データｘ（Ｌ）になる以外は、上
述のｎ＝Ｎ＋１〜Ｎ＋Ｌ１に対する処理（第１のトレー
ニング部に対する処理）と同じである。なお、加算部１
０４から出力されるｚ（Ｌ）は減算器１０６の＋側に供
給されると共に判定器１０５に入力されて判定され、判
定データｘ（Ｌ）として出力される。この判定データｘ
（Ｌ）は出力端子１１０から出力されると共に第１のス
イッチ１０８を介して減算器１０６の−側にも供給され
る。従って、減算器１０６の出力ｅ（Ｌ）はｅ（Ｌ）＝
ｚ（Ｌ）−ｘ（Ｌ）となるのである。ｎ＝Ｎ＋Ｌ１＋Ｍ１に対する処理が終
わると第１のスイッチ１０８は■側に切り替えられ、第
３のスイッチ２０２は閉じられる。

【００２０】ｎ＝Ｎ＋Ｌ１＋Ｍ１＋１〜Ｎ＋Ｌ１＋Ｍ１
＋Ｌ２に対する処理（第２のトレーニング部に対する処
理）は次のようになる。すなわち、受信信号ｙ（ｎ）が
１シンボル入力されるごとに上述のｎ＝Ｎ＋１〜Ｎ＋Ｌ
１に対する処理（第１のトレーニング部に対する処理）
と同じ処理を実行し、減算器１０６からｅ（Ｌ）を出力
する。ここで、第１のスイッチ１０８は■側に切り替え
られているので、ｅ（Ｌ）は加算器１０４の出力ｚ（Ｌ
）と記憶部１０９から読み出される第２のトレーニング
データＴ（Ｌ）との差となる。このｅ（Ｌ）は係数更新
部１０７に入力されると同時に第３のスイッチ２０２を
介して等化誤差計算部２０３に入力される。等化誤差計
算部２０３はＬ＝Ｌ１＋Ｍ１＋１〜Ｌ１＋Ｍ１＋Ｌ２に
おける前記ｅ（Ｌ）を用いて等化誤差電力の和を、例え
ば次のように計算する。

【００２１】

【数３】

【００２２】Ｅの計算は、これに限定されるものではな
く、絶対値の和をとるものや、和の範囲を短くしたもの
など様々なものが考えらえる。等化誤差計算部２０３の
出力Ｅは、比較器２０４に入力され予め設定された値（
Ｓ）と比較される。Ｅ＜Ｓの場合は等化器が回線変動に
追従していることを表し、Ｅ≧Ｓの場合は等化器が回線
変動に追従していないことを表す。等化器２０４は比較
結果を係数更新部１０７、第１のスイッチ１０８および
第２のスイッチ２０５に送り、それぞれ制御する。

【００２３】ｎ＝Ｎ＋Ｌ１＋Ｍ１＋Ｌ２＋１〜Ｎ＋Ｌ１
＋Ｍ１＋Ｌ２＋Ｍ２に対する処理（第２のユーザデータ
部に対する処理）は、上記の比較器２０４の比較結果に
より異なる。

【００２４】Ｅ＜Ｓの場合には、第１のスイッチ１０８
は■側に切り替えられ、上述のｎ＝Ｎ＋Ｌ１＋１〜Ｎ＋
Ｌ１＋Ｍ１に対する処理（第１のユーザデータ部に対す
る処理）と同じ処理が実行される。

【００２５】Ｅ≧Ｓの場合には、まず第２のスイッチ２
０５が■側に切り替えられ、第２のシフトレジスタ２０
１に蓄えられていたＭ＋Ｎ個のデータｙ（ｎ）（ｎ＝Ｌ
１＋Ｍ１＋１−Ｍ〜Ｌ１＋Ｍ１＋Ｎ）は第２のスイッチ
２０５を介して第１のシフトレジスタ１０２と係数更新
部１０７とに順次に入力される。入力後、係数更新部１
０７がリセットされる。すなわち、係数更新部１０７に
ＲＬＳアルゴリズムが用いられている場合には、Ｐ（Ｌ
）およびｃ（Ｌ）がＰ（Ｏ）およびｃ（Ｏ）にそれぞれ
セットされるのである。次に、Ｌ２個のｙ（ｎ）（ｎ＝
Ｎ＋Ｌ１＋Ｍ１＋１〜Ｎ＋Ｌ１＋Ｍ１＋Ｌ２）が、第２
のシフトレジスタ２０１より第２のスイッチ２０５を介
して１個づつ第１のシフトレジスタ１０２に入力される
度に、ｚ（Ｌ）の生成、ｅ（Ｌ）の生成、係数の更新が
、上述の第２のトレーニング部に対する処理における場
合と同様の方法で実行される。以上の処理が終了すると
、第１のスイッチ１０８は■側に切り替えられる。以降
、第２のシフトレジスタ２０１に蓄積されている第２の
ユーザデータ部に対応する受信信号を第１のシフトレジ
スタ１０２に順次入力し、上述のＥ＜Ｓの場合と同様の
処理を実行する。

【００２６】なお、図１に示す各部は、制御部（図示せ
ず）から出力される制御信号に従って上述の動作を行う
ものである。

【００２７】以上、線形等化器の実施例について説明し
たが、本発明は判定帰還型等化器（例えば、Ｊｏｈｎ　
　Ｇ．Ｐｒｏａｋｉｓ「ＤＩＧＩＴＡＬ　　ＣＯＭＭＵ
ＮＩＣＡＴＩＯＮＳ」ＭｃＧｒａｗ−Ｈｉｌｌ　　Ｂｏ
ｏｋ　　Ｃｏｍｐａｎｙ　　１９８３，Ｐ．５９３−５
９８）などの他の適応等化器にも容易に適用できること
は明らかである。

【００２８】

【発明の効果】以上詳細に説明したように、本発明によ
れば入力信号の第２のトレーニング部における等化誤差
を計算することにより等化器が回線変動に追従している
かどうかを検出し、追従していない場合には等化器をリ
セットして等化動作をやり直すようにしたので、急激な
回線の変化にも追従する適応等化器を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】図１に示す係数更新部の実施例のブロック図で
ある。

【図３】従来の適応等化器を示すブロック図である。

【図４】送信データフレームの構成図である。

【図５】図３に示す係数更新部の実施例のブロック図で
ある。

【符号の説明】

１０１，１１１　　　　入力端子１０２，２０１　　　　シフトレジスタ１０３　　　　
乗算部１０４　　　　加算部１０５　　　　判定器１０６　　　　減算器１０７　　　　係数更新部１０８，２０２，２０５　　　　スイッチ１０９　　　
　記憶部１１０　　　　出力端子２０３　　　　等化誤差計算部２０４　　　　比較器

Claims

【特許請求の範囲】

【請求項１】　　第１のトレーニング部と第２トレーニ
ング部を有するフレーム構成の入力信号を等化する等化
手段を備えた適応等化器において、前記入力信号を一時
蓄積する手段と、前記第２のトレーニング部における等
化誤差を計算して所定値と比較する手段と、前記等化誤
差が所定値より大きいとき前記等化手段をリセットし、
一時蓄積した前記入力信号を用いて第２のトレーニング
部の先頭から等化をやり直す手段とを設けたことを特徴
とする適応等化器。