JPH04258140A - 電荷転送素子の製造方法 - Google Patents
電荷転送素子の製造方法Info
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- JPH04258140A JPH04258140A JP1963991A JP1963991A JPH04258140A JP H04258140 A JPH04258140 A JP H04258140A JP 1963991 A JP1963991 A JP 1963991A JP 1963991 A JP1963991 A JP 1963991A JP H04258140 A JPH04258140 A JP H04258140A
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Landscapes
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- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は電荷転送素子の製造方法
に関する。
に関する。
【0002】
【従来の技術】電荷転送素子は相互に電荷結合した多数
のMOSキャパシタに次々に電圧パルスを印加しこのM
OSキャパシタの列に沿って電荷を転送する機構を持つ
。
のMOSキャパシタに次々に電圧パルスを印加しこのM
OSキャパシタの列に沿って電荷を転送する機構を持つ
。
【0003】このようなMOSキャパシタの列を形成す
る上で最も重要な点は、各電極を数百nm程度の極めて
狭い間隔で構成しなければならないことである。現在の
フォトリソグラフィー技術ではこのような狭い間隔で電
極を分離することは困難なため、従来このような構造の
電極列を形成するために一般に次のような方法が用いら
れる。
る上で最も重要な点は、各電極を数百nm程度の極めて
狭い間隔で構成しなければならないことである。現在の
フォトリソグラフィー技術ではこのような狭い間隔で電
極を分離することは困難なため、従来このような構造の
電極列を形成するために一般に次のような方法が用いら
れる。
【0004】すなわち図6に示すように半導体基板11
上にゲート絶縁膜12を介して多結晶シリコン第1のゲ
ート電極17をCVD法とフォトリソグラフィー法によ
って形成したのち、第1のゲート電極17の表面に熱酸
化によって薄いシリコン酸化膜18を形成し、次にこの
上にCVD法とフォトリソグラフィー法によって多結晶
シリコンの第2のゲート電極19を形成する。このよう
に複数の層の電極を薄い絶縁膜を介して重ね合わせる構
造とすることによって、現在のフォトリソグラフィー技
術によって余裕をもって数百nm程度の間隔でゲート電
極列を形成できる。
上にゲート絶縁膜12を介して多結晶シリコン第1のゲ
ート電極17をCVD法とフォトリソグラフィー法によ
って形成したのち、第1のゲート電極17の表面に熱酸
化によって薄いシリコン酸化膜18を形成し、次にこの
上にCVD法とフォトリソグラフィー法によって多結晶
シリコンの第2のゲート電極19を形成する。このよう
に複数の層の電極を薄い絶縁膜を介して重ね合わせる構
造とすることによって、現在のフォトリソグラフィー技
術によって余裕をもって数百nm程度の間隔でゲート電
極列を形成できる。
【0005】
【発明が解決しようとする課題】しかしながら上述した
従来の電荷結合素子の製造方法では第1のゲート電極と
第2のゲート電極とが互いに部分的に重なり合った構造
を持ったものが得られ、この重なった部分で下層の電極
が上層の電極に印加された電圧の影響を受け、一様なポ
テンシャルを形成することができないため電荷の転送効
率が低下するという問題がある。
従来の電荷結合素子の製造方法では第1のゲート電極と
第2のゲート電極とが互いに部分的に重なり合った構造
を持ったものが得られ、この重なった部分で下層の電極
が上層の電極に印加された電圧の影響を受け、一様なポ
テンシャルを形成することができないため電荷の転送効
率が低下するという問題がある。
【0006】また、この重なり合った部分では大きな段
差を持った形状となっているため各電極上に配線を形成
する場合に配線の段切れが生ずるという問題がある。ま
た特に電荷転送素子を利用した固体撮像装置においては
電荷転送素子部は遮光材料により電極の側壁部まで完全
に遮光されていなければならないが、このような段差が
存在すると遮光材料の段差被覆性が不充分であるため電
荷転送素子部を完全に遮光するのが困難となる。さらに
遮光膜表面の形状が複雑になるため光の乱反射が多くな
り固体撮像装置を動作させた場合、ゴーストやスミアな
ど画質を著しく劣化させるという問題点があった。
差を持った形状となっているため各電極上に配線を形成
する場合に配線の段切れが生ずるという問題がある。ま
た特に電荷転送素子を利用した固体撮像装置においては
電荷転送素子部は遮光材料により電極の側壁部まで完全
に遮光されていなければならないが、このような段差が
存在すると遮光材料の段差被覆性が不充分であるため電
荷転送素子部を完全に遮光するのが困難となる。さらに
遮光膜表面の形状が複雑になるため光の乱反射が多くな
り固体撮像装置を動作させた場合、ゴーストやスミアな
ど画質を著しく劣化させるという問題点があった。
【0007】本発明はこのような問題点を解消し、各電
極が全く重なり合わず、極めて狭い間隔で、大きな段差
なしに各電極を配列することにより、転送効率が高くま
た電極上に配線あるいは遮光膜等を形成するのが容易な
電荷転送素子の製造方法を提供することを目的とする。
極が全く重なり合わず、極めて狭い間隔で、大きな段差
なしに各電極を配列することにより、転送効率が高くま
た電極上に配線あるいは遮光膜等を形成するのが容易な
電荷転送素子の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明の電荷転送素子の
製造方法は、半導体基板上にゲート絶縁膜を形成し、前
記ゲート絶縁膜上に所定の間隔およびピッチで複数の導
電性のゲート電極核を形成する工程と、導電膜を被着し
たのちエッチバックを行ない前記各ゲート電極核の側面
に前記導電膜の側壁を形成して互いに分離された複数の
ゲート電極を形成する工程とを含むというものである。
製造方法は、半導体基板上にゲート絶縁膜を形成し、前
記ゲート絶縁膜上に所定の間隔およびピッチで複数の導
電性のゲート電極核を形成する工程と、導電膜を被着し
たのちエッチバックを行ない前記各ゲート電極核の側面
に前記導電膜の側壁を形成して互いに分離された複数の
ゲート電極を形成する工程とを含むというものである。
【0009】又、本発明の他の能様は、半導体基板上に
ゲート絶縁膜を形成し、前記ゲート絶縁膜上に所定の間
隔およびピッチで複数の導電性のゲート電極核を形成す
る工程と、斜め方向からイオン注入を行ない前記半導体
基板の表面部にバリア層を形成する工程と、導電膜を被
着したのちエッチバックを行ない前記各ゲート電極核の
側面に前記導電膜の側壁を形成して互いに分離された複
数のゲート電極を形成する工程とを含むというものであ
る。
ゲート絶縁膜を形成し、前記ゲート絶縁膜上に所定の間
隔およびピッチで複数の導電性のゲート電極核を形成す
る工程と、斜め方向からイオン注入を行ない前記半導体
基板の表面部にバリア層を形成する工程と、導電膜を被
着したのちエッチバックを行ない前記各ゲート電極核の
側面に前記導電膜の側壁を形成して互いに分離された複
数のゲート電極を形成する工程とを含むというものであ
る。
【0010】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0011】図1〜図3は本発明の一実施例の電荷結合
素子の製造手順を説明するための断面図である。
素子の製造手順を説明するための断面図である。
【0012】まず図1に示すようにP型シリコンなどの
半導体基板1上に形成されたゲート絶縁膜2上にCVD
法によって第1多結晶シリコン膜を例えば厚さ500n
m成長し、フォトリソグラフィー法によって800nm
の間隔でゲート電極核3の列を形成する。次に図2に示
すようにCVD法によってゲート電極核3表面を例えば
厚さ300nmの第2多結晶シリコン膜4aで覆う。次
に図3に示すように異方性エッチングによって第2多結
晶シリコン膜4aをエッチバックしゲート電極核3の側
面のみに第2多結晶シリコン膜4bを残して側壁を形成
する。
半導体基板1上に形成されたゲート絶縁膜2上にCVD
法によって第1多結晶シリコン膜を例えば厚さ500n
m成長し、フォトリソグラフィー法によって800nm
の間隔でゲート電極核3の列を形成する。次に図2に示
すようにCVD法によってゲート電極核3表面を例えば
厚さ300nmの第2多結晶シリコン膜4aで覆う。次
に図3に示すように異方性エッチングによって第2多結
晶シリコン膜4aをエッチバックしゲート電極核3の側
面のみに第2多結晶シリコン膜4bを残して側壁を形成
する。
【0013】このようにして多結晶シリコンのゲート電
極列を形成することができるが、各ゲート電極間の間隔
はほぼ200nmまで狭くすることができ、しかも各ゲ
ート電極は全く重なり合うことはない。もちろん第2多
結晶シリコン膜4の膜厚を変化させることによって各ゲ
ート電極間の間隔を自由に制御することもできる。
極列を形成することができるが、各ゲート電極間の間隔
はほぼ200nmまで狭くすることができ、しかも各ゲ
ート電極は全く重なり合うことはない。もちろん第2多
結晶シリコン膜4の膜厚を変化させることによって各ゲ
ート電極間の間隔を自由に制御することもできる。
【0014】なお、以上の説明ではゲート電極列3の表
面に絶縁膜を設けていてないが、多結晶シリコン膜を形
成後にSiO2 やSi3 N4 等の絶縁膜を10〜
100nm程度設け、続いてリソグラフィー法により電
極核パターンを形成しても良い。この場合には、電極核
パターン上に絶縁膜が設けられるため、図3で説明され
た第2多結晶シリコン膜のエッチバック時にゲート電極
核3の表面が一部エッチングされることが防止できる利
点がある。かかる絶縁膜を形成しても電極核3の側面で
第2多結晶シリコン膜4aと接触するため問題はない。
面に絶縁膜を設けていてないが、多結晶シリコン膜を形
成後にSiO2 やSi3 N4 等の絶縁膜を10〜
100nm程度設け、続いてリソグラフィー法により電
極核パターンを形成しても良い。この場合には、電極核
パターン上に絶縁膜が設けられるため、図3で説明され
た第2多結晶シリコン膜のエッチバック時にゲート電極
核3の表面が一部エッチングされることが防止できる利
点がある。かかる絶縁膜を形成しても電極核3の側面で
第2多結晶シリコン膜4aと接触するため問題はない。
【0015】図4は本発明の第2の実施例を説明するた
めの断面図である。図に於て、6は基板と逆の導電型を
有する不純物領域である。
めの断面図である。図に於て、6は基板と逆の導電型を
有する不純物領域である。
【0016】第1の実施例における図1と同様に不純物
領域6を含む半導体基板1上にゲート絶縁膜2を介して
ゲート電極核3を形成した後、斜めイオン注入法によっ
てゲート電極核3の一方の端の下部の不純物領域6の表
面に半導体基板1の同導電型の不純をイオン注入しバリ
ア層5を形成する。次に第1の実施例と同様にしてゲー
ト絶縁膜3の側面に第2多結晶シリコン膜による側壁を
形成する。このように作成した電荷転送素子を3相駆動
により動作させた場合のポテンシャル状態を図5に電極
構造に対応させて示す。すなわち、各ゲート電極真下の
ポテンシャルはバリア層の直下の部分でわずかに深くな
るため、電荷転送の際、電荷10の取り残しが少なく極
めて転送効率の高い電荷転送素子を作製することができ
る。
領域6を含む半導体基板1上にゲート絶縁膜2を介して
ゲート電極核3を形成した後、斜めイオン注入法によっ
てゲート電極核3の一方の端の下部の不純物領域6の表
面に半導体基板1の同導電型の不純をイオン注入しバリ
ア層5を形成する。次に第1の実施例と同様にしてゲー
ト絶縁膜3の側面に第2多結晶シリコン膜による側壁を
形成する。このように作成した電荷転送素子を3相駆動
により動作させた場合のポテンシャル状態を図5に電極
構造に対応させて示す。すなわち、各ゲート電極真下の
ポテンシャルはバリア層の直下の部分でわずかに深くな
るため、電荷転送の際、電荷10の取り残しが少なく極
めて転送効率の高い電荷転送素子を作製することができ
る。
【0017】なお、以上の説明では半導体基板1と逆の
不純物領域6が設けられたいわゆる埋込チャネル型CC
Dの場合を例に説明したが、不純物領域6が無い表面チ
ャネル型CCDの場合には基板と同型の不純物をイオン
注入しバリア層8を形成すればよい。従って、本発明に
なる電極形成法を適用すればいわゆる2相駆動CCDを
構成することもできる。
不純物領域6が設けられたいわゆる埋込チャネル型CC
Dの場合を例に説明したが、不純物領域6が無い表面チ
ャネル型CCDの場合には基板と同型の不純物をイオン
注入しバリア層8を形成すればよい。従って、本発明に
なる電極形成法を適用すればいわゆる2相駆動CCDを
構成することもできる。
【0018】
【発明の効果】以上説明したように本発明は電荷転送素
子の電極列の形成においてフォトリソグラフィー法によ
って各ゲート電極核を形成したのち導電膜で覆い、エッ
チバックしてゲート電極核の側面に導電膜の側壁を形成
することによって各ゲート電極が全く重なり合わずに、
極めて狭い間隔でかつ、大きな段差なしに各ゲート電極
を配列することができ、転送効率が高く、また電極上に
配線あるいは遮光膜等を形成するのが容易な電荷転送素
子を製造できるという効果を有する。
子の電極列の形成においてフォトリソグラフィー法によ
って各ゲート電極核を形成したのち導電膜で覆い、エッ
チバックしてゲート電極核の側面に導電膜の側壁を形成
することによって各ゲート電極が全く重なり合わずに、
極めて狭い間隔でかつ、大きな段差なしに各ゲート電極
を配列することができ、転送効率が高く、また電極上に
配線あるいは遮光膜等を形成するのが容易な電荷転送素
子を製造できるという効果を有する。
【図1】本発明の第1の実施例を説明するための断面図
である。
である。
【図2】本発明の第1の実施例を説明するための断面図
である。
である。
【図3】本発明の第1の実施例を説明するための断面図
である。
である。
【図4】本発明の第2の実施例を説明するための断面図
である。
である。
【図5】本発明の第2の実施例を説明するための断面図
およびポテンシャル図である。
およびポテンシャル図である。
【図6】従来の電荷結合素子を示す断面図である。
1,11 半導体基板
2,12 ゲート絶縁膜
3 ゲート電極核
4a 第2多結晶シリコン膜
4b 第2多結晶シリコン膜(側壁)5
バリア層 6 不純物領域 17 第1のゲート電極 18 シリコン酸化膜 19 第2のゲート電極
バリア層 6 不純物領域 17 第1のゲート電極 18 シリコン酸化膜 19 第2のゲート電極
Claims (2)
- 【請求項1】 半導体基板上にゲート絶縁膜を形成し
、前記ゲート絶縁膜上に所定の間隔およびピッチで複数
の導電性のゲート電極核を形成する工程と、導電膜を被
着したのちエッチバックを行ない前記各ゲート電極核の
側面に前記導電膜の側壁を形成して互いに分離された複
数のゲート電極を形成する工程とを含むことを特徴とす
る電荷転送素子の製造方法。 - 【請求項2】 半導体基板上にゲート絶縁膜を形成し
、前記ゲート絶縁膜上に所定の間隔およびピッチで複数
の導電性のゲート電極核を形成する工程と、斜め方向か
らイオン注入を行ない前記半導体基板の表面部にバリア
層を形成する工程と、導電膜を被着したのちエッチバッ
クを行ない前記各ゲート電極核の側面に前記導電膜の側
壁を形成して互いに分離された複数のゲート電極を形成
する工程とを含むことを特徴とする電荷転送素子の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3019639A JP2712847B2 (ja) | 1991-02-13 | 1991-02-13 | 電荷転送素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3019639A JP2712847B2 (ja) | 1991-02-13 | 1991-02-13 | 電荷転送素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04258140A true JPH04258140A (ja) | 1992-09-14 |
JP2712847B2 JP2712847B2 (ja) | 1998-02-16 |
Family
ID=12004794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3019639A Expired - Lifetime JP2712847B2 (ja) | 1991-02-13 | 1991-02-13 | 電荷転送素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2712847B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151474A (ja) * | 1992-11-04 | 1994-05-31 | Matsushita Electron Corp | 電荷転送装置及びその製造方法 |
JP2007266480A (ja) * | 2006-03-29 | 2007-10-11 | Fujifilm Corp | 固体撮像素子の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
-
1991
- 1991-02-13 JP JP3019639A patent/JP2712847B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06151474A (ja) * | 1992-11-04 | 1994-05-31 | Matsushita Electron Corp | 電荷転送装置及びその製造方法 |
JP2007266480A (ja) * | 2006-03-29 | 2007-10-11 | Fujifilm Corp | 固体撮像素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2712847B2 (ja) | 1998-02-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970930 |