JP2000353849A - 光半導体装置およびその製造方法 - Google Patents
光半導体装置およびその製造方法Info
- Publication number
- JP2000353849A JP2000353849A JP11165392A JP16539299A JP2000353849A JP 2000353849 A JP2000353849 A JP 2000353849A JP 11165392 A JP11165392 A JP 11165392A JP 16539299 A JP16539299 A JP 16539299A JP 2000353849 A JP2000353849 A JP 2000353849A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type semiconductor
- inp
- mask
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【課題】 誘電体膜を選択成長マスクとして、活性層が
直接選択ＭＯＶＰＥ法によって形成去れ、誘電体マスク
あるいは選択成長マスクの一部にＺｎＯを用いる事を目
的とする。 【解決手段】 ｐブロック層とホールの注入源であるｐ
クラッド層との接触面積が大きくなったり、接触抵抗が
小さくならず、厚膜・高濃度ドーピングされたｐブロッ
ク層を有する半導体レーザの製造方法を提供する。更
に、選択ＭＯＶＰＥ法によって作成する半導体光集積素
子において、一部領域にのみ選択的に高濃度ドーピング
された構造を実現する事により、優れた高光出力特性の
変調器集積型半導体レーザが得られる。
直接選択ＭＯＶＰＥ法によって形成去れ、誘電体マスク
あるいは選択成長マスクの一部にＺｎＯを用いる事を目
的とする。 【解決手段】 ｐブロック層とホールの注入源であるｐ
クラッド層との接触面積が大きくなったり、接触抵抗が
小さくならず、厚膜・高濃度ドーピングされたｐブロッ
ク層を有する半導体レーザの製造方法を提供する。更
に、選択ＭＯＶＰＥ法によって作成する半導体光集積素
子において、一部領域にのみ選択的に高濃度ドーピング
された構造を実現する事により、優れた高光出力特性の
変調器集積型半導体レーザが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、光半導体装置およ
びその製造方法に係り、特に誘電体膜を選択成長マスク
として、活性層が直接選択MOVPE法によって形成された
光半導体装置において、誘電体マスクあるいは選択成長
マスクの一部にZnOを用いることを特徴とする光半導体
装置の製造方法に関する。
びその製造方法に係り、特に誘電体膜を選択成長マスク
として、活性層が直接選択MOVPE法によって形成された
光半導体装置において、誘電体マスクあるいは選択成長
マスクの一部にZnOを用いることを特徴とする光半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年普及してきたインターネットのスム
ーズな進歩を支えるのは光ファイバによる光伝送の大容
量化技術である。光ファイバ増幅技術においては、励起
光源として半導体レーザが用いられており、特に励起光
源の高出力化が要求されている。
ーズな進歩を支えるのは光ファイバによる光伝送の大容
量化技術である。光ファイバ増幅技術においては、励起
光源として半導体レーザが用いられており、特に励起光
源の高出力化が要求されている。
【０００３】光ファイバ通信網では、幹線系はもとよ
り、アクセス系、加入者系へと、その適用範囲が広がっ
てきており、特に光ファイバを各家庭までつなぐFTTH
（Fiber-To-The-Home）などにおいては、高温動作にも
耐え、かつ安価な半導体レーザが強く求められている。
幹線系においては、爆発的な通信需要の伸びに対応する
ため、2.5Gb/s〜10Gb/sという高速で数十ｋｍ〜数百ｋ
ｍの超長距離伝送が可能な光源が求められている。高温
動作可能な光加入者系用半導体レーザやEDFA励起用高出
力半導体レーザを実現するには、優れた光学利得をもつ
活性層が必要である他に、高温条件下や高バイアス条件
下においても漏れ電流（無効電流）の少ない電流ブロッ
ク構造の実現が必須である。このような観点から、ｐｎ
ｐｎサイリスタ構造からなる電流ブロック構造がよく用
いられている。
り、アクセス系、加入者系へと、その適用範囲が広がっ
てきており、特に光ファイバを各家庭までつなぐFTTH
（Fiber-To-The-Home）などにおいては、高温動作にも
耐え、かつ安価な半導体レーザが強く求められている。
幹線系においては、爆発的な通信需要の伸びに対応する
ため、2.5Gb/s〜10Gb/sという高速で数十ｋｍ〜数百ｋ
ｍの超長距離伝送が可能な光源が求められている。高温
動作可能な光加入者系用半導体レーザやEDFA励起用高出
力半導体レーザを実現するには、優れた光学利得をもつ
活性層が必要である他に、高温条件下や高バイアス条件
下においても漏れ電流（無効電流）の少ない電流ブロッ
ク構造の実現が必須である。このような観点から、ｐｎ
ｐｎサイリスタ構造からなる電流ブロック構造がよく用
いられている。
【０００４】しかしながら高バイアス条件下ではターン
・オン動作により電流ブロック機能が働かなくなる現象
が生じてしまう、これを防止する手段として、ｐｎｐｎ
サイリスタ中にナローギャップなＩｎＧａＡｓＰ再結合
層が挿入されたDC-PBH構造（二重チャンネル・プレーナ
埋め込みヘテロ構造）が提案されている（従来例：特開
昭62-102583／I. Mito et al., Electron. Lett., vo
l. 18, p. 953-954,1982／Y.Sakata et al., IEEE Phot
on. Tech. Lett, vol.9, pp.291-293, 1997）。
・オン動作により電流ブロック機能が働かなくなる現象
が生じてしまう、これを防止する手段として、ｐｎｐｎ
サイリスタ中にナローギャップなＩｎＧａＡｓＰ再結合
層が挿入されたDC-PBH構造（二重チャンネル・プレーナ
埋め込みヘテロ構造）が提案されている（従来例：特開
昭62-102583／I. Mito et al., Electron. Lett., vo
l. 18, p. 953-954,1982／Y.Sakata et al., IEEE Phot
on. Tech. Lett, vol.9, pp.291-293, 1997）。
【０００５】このDC-PBH構造は活性層と同じ層構造をキ
ャリア再結合層としてn-ＩｎＰ基板とp-ＩｎＰブロック
層の間に挿入された構造を有しており、高バイアス時に
キャリア再結合によりサイリスタのチャージアップを防
ぎターン・オン動作を抑制する効果が有る。しかし再結
合層自体が活性層と同じ層構造であることから、ターン
・オン動作が抑制される代償として再結合層で消費され
る無効電流が発生する問題があり、より一層の高温動作
・高出力動作に耐えられない。再結合層を導入する事な
くターン・オン動作を抑制するためには、ｐ−ブロック
層を厚膜、高濃度ドーピングすればよいが、この場合ｐ
ブロック層とホールの注入源であるｐクラッド層との接
触面積が大きくなったり、接触抵抗が小さくなることか
ら漏れ電流の増加を引き起こしてしまうことになり、漏
れ電流とターン・オン動作の両方を抑制することは困難
であった。
ャリア再結合層としてn-ＩｎＰ基板とp-ＩｎＰブロック
層の間に挿入された構造を有しており、高バイアス時に
キャリア再結合によりサイリスタのチャージアップを防
ぎターン・オン動作を抑制する効果が有る。しかし再結
合層自体が活性層と同じ層構造であることから、ターン
・オン動作が抑制される代償として再結合層で消費され
る無効電流が発生する問題があり、より一層の高温動作
・高出力動作に耐えられない。再結合層を導入する事な
くターン・オン動作を抑制するためには、ｐ−ブロック
層を厚膜、高濃度ドーピングすればよいが、この場合ｐ
ブロック層とホールの注入源であるｐクラッド層との接
触面積が大きくなったり、接触抵抗が小さくなることか
ら漏れ電流の増加を引き起こしてしまうことになり、漏
れ電流とターン・オン動作の両方を抑制することは困難
であった。
【０００６】従来例を簡単に説明する。特開昭６２−１
０２５８３号公報は、埋め込み構造の半導体レーザでＩ
ｎＧａＡｓＰ活性層の周囲をＩｎＰ層で埋め込んだもの
である。これは熱分解しにくい多元混晶からなるバッフ
ァ層を設けこの上に電流ブロック層を積層して耐圧を向
上させた。
０２５８３号公報は、埋め込み構造の半導体レーザでＩ
ｎＧａＡｓＰ活性層の周囲をＩｎＰ層で埋め込んだもの
である。これは熱分解しにくい多元混晶からなるバッフ
ァ層を設けこの上に電流ブロック層を積層して耐圧を向
上させた。
【０００７】特開平３−２０３２８２号公報は、光通信
用メサストライプ型半導体レーザダイオードに関する。
これは、低電流で動作し、発振モードを単一に制御で
き、発振しきい値がひくく、通電劣化が少ないものであ
る。
用メサストライプ型半導体レーザダイオードに関する。
これは、低電流で動作し、発振モードを単一に制御で
き、発振しきい値がひくく、通電劣化が少ないものであ
る。
【０００８】特開平８−６４９０７号公報は、高速で変
調できる平面埋め込み型のレーザダイオードに関する。
之は、半導体基板と電流遮断層との接合面からの漏れ電
流と、サイリスタ構造による漏れ電流とを減少させるも
のである。
調できる平面埋め込み型のレーザダイオードに関する。
之は、半導体基板と電流遮断層との接合面からの漏れ電
流と、サイリスタ構造による漏れ電流とを減少させるも
のである。
【発明が解決しようとする課題】本発明の目的は、従来
のｐｎｐｎ電流ブロック構造がもつ問題点を解決する手
段を提供する事にある。即ちｐブロック層とホールの注
入源であるｐクラッド層との接触面積が大きくなった
り、接触抵抗が小さくなることがなく、厚膜・高濃度ド
ーピングされたｐブロック層を有する半導体レーザとそ
の製造方法を提供することにある。
のｐｎｐｎ電流ブロック構造がもつ問題点を解決する手
段を提供する事にある。即ちｐブロック層とホールの注
入源であるｐクラッド層との接触面積が大きくなった
り、接触抵抗が小さくなることがなく、厚膜・高濃度ド
ーピングされたｐブロック層を有する半導体レーザとそ
の製造方法を提供することにある。
【０００９】さらに、選択ＭＯＶＰＥ法によって作製す
る半導体光集積素子において、一部領域にのみ選択的に
高濃度ドーピングされた構造を実現する手段を提供する
事により、高光出力特性に優れた変調器集積型半導体レ
ーザを提供するものである。
る半導体光集積素子において、一部領域にのみ選択的に
高濃度ドーピングされた構造を実現する手段を提供する
事により、高光出力特性に優れた変調器集積型半導体レ
ーザを提供するものである。
【課題を解決するための手段】本発明は上記の目的を達
成するため、以下に記載された技術構成を採用するもの
である。
成するため、以下に記載された技術構成を採用するもの
である。
【００１０】本発明に係る光半導体装置における第１の
態様は、ｎ型半導体基板上に形成され、少なくともｎ型
半導体クラッド層、コア層、ｐ型半導体クラッド層、お
よびｐ型半導体埋め込み層によって構成される埋め込み
型半導体光導波路装置であって、コア層側面がｐ型半導
体層で埋め込まれており、前記ｐ型埋め込み半導体層の
うちｎ型半導体基板もしくはｎ型半導体クラッド層に接
する側のキャリア濃度が逆側のキャリア濃度よりも高い
ことを特徴とする光半導体装置に関する。
態様は、ｎ型半導体基板上に形成され、少なくともｎ型
半導体クラッド層、コア層、ｐ型半導体クラッド層、お
よびｐ型半導体埋め込み層によって構成される埋め込み
型半導体光導波路装置であって、コア層側面がｐ型半導
体層で埋め込まれており、前記ｐ型埋め込み半導体層の
うちｎ型半導体基板もしくはｎ型半導体クラッド層に接
する側のキャリア濃度が逆側のキャリア濃度よりも高い
ことを特徴とする光半導体装置に関する。
【００１１】本発明に係る光半導体装置における第２の
態様は、ｎ型半導体基板上に形成され、少なくとも電界
吸収型光変調器と分布帰還型半導体レーザから構成され
る変調器集積半導体レーザであって、少なくともｐ型半
導体層によって埋め込まれた構成となっており、ｎ型半
導体基板もしくはｎ型半導体クラッド層と接する上記ｐ
型半導体埋込み層のキャリア濃度を半導体レーザ領域で
Ｐ（ＬＤ）、電界吸収型光変調器領域でＰ（ＭＯＤ）と
したとき、Ｐ（ＬＤ）＞Ｐ（ＭＯＤ）であることを特徴
とする光半導体装置に関する。
態様は、ｎ型半導体基板上に形成され、少なくとも電界
吸収型光変調器と分布帰還型半導体レーザから構成され
る変調器集積半導体レーザであって、少なくともｐ型半
導体層によって埋め込まれた構成となっており、ｎ型半
導体基板もしくはｎ型半導体クラッド層と接する上記ｐ
型半導体埋込み層のキャリア濃度を半導体レーザ領域で
Ｐ（ＬＤ）、電界吸収型光変調器領域でＰ（ＭＯＤ）と
したとき、Ｐ（ＬＤ）＞Ｐ（ＭＯＤ）であることを特徴
とする光半導体装置に関する。
【００１２】本発明に係る光半導体装置における第３の
態様は、ｎ型半導体基板上の低濃度ｎ型半導体層上に形
成され、かつｐ型半導体層で埋め込まれた電界吸収型光
変調器集積半導体レーザであって、低濃度ｎ型半導体層
と接するｐ型半導体埋込み層のキャリア濃度を半導体レ
ーザ領域でＰ（ＬＤ）、電界吸収型光変調器領域でＰ
（ＭＯＤ）としたとき、Ｐ（ＬＤ）＞Ｐ（ＭＯＤ）であ
ることを特徴とする光半導体装置に関する。
態様は、ｎ型半導体基板上の低濃度ｎ型半導体層上に形
成され、かつｐ型半導体層で埋め込まれた電界吸収型光
変調器集積半導体レーザであって、低濃度ｎ型半導体層
と接するｐ型半導体埋込み層のキャリア濃度を半導体レ
ーザ領域でＰ（ＬＤ）、電界吸収型光変調器領域でＰ
（ＭＯＤ）としたとき、Ｐ（ＬＤ）＞Ｐ（ＭＯＤ）であ
ることを特徴とする光半導体装置に関する。
【００１３】本発明に係る光半導体装置の製造方法おけ
る第４の態様は、誘電体膜を選択成長マスクとして、活
性層が直接選択ＭＯＶＰＥ法によって形成される光半導
体装置において、ｎ‐ＩｎＰ（１００）基板上へＺｎＯ
膜を堆積させる工程、一対のＺｎＯストライプマスクを
［０１１］方向へ形成する工程、上記ＺｎＯ膜を成長阻
止マスクとして開口部へｎ−ＩｎＰ層、活性層およびｐ
−ＩｎＰ層からなる光導波路構造を選択成長する工程、
このとき結晶成長をおこなうために基板温度を高温化す
ることによりＺｎＯ膜からｎ−ＩｎＰ基板へＺｎが固相
拡散しｐ型反転領域が形成される工程、次にｐ−ＩｎＰ
層のメサトップにのみＳｉＯ２等の誘電体マスクを形成
した後、ｐ−ＩｎＰ層とｎ−ＩｎＰ層からなる電流ブロ
ック層の埋め込み選択成長を行う工程、ＳｉＯ２マスク
を除去し、少なくともｐ−ＩｎＰクラッド層を形成する
工程を具備することを特徴とする光半導体装置の製造方
法に関する。
る第４の態様は、誘電体膜を選択成長マスクとして、活
性層が直接選択ＭＯＶＰＥ法によって形成される光半導
体装置において、ｎ‐ＩｎＰ（１００）基板上へＺｎＯ
膜を堆積させる工程、一対のＺｎＯストライプマスクを
［０１１］方向へ形成する工程、上記ＺｎＯ膜を成長阻
止マスクとして開口部へｎ−ＩｎＰ層、活性層およびｐ
−ＩｎＰ層からなる光導波路構造を選択成長する工程、
このとき結晶成長をおこなうために基板温度を高温化す
ることによりＺｎＯ膜からｎ−ＩｎＰ基板へＺｎが固相
拡散しｐ型反転領域が形成される工程、次にｐ−ＩｎＰ
層のメサトップにのみＳｉＯ２等の誘電体マスクを形成
した後、ｐ−ＩｎＰ層とｎ−ＩｎＰ層からなる電流ブロ
ック層の埋め込み選択成長を行う工程、ＳｉＯ２マスク
を除去し、少なくともｐ−ＩｎＰクラッド層を形成する
工程を具備することを特徴とする光半導体装置の製造方
法に関する。
【００１４】本発明に係る電界吸収型変調器集積型レー
ザの製造方法における第５の態様は、低濃度ｎ−ＩｎＰ
バッファ層をｎ−ＩｎＰ基板全面に形成する工程、およ
びレーザ領域には一対のＺｎＯマスクを、変調器領域に
は一対のＳｉＯ２マスクもしくはＳｉＮｘあるいはＳｉ
ＯＮマスク等のＺｎを含まない誘電体マスクを［０１
１］方向にパターニングする工程と、上記マスクパター
ンを用いて開口部へ光導波路構造を選択成長させる工程
とを具備する電界吸収型変調器集積型レーザの製造方法
に関する。
ザの製造方法における第５の態様は、低濃度ｎ−ＩｎＰ
バッファ層をｎ−ＩｎＰ基板全面に形成する工程、およ
びレーザ領域には一対のＺｎＯマスクを、変調器領域に
は一対のＳｉＯ２マスクもしくはＳｉＮｘあるいはＳｉ
ＯＮマスク等のＺｎを含まない誘電体マスクを［０１
１］方向にパターニングする工程と、上記マスクパター
ンを用いて開口部へ光導波路構造を選択成長させる工程
とを具備する電界吸収型変調器集積型レーザの製造方法
に関する。
【００１５】本発明に係る電界吸収型変調器集積型レー
ザの製造方法における第６の態様は、低濃度ｎ−ＩｎＰ
バッファ層をｎ−ＩｎＰ基板全面に形成する工程、およ
びレーザ領域に一対のＺｎＯマスクを形成する工程と、
前記一対ＺｎＯマスクの外側および変調器領域に一対の
ＳｉＯ２マスクもしくはＳｉＮｘあるいはＳｉＯＮマス
ク等のＺｎを含まない誘電体マスクを［０１１］方向に
パターニングする工程と、上記マスクパターンを用いて
開口部へ光導波路構造を選択成長させる工程とを具備す
ることを特徴とする電界吸収型変調器集積型レーザの製
造方法に関する。
ザの製造方法における第６の態様は、低濃度ｎ−ＩｎＰ
バッファ層をｎ−ＩｎＰ基板全面に形成する工程、およ
びレーザ領域に一対のＺｎＯマスクを形成する工程と、
前記一対ＺｎＯマスクの外側および変調器領域に一対の
ＳｉＯ２マスクもしくはＳｉＮｘあるいはＳｉＯＮマス
ク等のＺｎを含まない誘電体マスクを［０１１］方向に
パターニングする工程と、上記マスクパターンを用いて
開口部へ光導波路構造を選択成長させる工程とを具備す
ることを特徴とする電界吸収型変調器集積型レーザの製
造方法に関する。
【発明の実施の形態】本発明の光半導体装置の製造方法
においては、従来のｐｎｐｎ電流ブロック構造がもつ問
題点を解決する手段を提供する事にある。即ちｐブロッ
ク層とホールの注入源であるｐクラッド層との接触面積
が大きくなったり、接触抵抗が小さくなることがなく、
厚膜・高濃度ドーピングされたｐブロック層を有する半
導体レーザとその製造方法を提供することに有ることで
ある。
においては、従来のｐｎｐｎ電流ブロック構造がもつ問
題点を解決する手段を提供する事にある。即ちｐブロッ
ク層とホールの注入源であるｐクラッド層との接触面積
が大きくなったり、接触抵抗が小さくなることがなく、
厚膜・高濃度ドーピングされたｐブロック層を有する半
導体レーザとその製造方法を提供することに有ることで
ある。
【００１６】さらに、選択ＭＯＶＰＥ法によって作製す
る半導体光集積素子において、一部領域にのみ選択的に
高濃度ドーピングされた構造を実現する手段を提供する
事により、高光出力特性に優れた変調器集積型半導体レ
ーザを提供する。
る半導体光集積素子において、一部領域にのみ選択的に
高濃度ドーピングされた構造を実現する手段を提供する
事により、高光出力特性に優れた変調器集積型半導体レ
ーザを提供する。
【実施例】以下に、本発明に係る光半導体装置の製造方
法の具体例を図面を参照しながら詳細に説明する。
法の具体例を図面を参照しながら詳細に説明する。
【００１７】図１、図２に本発明の第一の実施例を示
す。n-InP(100)基板１０１上へスパッタ法により酸化亜
鉛（ZnO）膜１０３を１５０ｎｍ堆積させる。その後フ
ォトレジスト工程によって、一対のＺｎＯストライプマ
スク１０３を［０１１］方向へ形成する。この時、スト
ライプ開口幅を１．５μｍ、マスク幅を１０μｍとした
（図１（ａ））。
す。n-InP(100)基板１０１上へスパッタ法により酸化亜
鉛（ZnO）膜１０３を１５０ｎｍ堆積させる。その後フ
ォトレジスト工程によって、一対のＺｎＯストライプマ
スク１０３を［０１１］方向へ形成する。この時、スト
ライプ開口幅を１．５μｍ、マスク幅を１０μｍとした
（図１（ａ））。
【００１８】このＺｎＯ膜１０３を成長阻止マスクとし
て、図１（ｂ）に示す開口部へ有機金属気相成長法（MO
VPE： Metal-organic vapor phase epitaxy）によりｎ
−ＩｎＰ層（層厚０．１５ミクロン、キャリア濃度１×
１０１８ｃｍ−３）１０６、歪InGaAsP／ＩｎＧａＡｓ
Ｐ多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ−Ｑｕａｎｔｕｍ
Ｗｅｌｌ）活性層（０．７%の圧縮歪を導入した６nm
厚のIn.８１８Ga.１８２As.６０６P.３９４井戸層／バ
ンドギャップ波長1.１３μm、８nm厚InGaAsPバリア、6
周期、フォトルミネッセンス波長1.２９５μm）１０
７、ｐ−ＩｎＰ層（層厚０．２０ミクロン、キャリア濃
度７×１０１７ｃｍ−３）１０８からなる光導波路構造
を選択成長する。このとき、結晶成長を行なうために基
板温度を高温化するためＺｎＯ膜からｎ−ＩｎＰ基板１
０１へＺｎが固相拡散しｐ型反転領域１０５が形成され
る。次にｐ−ＩｎＰ層１０８のメサトップにのみＳｉＯ
２マスク１０９を形成（図５ｃ）した後、p-InP層
（０．３μｍ厚、ｐ＝３×１０１７ｃｍ−３）１１０、
n-InP層（０．６μｍ厚、ｎ＝１×１０１８ｃｍ−３）
１１１からなる電流ブロック層の埋め込み選択成長を行
う（図１ｄ)。最後にSiO2マスク１０９を除去し、p-InP
クラッド層（１．６μｍ厚、ｐ＝１×１０１８ｃｍ−
３）１１２、p-InGaAsキャップ層（０．３μｍ厚、ｐ＝
８×１０１８ｃｍ−３）１１３をMOVPEにより成長す
る。ＳｉＯ２層間膜１１４、ｐ電極１１５、ｎ電極１１
６を形成し図２の様な半導体レーザとする。
て、図１（ｂ）に示す開口部へ有機金属気相成長法（MO
VPE： Metal-organic vapor phase epitaxy）によりｎ
−ＩｎＰ層（層厚０．１５ミクロン、キャリア濃度１×
１０１８ｃｍ−３）１０６、歪InGaAsP／ＩｎＧａＡｓ
Ｐ多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ−Ｑｕａｎｔｕｍ
Ｗｅｌｌ）活性層（０．７%の圧縮歪を導入した６nm
厚のIn.８１８Ga.１８２As.６０６P.３９４井戸層／バ
ンドギャップ波長1.１３μm、８nm厚InGaAsPバリア、6
周期、フォトルミネッセンス波長1.２９５μm）１０
７、ｐ−ＩｎＰ層（層厚０．２０ミクロン、キャリア濃
度７×１０１７ｃｍ−３）１０８からなる光導波路構造
を選択成長する。このとき、結晶成長を行なうために基
板温度を高温化するためＺｎＯ膜からｎ−ＩｎＰ基板１
０１へＺｎが固相拡散しｐ型反転領域１０５が形成され
る。次にｐ−ＩｎＰ層１０８のメサトップにのみＳｉＯ
２マスク１０９を形成（図５ｃ）した後、p-InP層
（０．３μｍ厚、ｐ＝３×１０１７ｃｍ−３）１１０、
n-InP層（０．６μｍ厚、ｎ＝１×１０１８ｃｍ−３）
１１１からなる電流ブロック層の埋め込み選択成長を行
う（図１ｄ)。最後にSiO2マスク１０９を除去し、p-InP
クラッド層（１．６μｍ厚、ｐ＝１×１０１８ｃｍ−
３）１１２、p-InGaAsキャップ層（０．３μｍ厚、ｐ＝
８×１０１８ｃｍ−３）１１３をMOVPEにより成長す
る。ＳｉＯ２層間膜１１４、ｐ電極１１５、ｎ電極１１
６を形成し図２の様な半導体レーザとする。
【００１９】はじめに、本実施例で低しきい値、高温高
効率動作特性にに優れる半導体レーザの製造方法を実現
できる理由について説明する。高性能な半導体レーザを
実現するためには高利得な活性層を持つ必要が前提であ
るが、これに加え、いかに無効電流が少ない電流狭窄構
造を実現できるかが重要である。無効電流（漏れ電流）
を抑制できる電流狭窄構造としてはｐｎｐｎサイリスタ
構造やＦｅ等をドーピングした高抵抗層によって活性層
脇を埋め込んだ埋め込み（ＢＨ：ｂｕｒｉｅｄhetero）
構造が代表的な例である。原理的には高抵抗ＢＨが最も
電流狭窄機能が高いとされているが、実際は高温、高バ
イアス時にホールの漏れが発生しやすく、ｐｎｐｎサイ
リスタＢＨの方が良好な特性を実現している。
効率動作特性にに優れる半導体レーザの製造方法を実現
できる理由について説明する。高性能な半導体レーザを
実現するためには高利得な活性層を持つ必要が前提であ
るが、これに加え、いかに無効電流が少ない電流狭窄構
造を実現できるかが重要である。無効電流（漏れ電流）
を抑制できる電流狭窄構造としてはｐｎｐｎサイリスタ
構造やＦｅ等をドーピングした高抵抗層によって活性層
脇を埋め込んだ埋め込み（ＢＨ：ｂｕｒｉｅｄhetero）
構造が代表的な例である。原理的には高抵抗ＢＨが最も
電流狭窄機能が高いとされているが、実際は高温、高バ
イアス時にホールの漏れが発生しやすく、ｐｎｐｎサイ
リスタＢＨの方が良好な特性を実現している。
【００２０】ｐｎｐｎサイリスタ構造も、ｐ−InPブロ
ック層１１０に流れ込む漏れ電流がサイリスタにおける
ゲート電流となり、漏れ電流があるレベルを越えるとタ
ーン・オン動作してしまうという問題を抱えている。タ
ーン・オン動作を抑制するためにはｐ−InPブロック層
１１０への漏れ電流（ゲート電流）を出来るだけ少なく
し、漏れ電流が生じたとしてもターン・オンレベルを高
くするためにｐ−InPブロック層１１０を厚膜、高濃度
化すればよい。しかしながらｐ−InPブロック層１１０
への漏れ電流を抑制するためにはｐ−InPブロック層１
１０を薄膜、低濃度化しなければならず、ターン・オン
レベルの向上と相反する構造となってしまう。
ック層１１０に流れ込む漏れ電流がサイリスタにおける
ゲート電流となり、漏れ電流があるレベルを越えるとタ
ーン・オン動作してしまうという問題を抱えている。タ
ーン・オン動作を抑制するためにはｐ−InPブロック層
１１０への漏れ電流（ゲート電流）を出来るだけ少なく
し、漏れ電流が生じたとしてもターン・オンレベルを高
くするためにｐ−InPブロック層１１０を厚膜、高濃度
化すればよい。しかしながらｐ−InPブロック層１１０
への漏れ電流を抑制するためにはｐ−InPブロック層１
１０を薄膜、低濃度化しなければならず、ターン・オン
レベルの向上と相反する構造となってしまう。
【００２１】本実施例ではこの問題を解決する手段を与
える。ｐ−InPブロック層１１０を厚膜、高濃度化しな
がら、ｐ−InPブロック層１１０への漏れ電流を抑制す
る手段として、高濃度なｐ−ＩｎＰ層を活性層よりも下
側（基板側）へ形成し、高濃度な層が、ホールの供給源
であるｐ−InPクラッド層１１２と接しない構造とする
ことである。
える。ｐ−InPブロック層１１０を厚膜、高濃度化しな
がら、ｐ−InPブロック層１１０への漏れ電流を抑制す
る手段として、高濃度なｐ−ＩｎＰ層を活性層よりも下
側（基板側）へ形成し、高濃度な層が、ホールの供給源
であるｐ−InPクラッド層１１２と接しない構造とする
ことである。
【００２２】具体的には、活性層の形成に狭幅選択ＭＯ
ＶＰＥ法を用い、この時の選択成長マスクとしてＺｎＯ
膜を用いる事により、高濃度なｐ型層を活性層よりも下
方（ｎ型基板側）へ活性層の選択成長と同時に自動的に
形成する。これによって、ｐ−InPクラッド層１１２と
ｐ−InPブロック層１１０との接触距離（リークパス
幅）を広げる事なくｐ−InPブロック層１１０を厚膜化
する事も同時に実現できる。これは、ｐ−InPブロック
層１１０への漏れ電流を抑制する構造と、ｐｎｐｎサイ
リスタのターン・オンレベルを向上できる構造が同時に
実現できることを意味する。
ＶＰＥ法を用い、この時の選択成長マスクとしてＺｎＯ
膜を用いる事により、高濃度なｐ型層を活性層よりも下
方（ｎ型基板側）へ活性層の選択成長と同時に自動的に
形成する。これによって、ｐ−InPクラッド層１１２と
ｐ−InPブロック層１１０との接触距離（リークパス
幅）を広げる事なくｐ−InPブロック層１１０を厚膜化
する事も同時に実現できる。これは、ｐ−InPブロック
層１１０への漏れ電流を抑制する構造と、ｐｎｐｎサイ
リスタのターン・オンレベルを向上できる構造が同時に
実現できることを意味する。
【００２３】作製した半導体レーザを両端面へき開状態
で共振器長を変化させ注入電流−光出力特性を評価し
た。その結果、室温２５℃における内部微分量子効率は
９９．９％以上、内部損失は８ｃｍ−１、また高温８５
℃においても内部微分量子効率、内部損失は各々９７％
と１０ｃｍ−１であり、極めて良く漏れ電流が抑制され
ている事が確認された。次に、共振器長３００μmに切
り出し、前端面に３０％反射膜、後端面に90%の高反射
膜コーティングを施し、AlNヒートシンクに融着した後
レーザ特性の測定を行った。
で共振器長を変化させ注入電流−光出力特性を評価し
た。その結果、室温２５℃における内部微分量子効率は
９９．９％以上、内部損失は８ｃｍ−１、また高温８５
℃においても内部微分量子効率、内部損失は各々９７％
と１０ｃｍ−１であり、極めて良く漏れ電流が抑制され
ている事が確認された。次に、共振器長３００μmに切
り出し、前端面に３０％反射膜、後端面に90%の高反射
膜コーティングを施し、AlNヒートシンクに融着した後
レーザ特性の測定を行った。
【００２４】25℃、85℃におけるしきい値電流は各々
３．２mA、１０．５mA、同温度でのスロープ効率は各々
0.５５W/A、0.４５W/Aと高温の85℃においても、低しき
い値、高効率動作が確認された。また85℃における最大
光出力は１１５ｍWでり、測定を行なった１．５Ａまで
の電流注入条件ではブロック層のターン・オン動作は観
測されなかった。
３．２mA、１０．５mA、同温度でのスロープ効率は各々
0.５５W/A、0.４５W/Aと高温の85℃においても、低しき
い値、高効率動作が確認された。また85℃における最大
光出力は１１５ｍWでり、測定を行なった１．５Ａまで
の電流注入条件ではブロック層のターン・オン動作は観
測されなかった。
【００２５】上記説明のように、本発明の実施例によれ
ば、漏れ電流の抑制効果と、ターン・オン動作を抑制で
きるＢＨ構造を同時に実現できるため、広い温度範囲で
低しきい値、高効率動作が可能となる。
ば、漏れ電流の抑制効果と、ターン・オン動作を抑制で
きるＢＨ構造を同時に実現できるため、広い温度範囲で
低しきい値、高効率動作が可能となる。
【００２６】次に本発明の他の実施例について説明す
る。
る。
【００２７】図３から図１０に他の実施例を示す。図３
には、選択成長に用いるマスクとして第１の実施例で用
いたＺｎＯマスクを覆う形でＳｉＯ２マスク１０４がパ
ターニングされた例である。この第2の実施例の利点はM
OVPE選択成長に影響のある膜はＳｉＯ２膜１０４となる
ので、従来一般的に用いられてきた成長条件をそのまま
用いる事が出来ることである。ｎ−ＩｎＰ層１０６、Ｍ
ＱＷ活性層１０７、ｐ−ＩｎＰ層１０８の選択成長以降
は第１の実施例と全く同じ工程を経て、図２に示す半導
体レーザ構造が実現される。また、ＺｎＯマスクを覆う
マスクはＳｉＯ ２に限るものではなく、ＳｉＮｘ、Ｓｉ
ＯＮ等のＺｎを含有しない誘電体であれば何でも良い。
には、選択成長に用いるマスクとして第１の実施例で用
いたＺｎＯマスクを覆う形でＳｉＯ２マスク１０４がパ
ターニングされた例である。この第2の実施例の利点はM
OVPE選択成長に影響のある膜はＳｉＯ２膜１０４となる
ので、従来一般的に用いられてきた成長条件をそのまま
用いる事が出来ることである。ｎ−ＩｎＰ層１０６、Ｍ
ＱＷ活性層１０７、ｐ−ＩｎＰ層１０８の選択成長以降
は第１の実施例と全く同じ工程を経て、図２に示す半導
体レーザ構造が実現される。また、ＺｎＯマスクを覆う
マスクはＳｉＯ ２に限るものではなく、ＳｉＮｘ、Ｓｉ
ＯＮ等のＺｎを含有しない誘電体であれば何でも良い。
【００２８】次に、電界吸収型（EA：Electro-absorpti
on）変調器集積DFBレーザへ適用した実施例を示す。は
じめに、素子容量低減のための低濃度ｎ−ＩｎＰバッフ
ァ層（０．３μｍ厚、ｎ＝１×１０１７ｃｍ−３）２０
２を（１００）ｎ−ＩｎＰ基板全面に形成し、図示して
いないが、レーザ領域にのみ周期２４０ｎｍの回折格子
をＨｅ−Ｃｄレーザを用いた二光束干渉露光法とウエッ
トエッチングにより形成する。その後図４に示すよう
に、レーザ領域には一対のＺｎＯマスク２０３、変調器
領域には一対のＳｉＯ２マスク２０４を［０１１］方向
にパターニングする。ＺｎＯマスク２０３はマスク幅１
５μｍ、開口幅を１．５μｍで形成し、ＳｉＯ２マスク
２０４はマスク幅５μｍ、開口幅１．５μｍで形成し
た。なお、レーザ領域長は４００μｍ、変調器領域長は
１７５μｍとした。この様なマスクパターンを用いて、
開口部へＭＯＶＰＥ法により光導波路構造を選択成長す
る。レーザ領域と変調器領域とでマスク幅が異なること
により、選択成長される光導波路構造のバンドギャップ
波長を変化させることができる。
on）変調器集積DFBレーザへ適用した実施例を示す。は
じめに、素子容量低減のための低濃度ｎ−ＩｎＰバッフ
ァ層（０．３μｍ厚、ｎ＝１×１０１７ｃｍ−３）２０
２を（１００）ｎ−ＩｎＰ基板全面に形成し、図示して
いないが、レーザ領域にのみ周期２４０ｎｍの回折格子
をＨｅ−Ｃｄレーザを用いた二光束干渉露光法とウエッ
トエッチングにより形成する。その後図４に示すよう
に、レーザ領域には一対のＺｎＯマスク２０３、変調器
領域には一対のＳｉＯ２マスク２０４を［０１１］方向
にパターニングする。ＺｎＯマスク２０３はマスク幅１
５μｍ、開口幅を１．５μｍで形成し、ＳｉＯ２マスク
２０４はマスク幅５μｍ、開口幅１．５μｍで形成し
た。なお、レーザ領域長は４００μｍ、変調器領域長は
１７５μｍとした。この様なマスクパターンを用いて、
開口部へＭＯＶＰＥ法により光導波路構造を選択成長す
る。レーザ領域と変調器領域とでマスク幅が異なること
により、選択成長される光導波路構造のバンドギャップ
波長を変化させることができる。
【００２９】図５に示すが、実際に形成されたレーザ領
域での光導波路構造は、成長した順にｎ−ＩｎＧａＡｓ
Ｐガイド層（層厚０．１ミクロン、キャリア濃度１×１
０１８ｃｍ−３）２０６、歪ＭＱＷ活性層（０．６５%
の圧縮歪が導入された８．５nm厚のIn.６９３Ga.３０７
As.８５６P.１４４井戸層／８．５nm厚In．７６０Ga．
２４０As．５１１P．４８９バリア、８周期、フォトル
ミネッセンス波長1.５４５μm）２０７、ｐ−ＩｎＰク
ラッド層（層厚０．１５ミクロン、キャリア濃度７×１
０１７ｃｍ−３）２０８、変調器領域での光導波路構造
は、成長された順にｎ−ＩｎＧａＡｓＰガイド層（層厚
０．０７ミクロン、キャリア濃度１×１０１８ｃｍ−
３）２０６ｂ、歪ＭＱＷ活性層（０．４５%の圧縮歪を
導入した６nm厚のIn.６６４Ga.３３６As.８５６P.１４
４井戸層／６nm厚In．７３８Ga．２６２As．５１１P．
４８９バリア、８周期、フォトルミネッセンス波長1.４
７５μm）２０７ｂ、ｐ−ＩｎＰクラッド層（層厚０．
１１ミクロン、キャリア濃度７×１０１７ｃｍ−３）２
０８ｂとなっている。
域での光導波路構造は、成長した順にｎ−ＩｎＧａＡｓ
Ｐガイド層（層厚０．１ミクロン、キャリア濃度１×１
０１８ｃｍ−３）２０６、歪ＭＱＷ活性層（０．６５%
の圧縮歪が導入された８．５nm厚のIn.６９３Ga.３０７
As.８５６P.１４４井戸層／８．５nm厚In．７６０Ga．
２４０As．５１１P．４８９バリア、８周期、フォトル
ミネッセンス波長1.５４５μm）２０７、ｐ−ＩｎＰク
ラッド層（層厚０．１５ミクロン、キャリア濃度７×１
０１７ｃｍ−３）２０８、変調器領域での光導波路構造
は、成長された順にｎ−ＩｎＧａＡｓＰガイド層（層厚
０．０７ミクロン、キャリア濃度１×１０１８ｃｍ−
３）２０６ｂ、歪ＭＱＷ活性層（０．４５%の圧縮歪を
導入した６nm厚のIn.６６４Ga.３３６As.８５６P.１４
４井戸層／６nm厚In．７３８Ga．２６２As．５１１P．
４８９バリア、８周期、フォトルミネッセンス波長1.４
７５μm）２０７ｂ、ｐ−ＩｎＰクラッド層（層厚０．
１１ミクロン、キャリア濃度７×１０１７ｃｍ−３）２
０８ｂとなっている。
【００３０】この光導波路構造に対し、図６に示す様に
ＺｎＯマスク２０３とＳｉＯ２マスク２０４の一部を除
去した後、ｐ−ＩｎＰクラッド層（１．６μｍ厚、ｐ＝
１×１０１８ｃｍ−３）２１２、ｐ−ＩｎＧａＡｓキャ
ップ層（０．３μｍ厚、ｐ＝６×１０１８ｃｍ−３）２
１３の選択成長を行なう。最後に、変調器部とレーザ部
の間の変調器側２５μｍの領域のｐ−ＩｎＧａＡｓキャ
ップを除去して素子分離を図り、電極形成プロセスを経
て図７のようなＥＡ変調器集積ＤＦＢレーザとした。
ＺｎＯマスク２０３とＳｉＯ２マスク２０４の一部を除
去した後、ｐ−ＩｎＰクラッド層（１．６μｍ厚、ｐ＝
１×１０１８ｃｍ−３）２１２、ｐ−ＩｎＧａＡｓキャ
ップ層（０．３μｍ厚、ｐ＝６×１０１８ｃｍ−３）２
１３の選択成長を行なう。最後に、変調器部とレーザ部
の間の変調器側２５μｍの領域のｐ−ＩｎＧａＡｓキャ
ップを除去して素子分離を図り、電極形成プロセスを経
て図７のようなＥＡ変調器集積ＤＦＢレーザとした。
【００３１】レーザ側端面に９０％の高反射膜、変調器
端面に０．１％の無反射膜コーティングを施し、ＡｌＮ
ヒートシンクに組み立てて評価したところ、レーザ発振
しきい値３．５ｍＡ、スロープ効率０．３１Ｗ／Ａ、注
入電流６０ｍＡ時の光出力が１７ｍＷ（±３ｍW）、１
００ｍＡ注入時の光出力が２７ｍＷ（±５ｍW）と低し
きい値、高効率、高出力動作動作を確認した。またＥＡ
変調器に２Ｖの逆バイアスを印可した時の消光比は２１
ｄＢ、素子帯域は１３．５ＧＨｚであった。この素子を
用いて１．３ミクロン零分散ファイバの８００ｋｍ伝送
を２．５Ｇｂ／ｓ変調で行なったところ、パワーぺナル
ティー０．８ｄＢという低ペナルティーで伝送できた。
また、６０ｋｍ伝送を１０Ｇｂ／ｓ変調で行なったとこ
ろパワーペナルティー０．９ｄＢで伝送できた。
端面に０．１％の無反射膜コーティングを施し、ＡｌＮ
ヒートシンクに組み立てて評価したところ、レーザ発振
しきい値３．５ｍＡ、スロープ効率０．３１Ｗ／Ａ、注
入電流６０ｍＡ時の光出力が１７ｍＷ（±３ｍW）、１
００ｍＡ注入時の光出力が２７ｍＷ（±５ｍW）と低し
きい値、高効率、高出力動作動作を確認した。またＥＡ
変調器に２Ｖの逆バイアスを印可した時の消光比は２１
ｄＢ、素子帯域は１３．５ＧＨｚであった。この素子を
用いて１．３ミクロン零分散ファイバの８００ｋｍ伝送
を２．５Ｇｂ／ｓ変調で行なったところ、パワーぺナル
ティー０．８ｄＢという低ペナルティーで伝送できた。
また、６０ｋｍ伝送を１０Ｇｂ／ｓ変調で行なったとこ
ろパワーペナルティー０．９ｄＢで伝送できた。
【００３２】この第３の実施例にＺｎＯマスクを用いる
事の利点は以下の通りである。ＥＡ変調器集積ＤＦＢレ
ーザは変調器を高速変調するため、素子容量の低減を図
り素子帯域を変調速度以上に上げる必要がある。そのた
め従来はｐｎ接合容量を低減するために低濃度のｐｎ接
合が採用されていた。しかしながら、ｐｎ接合面が低濃
度で形成されている場合、ビルトインポテンシャル障壁
が小さくなってしまうため、順方向にバイアスをして動
作させるレーザ領域では電流狭窄機能が著しく低下して
しまい、高出力動作が出来ない。そこで、レーザ領域に
のみＺｎＯ膜を選択成長マスクに採用することで、レー
ザ領域のみ低濃度ｎ−ＩｎＰバッファ層２０２をｐ型反
転させる事ができ、高濃度のｐｎ接合が実現できる。そ
の結果、ビルトインポテンシャル障壁を大きく出来るた
め高バイアス域まで漏れ電流を抑制出来るようになる。
事の利点は以下の通りである。ＥＡ変調器集積ＤＦＢレ
ーザは変調器を高速変調するため、素子容量の低減を図
り素子帯域を変調速度以上に上げる必要がある。そのた
め従来はｐｎ接合容量を低減するために低濃度のｐｎ接
合が採用されていた。しかしながら、ｐｎ接合面が低濃
度で形成されている場合、ビルトインポテンシャル障壁
が小さくなってしまうため、順方向にバイアスをして動
作させるレーザ領域では電流狭窄機能が著しく低下して
しまい、高出力動作が出来ない。そこで、レーザ領域に
のみＺｎＯ膜を選択成長マスクに採用することで、レー
ザ領域のみ低濃度ｎ−ＩｎＰバッファ層２０２をｐ型反
転させる事ができ、高濃度のｐｎ接合が実現できる。そ
の結果、ビルトインポテンシャル障壁を大きく出来るた
め高バイアス域まで漏れ電流を抑制出来るようになる。
【００３３】第３の実施例ではレーザ領域全体をＺｎＯ
膜２０３で選択成長マスクを形成したが、この場合、図
６のＡ−Ａ’断面図でわかるように、次のｐ−ＩｎＰク
ラッド２１２、ｐ−ＩｎＧａＡｓキャップ２１３の選択
成長時にもＺｎＯマスク２０３からのＺｎ拡散が進行し
てしまうため、ばらつきを発生させる要因となる。そこ
で、第４の実施例として、図８に示すようなマスクパタ
ーンを用いたＥＡ変調器集積ＤＦＢレーザを作製した。
はじめに、素子容量低減のための低濃度ｎ−ＩｎＰバッ
ファ層（０．３μｍ厚、ｎ＝１×１０１７ｃｍ−３）２
０２を（１００）ｎ−ＩｎＰ基板全面に形成し、図示し
ていないが、レーザ領域にのみ周期２４０ｎｍの回折格
子をＨｅ−Ｃｄレーザを用いた２光束干渉露光法とウエ
ットエッチングにより形成する。その後図８に示すよう
に、レーザ領域には一対のＺｎＯマスク２０３とＳｉＯ
２マスク２０４からなるマスク、変調器領域には一対の
ＳｉＯ２マスク２０４を［０１１］方向にパターニング
する。
膜２０３で選択成長マスクを形成したが、この場合、図
６のＡ−Ａ’断面図でわかるように、次のｐ−ＩｎＰク
ラッド２１２、ｐ−ＩｎＧａＡｓキャップ２１３の選択
成長時にもＺｎＯマスク２０３からのＺｎ拡散が進行し
てしまうため、ばらつきを発生させる要因となる。そこ
で、第４の実施例として、図８に示すようなマスクパタ
ーンを用いたＥＡ変調器集積ＤＦＢレーザを作製した。
はじめに、素子容量低減のための低濃度ｎ−ＩｎＰバッ
ファ層（０．３μｍ厚、ｎ＝１×１０１７ｃｍ−３）２
０２を（１００）ｎ−ＩｎＰ基板全面に形成し、図示し
ていないが、レーザ領域にのみ周期２４０ｎｍの回折格
子をＨｅ−Ｃｄレーザを用いた２光束干渉露光法とウエ
ットエッチングにより形成する。その後図８に示すよう
に、レーザ領域には一対のＺｎＯマスク２０３とＳｉＯ
２マスク２０４からなるマスク、変調器領域には一対の
ＳｉＯ２マスク２０４を［０１１］方向にパターニング
する。
【００３４】レーザ側のＺｎＯマスク２０３とＳｉＯ２
マスク２０４を合わせたマスク幅を１５μｍ、開口幅を
１．５μｍで形成し、変調器側のＳｉＯ２マスク２０４
はマスク幅５μｍ、開口幅１．５μｍで形成した。な
お、レーザ領域長は４００μｍ、変調器領域長は１７５
μｍとした。レーザ側のＺｎＯマスク２０３の幅は、図
１０で示すｐ−ＩｎＰクラッド、ｐ−ＩｎＧａＡｓキャ
ップ層の選択成長前に部分的に幅広げを行なう幅と同じ
とした。この様な選択成長マスクを用いて、第３の実施
例で示したものと同じ構造の導波路構造２０６、２０
７、２０８の選択成長を行ない（図９）、さらにＺｎＯ
マスク２０３および、変調器領域のＳｉＯ２マスク２０
４の一部を除去して図１０に示すｐ−ＩｎＰクラッド層
２１２、ｐ−ＩｎＧａＡｓキャップ層２１３を成長す
る。
マスク２０４を合わせたマスク幅を１５μｍ、開口幅を
１．５μｍで形成し、変調器側のＳｉＯ２マスク２０４
はマスク幅５μｍ、開口幅１．５μｍで形成した。な
お、レーザ領域長は４００μｍ、変調器領域長は１７５
μｍとした。レーザ側のＺｎＯマスク２０３の幅は、図
１０で示すｐ−ＩｎＰクラッド、ｐ−ＩｎＧａＡｓキャ
ップ層の選択成長前に部分的に幅広げを行なう幅と同じ
とした。この様な選択成長マスクを用いて、第３の実施
例で示したものと同じ構造の導波路構造２０６、２０
７、２０８の選択成長を行ない（図９）、さらにＺｎＯ
マスク２０３および、変調器領域のＳｉＯ２マスク２０
４の一部を除去して図１０に示すｐ−ＩｎＰクラッド層
２１２、ｐ−ＩｎＧａＡｓキャップ層２１３を成長す
る。
【００３５】最後に、変調器部とレーザ部の間の変調器
側２５μｍの領域のｐ−ＩｎＧａＡｓキャップを除去し
て素子分離を図り、電極形成プロセスを経て図７のよう
なＥＡ変調器集積ＤＦＢレーザとした。レーザ側端面に
９０％の高反射膜、変調器端面に０．１％の無反射膜コ
ーティングを施し、ＡｌＮヒートシンクに組み立てて評
価したところ、レーザ発振しきい値３．５ｍＡ、スロー
プ効率０．３１Ｗ／Ａ、注入電流６０ｍＡ時の光出力が
１７ｍＷ（±０．８ｍW）、１００ｍＡ注入時の光出力
が２７ｍＷ（±１．３ｍW）と低しきい値、高効率、高
出力動作動作が高均一に実現されていることを確認し
た。またＥＡ変調器に２Ｖの逆バイアスを印可した時の
消光比は２１ｄＢ、素子帯域は１３．５ＧＨｚであっ
た。この素子を用いて１．３ミクロン零分散ファイバの
８００ｋｍ伝送を２．５Ｇｂ／ｓ変調で行なったとこ
ろ、パワーぺナルティー０．８ｄＢという低ペナルティ
ーで伝送できた。また、６０ｋｍ伝送を１０Ｇｂ／ｓ変
調で行なったところパワーペナルティー０．９ｄＢで伝
送できた。
側２５μｍの領域のｐ−ＩｎＧａＡｓキャップを除去し
て素子分離を図り、電極形成プロセスを経て図７のよう
なＥＡ変調器集積ＤＦＢレーザとした。レーザ側端面に
９０％の高反射膜、変調器端面に０．１％の無反射膜コ
ーティングを施し、ＡｌＮヒートシンクに組み立てて評
価したところ、レーザ発振しきい値３．５ｍＡ、スロー
プ効率０．３１Ｗ／Ａ、注入電流６０ｍＡ時の光出力が
１７ｍＷ（±０．８ｍW）、１００ｍＡ注入時の光出力
が２７ｍＷ（±１．３ｍW）と低しきい値、高効率、高
出力動作動作が高均一に実現されていることを確認し
た。またＥＡ変調器に２Ｖの逆バイアスを印可した時の
消光比は２１ｄＢ、素子帯域は１３．５ＧＨｚであっ
た。この素子を用いて１．３ミクロン零分散ファイバの
８００ｋｍ伝送を２．５Ｇｂ／ｓ変調で行なったとこ
ろ、パワーぺナルティー０．８ｄＢという低ペナルティ
ーで伝送できた。また、６０ｋｍ伝送を１０Ｇｂ／ｓ変
調で行なったところパワーペナルティー０．９ｄＢで伝
送できた。
【００３６】以上の実施例では、光導波路を形成する手
法としてMOVPE法による選択成長についてのみ説明した
が、これに限るものではなく、液相成長法（LPE：ｌｉ
ｑｕｉｄ phase epitaxy）、分子線エピタキシャル成長
法（ＭＢＥ：molecular beamepitaxy）等他の成長法で
あっても良いことは言うまでもない。
法としてMOVPE法による選択成長についてのみ説明した
が、これに限るものではなく、液相成長法（LPE：ｌｉ
ｑｕｉｄ phase epitaxy）、分子線エピタキシャル成長
法（ＭＢＥ：molecular beamepitaxy）等他の成長法で
あっても良いことは言うまでもない。
【発明の効果】本発明に係る光半導体装置の製造方法
は、上述のように構成され、誘電体膜を選択成長マスク
として、活性層が直接選択ＭＯＶＰＥ法によって形成さ
れ、誘電体マスクあるいは選択成長マスクの一部にＺｎ
Ｏを用いるものである。また、実施例に説明したよう
に、漏れ電流の抑制効果があり、ターン・オン動作を抑
制するＢＨ構造を同時に実現できるので、広い温度範囲
で低しきい値と高効率動作が可能となる。
は、上述のように構成され、誘電体膜を選択成長マスク
として、活性層が直接選択ＭＯＶＰＥ法によって形成さ
れ、誘電体マスクあるいは選択成長マスクの一部にＺｎ
Ｏを用いるものである。また、実施例に説明したよう
に、漏れ電流の抑制効果があり、ターン・オン動作を抑
制するＢＨ構造を同時に実現できるので、広い温度範囲
で低しきい値と高効率動作が可能となる。
【図１】図１（ａ）−（ｅ）は、本発明の光半導体装置
の断面図で有る。
の断面図で有る。
【図２】図２は図１の代表的な斜視図である。
【図３】図３（ａ）−（ｅ）は、第１実施例で用いたよ
うにＺｎＯマスクを覆う形でＳｉＯ２マスクがパターニ
ングされた第２実施例の断面図である。
うにＺｎＯマスクを覆う形でＳｉＯ２マスクがパターニ
ングされた第２実施例の断面図である。
【図４】図４は基板上の変調器領域とレーザ領域の説明
図である。
図である。
【図５】図５は図４のＡ−Ａ断面とＢ−Ｂ断面の説明図
である。
である。
【図６】図６はクラッド層とキヤップ層の選択成長の説
明図である。
明図である。
【図７】図７はＥＡ変調器集積ＤＦＢレーザの説明図で
ある。
ある。
【図８】図８はマスクパターンをもちいたＥＡ変調器集
積ＤＦＢレーザの説明図である。
積ＤＦＢレーザの説明図である。
【図９】図９は、図８のＡ−Ａ断面とＢ−Ｂ断面の説明
図である。
図である。
【図１０】図１０はクラッド層２１２とキャップ層２１
３の成長後ＤＦＢレーザ作成の説明図である。
３の成長後ＤＦＢレーザ作成の説明図である。
１０１ ｎ−ＩｎＰ（１００）基板 １０３ ＺｎＯ膜 １０４ ＳｉＯ２マスク １０６ ｎ−ＩｎＰ層 １０７ ＭＱＷ活性層 １０８ ｐ−ＩｎＰ層 １０９ ＳｉＯ２マスク １１０ ｐ−ＩｎＰブロック層 １１１ ｎ−ＩｎＰ層 １１２ ｐ−ＩｎＰクラッド層 １１３ ｐ−ＩｎＧａＡｓキャップ層 １１４ ＳｉＯ２層間膜 １１５ ｐ電極 １１６ ｎ電極 ２０２ ｎ−ＩｎＰバッファ層	 ２０３ ＺｎＯマスク ２０４ ＳｉＯ２マスク ２０５ Ｚｎ拡散領域 ２０６ ｎ−ＩｎＧａＡｓＰガイド層 ２０７ ＭＱＷ活性層 ２０８ ｐ−ＩｎＰクラッド層 ２０６ｂ ｎ−ＩｎＧａＡｓＰガイド層 ２０７ｂ ＭＱＷ吸収層 ２０８ｂ ｐ−ＩｎＰクラッド層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F045 AA04 AA19 AB17 AB18 AB31 AB32 AB33 AB34 AF04 AF13 AF20 CA12 DA53 DA55 DA62 DB05 5F073 AA21 AA64 AA74 AB12 BA02 CA12 CB02 DA05 DA35 EA23 EA24
Claims (13)
- 【請求項１】ｎ型半導体基板上に形成され、少なくとも
ｎ型半導体クラッド層、コア層、ｐ型半導体クラッド
層、およびｐ型半導体埋め込み層によって構成される埋
め込み型半導体光導波路装置であって、コア層側面がｐ
型半導体層で埋め込まれており、前記ｐ型埋め込み半導
体層のうちｎ型半導体基板もしくはｎ型半導体クラッド
層に接する側のキャリア濃度が逆側のキャリア濃度より
も高いことを特徴とする光半導体装置。 - 【請求項２】ｎ型半導体基板上に形成される埋め込み型
光導波路装置であって、コア層側面がｐ型半導体層で埋
め込まれており、前記ｎ型半導体基板もしくはｎ型半導
体クラッド層のうちｐ型半導体埋め込み層に接する領域
がｐ型に反転していることを特徴とする請求項１記載の
光半導体装置。 - 【請求項３】ｎ型半導体基板上に形成され、少なくとも
電界吸収型光変調器と分布帰還型半導体レーザから構成
される変調器集積半導体レーザであって、少なくともｐ
型半導体層によって埋め込まれた構成となっており、ｎ
型半導体基板もしくはｎ型半導体クラッド層と接する上
記ｐ型半導体埋込み層のキャリア濃度を半導体レーザ領
域でＰ（ＬＤ）、電界吸収型光変調器領域でＰ（ＭＯ
Ｄ）としたとき、Ｐ（ＬＤ）＞Ｐ（ＭＯＤ）であること
を特徴とする光半導体装置。 - 【請求項４】ｎ型半導体基板上に形成され、少なくとも
電界吸収型光変調器と分布反射型半導体レーザから構成
される変調器集積半導体レーザであって少なくともｐ型
半導体層によって埋め込まれた構成となっており、ｎ型
半導体基板もしくはｎ型半導体クラッド層と接する上記
ｐ型半導体埋込み層のキャリア濃度を半導体レーザ領域
でＰ（ＬＤ）、電界吸収型光変調器領域でＰ（ＭＯＤ）
としたとき、Ｐ（ＬＤ）＞Ｐ（ＭＯＤ）であることを特
徴とする請求項３記載の光半導体装置。 - 【請求項５】ｎ型半導体基板上に形成され、かつｐ型半
導体層で埋め込まれた電界吸収型光変調器集積半導体レ
ーザであって、p型半導体埋め込み層と接するｎ型半導
体基板もしくはｎ型半導体クラッド層のうち、半導体レ
ーザ領域のみがｐ型反転していることを特徴とする請求
項３記載の光半導体装置。 - 【請求項６】ｎ型半導体基板上の低濃度ｎ型半導体層上
に形成され、かつｐ型半導体層で埋め込まれた電界吸収
型光変調器集積半導体レーザであって、低濃度ｎ型半導
体層と接するｐ型半導体埋込み層のキャリア濃度を半導
体レーザ領域でP（LD）、電界吸収型光変調器領域でP(M
OD)としたとき、P(LD)＞P(MOD)であることを特徴とする
光半導体装置。 - 【請求項７】ｎ型半導体基板上の低濃度ｎ型半導体層上
に形成され、かつｐ型半導体層で埋め込まれた電界吸収
型光変調器集積半導体レーザであって、p型半導体埋め
込み層と接する低濃度ｎ型半導体層のうち、半導体レー
ザ領域のみがｐ型反転していることを特徴とする請求項
６記載の光半導体装置。 - 【請求項８】誘電体膜を選択成長マスクとして、活性層
が直接選択ＭＯＶＰＥ法によって形成される光半導体装
置において、ｎ‐ＩｎＰ（１００）基板上へＺｎＯ膜を
堆積させる工程、一対のＺｎＯストライプマスクを［０
１１］方向へ形成する工程、上記ＺｎＯ膜を成長阻止マ
スクとして開口部へｎ−ＩｎＰ層、活性層およびｐ−Ｉ
ｎＰ層からなる光導波路構造を選択成長する工程、この
とき結晶成長をおこなうために基板温度を高温化するこ
とによりＺｎＯ膜からｎ−ＩｎＰ基板へＺｎが固相拡散
しｐ型反転領域が形成される工程、次にｐ−ＩｎＰ層の
メサトップにのみＳｉＯ２等の誘電体マスクを形成した
後、ｐ−ＩｎＰ層とｎ−ＩｎＰ層からなる電流ブロック
層の埋め込み選択成長を行う工程、ＳｉＯ２マスクを除
去し、少なくともｐ−ＩｎＰクラッド層を形成する工程
を具備することを特徴とする光半導体装置の製造方法。 - 【請求項９】一対のＺｎＯストライプマスクを覆う形で
ＳｉＯ２もしくはＳｉＮｘあるいはＳｉＯＮマスク等の
Ｚｎを含まない誘電体マスクがパターニングされる工程
をさらに具備する請求項８記載の光半導体装置の製造方
法。 - 【請求項１０】低濃度ｎ−ＩｎＰバッファ層をｎ−Ｉｎ
Ｐ基板全面に形成する工程、およびレーザ領域には一対
のＺｎＯマスクを、変調器領域には一対のＳｉＯ２マス
クもしくはＳｉＮｘあるいはＳｉＯＮマスク等のＺｎを
含まない誘電体マスクを［０１１］方向にパターニング
する工程と、上記マスクパターンを用いて開口部へ光導
波路構造を選択成長させる工程とを具備することを特徴
とする電界吸収型変調器集積型レーザの製造方法。 - 【請求項１１】ＺｎＯマスクと変調器領域のＳｉＯ２マ
スクもしくはＳｉＮｘあるいはＳｉＯＮマスク等のＺｎ
を含まない誘電体マスクの一部を除去して少なくともｐ
−ＩｎＰクラッド層を成長する工程を更に具備する請求
項１０記載の電界吸収型変調器集積型レーザの製造方
法。 - 【請求項１２】低濃度ｎ−ＩｎＰバッファ層をｎ−Ｉｎ
Ｐ基板全面に形成する工程、およびレーザ領域に一対の
ＺｎＯマスクを形成する工程と、前記一対ＺｎＯマスク
の外側および変調器領域に一対のＳｉＯ２マスクもしく
はＳｉＮｘあるいはＳｉＯＮマスク等のＺｎを含まない
誘電体マスクを［０１１］方向にパターニングする工程
と、上記マスクパターンを用いて開口部へ光導波路構造
を選択成長させる工程とを具備することを特徴とする電
界吸収型変調器集積型レーザの製造方法。 - 【請求項１３】ＺｎＯマスク全てと変調器領域のＳｉＯ
２マスクもしくはＳｉＮｘあるいはＳｉＯＮマスク等の
Ｚｎを含まない誘電体マスクの一部を除去して少なくと
もｐ−ＩｎＰクラッド層を成長する工程を更に具備する
請求項１２記載の電界吸収型変調器集積型レーザの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16539299A JP3488137B2 (ja) | 1999-06-11 | 1999-06-11 | 光半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16539299A JP3488137B2 (ja) | 1999-06-11 | 1999-06-11 | 光半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353849A true JP2000353849A (ja) | 2000-12-19 |
| JP3488137B2 JP3488137B2 (ja) | 2004-01-19 |
Family
ID=15811537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16539299A Expired - Fee Related JP3488137B2 (ja) | 1999-06-11 | 1999-06-11 | 光半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3488137B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344067A (ja) * | 2001-05-21 | 2002-11-29 | Sumitomo Electric Ind Ltd | 光集積素子の製造方法 |
| JP2009266891A (ja) * | 2008-04-22 | 2009-11-12 | Sumitomo Electric Ind Ltd | 半導体レーザおよびその製造方法 |
| US9008140B2 (en) | 2012-06-15 | 2015-04-14 | Mitsubishi Electric Corporation | Semiconductor laser |
| JP2021033250A (ja) * | 2019-08-19 | 2021-03-01 | 日本ルメンタム株式会社 | 電界吸収型光変調器及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620592B2 (en) | 2015-02-12 | 2017-04-11 | International Business Machines Corporation | Doped zinc oxide and n-doping to reduce junction leakage |
| US9653570B2 (en) | 2015-02-12 | 2017-05-16 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
-
1999
- 1999-06-11 JP JP16539299A patent/JP3488137B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344067A (ja) * | 2001-05-21 | 2002-11-29 | Sumitomo Electric Ind Ltd | 光集積素子の製造方法 |
| JP2009266891A (ja) * | 2008-04-22 | 2009-11-12 | Sumitomo Electric Ind Ltd | 半導体レーザおよびその製造方法 |
| US9008140B2 (en) | 2012-06-15 | 2015-04-14 | Mitsubishi Electric Corporation | Semiconductor laser |
| JP2021033250A (ja) * | 2019-08-19 | 2021-03-01 | 日本ルメンタム株式会社 | 電界吸収型光変調器及びその製造方法 |
| JP7301709B2 (ja) | 2019-08-19 | 2023-07-03 | 日本ルメンタム株式会社 | 電界吸収型光変調器及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3488137B2 (ja) | 2004-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6989550B2 (en) | Distributed feedback semiconductor laser equipment employing a grating | |
| JP3484394B2 (ja) | 光半導体装置およびその製造方法 | |
| US5636237A (en) | Semiconductor laser device which makes it possible to realize high-speed modulation | |
| US6391671B2 (en) | Method of producing an optical semiconductor device having a waveguide layer buried in an InP current blocking layer | |
| JP3339486B2 (ja) | 半導体レーザとその製造方法及び半導体レーザを用いた光モジュール及び光通信システム | |
| JP3488137B2 (ja) | 光半導体装置およびその製造方法 | |
| JP2900824B2 (ja) | 光半導体装置の製造方法 | |
| JPH1022579A (ja) | 光導波路構造とこの光導波路構造を用いた半導体レーザ、変調器及び集積型半導体レーザ装置 | |
| JP3024611B2 (ja) | 半導体レーザおよびその製造方法 | |
| JP2812273B2 (ja) | 半導体レーザ | |
| JP2894186B2 (ja) | 光半導体装置 | |
| JP3241002B2 (ja) | 半導体レーザの製造方法 | |
| JPH10242577A (ja) | 半導体レーザおよびその製造方法 | |
| US5917846A (en) | Optical Semiconductor device with carrier recombination layer | |
| JP2004311556A (ja) | 半導体レーザ並びにそれを用いた光モジュール及び機能集積型レーザ | |
| JP2550714B2 (ja) | 高抵抗半導体層埋め込み型半導体レーザ | |
| JP4164248B2 (ja) | 半導体素子及びその製造方法、及び半導体光装置 | |
| JPH05299764A (ja) | 半導体レーザの製造方法 | |
| US20230411931A1 (en) | Semiconductor optical device with a buried heterostructure (bh) having reduced parasitic capacitance and reduced inter-diffusion | |
| JP2555984B2 (ja) | 半導体レーザおよびその製造方法 | |
| JP2973215B2 (ja) | 半導体レーザ装置 | |
| JP3235588B2 (ja) | 半導体レーザ装置およびその製造方法 | |
| JP2956255B2 (ja) | リッジ導波型半導体レーザの製造方法 | |
| JPH1140897A (ja) | 半導体レーザ素子及びその製造方法 | |
| JP4541469B2 (ja) | 光半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |