JP2672596B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特にMOS構造
を有する超小形半導体装置の製造方法に関するものであ
る。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a microminiature semiconductor device having a MOS structure.

（従来の技術） SOI（Silicon−On−Insulator）MOSトランジスタは、
ラッチアップフリー，ソフト耐性，低浮遊容量であるな
ど、バルクSi素子にはない多くの利点を有している点
で、今後の発展が期待される素子である。(Prior art) SOI (Silicon-On-Insulator) MOS transistor
It is a device that is expected to develop in the future because it has many advantages that bulk Si devices do not have, such as latch-up free, soft resistance, and low stray capacitance.

一方、薄いSOI膜で形成したMOSFETにおいては、従来
の厚いSOI膜を用いたMOSトランジスタに対して、大幅な
性能の改善がなされる事が示されている。On the other hand, it has been shown that a MOSFET formed of a thin SOI film is significantly improved in performance as compared with a conventional MOS transistor using a thick SOI film.

この薄いSOIMOSトランジスタを作製する上で、ソー
ス，ドレイン領域上の絶縁膜に電極接続孔を開孔する
際、反応性イオンエッチングを用いると、接続孔の面積
の制御は容易であるのに対して深さ方向の制御が困難と
なる。In making this thin SOIMOS transistor, it is easy to control the area of the connection hole by using reactive ion etching when opening the electrode connection hole in the insulating film on the source and drain regions. It becomes difficult to control in the depth direction.

他方、湿式の化学エッチング法を用いると、エッチン
グの選択性を得るのは容易であるが、接続孔の面積の制
御は困難となる。ただし、相対的には反応性イオンエッ
チングを用いる方が、エッチング条件の制御は容易であ
る為、この方法が主流となっている。On the other hand, when a wet chemical etching method is used, it is easy to obtain etching selectivity, but it is difficult to control the area of the connection hole. However, it is relatively easy to control the etching conditions by using reactive ion etching, so this method is predominant.

（発明が解決しようとする課題） 本発明の目的は、上記の点に鑑みて、薄膜SOIMOSトラ
ンジスタにおけるソース，ドレインの電極接続孔を容易
に作製する事を可能とする新規な製造方法を提供するこ
とにある。(Problems to be Solved by the Invention) In view of the above points, an object of the present invention is to provide a novel manufacturing method capable of easily forming source and drain electrode connection holes in a thin film SOIMOS transistor. Especially.

〔発明の構成〕[Configuration of the invention]

（課題を解決するための手段） 本発明の半導体装置の製造方法の要旨は、薄膜SOIゲ
ート形成領域に第１の絶縁膜を形成し、イオン注入技術
を用いた自己整合技術により、ソース，ドレイン領域を
形成し、続いて、ソース，ドレイン領域を選択エピタキ
シァル技術により拡大した後、第１の絶縁膜を除去し、
選択エピタキシァル層表面及び薄膜SOI表面に酸化膜を
形成した後、ゲートを上記第１の絶縁膜を除去した領域
に埋め込む工程を含む事にある。(Means for Solving the Problems) The gist of the method for manufacturing a semiconductor device of the present invention is to form a first insulating film in a thin film SOI gate formation region, and to perform source / drain by a self-alignment technique using ion implantation technique. After forming a region and then expanding the source and drain regions by a selective epitaxial technique, the first insulating film is removed,
This is to include the step of forming an oxide film on the surface of the selective epitaxial layer and the surface of the thin film SOI and then burying the gate in the region where the first insulating film is removed.

（作用） 上記工程を薄膜SOIのMOS型トランジスタの製造工程に
含める事によって、ソース，ドレインの領域上の絶縁膜
の一部を反応性イオンエッチング技術を用いて除去し、
金属接触孔を形成する際、ソース，ドレイン領域が厚く
なっている為、オーバーエッチングが可能となり、エッ
チング条件のゆとりが極めて広くなると共に、ゲート電
極とソース，ドレイン領域との高さの違いが減少し、ト
ランジスタ上面の平坦性が向上し、配線の信頼性が著し
く改善される。(Operation) By including the above process in the manufacturing process of the thin film SOI MOS type transistor, a part of the insulating film on the source and drain regions is removed by using the reactive ion etching technique,
When forming the metal contact hole, the source and drain regions are thicker, so over-etching is possible, the etching conditions are extremely wide, and the height difference between the gate electrode and the source and drain regions is reduced. However, the flatness of the upper surface of the transistor is improved, and the reliability of the wiring is significantly improved.

（実施例） 本発明の実施例を第１図（ａ）〜（ｉ）を使って詳細
に説明する。(Example) An example of the present invention will be described in detail with reference to Figs.

第１図（ａ）に示すようにシリコン基板１上にSIMOX
（Separation by implanted Oxygen）法を用いて、厚さ
0.4μｍの埋め込みSiO₂層２を形成し、その上にＰ型の
シリコンSOI層３を膜厚750Åで形成する。As shown in FIG. 1 (a), SIMOX is formed on the silicon substrate 1.
(Separation by implanted Oxygen) method
An embedded SiO ₂ layer 2 having a thickness of 0.4 μm is formed, and a P-type silicon SOI layer 3 having a film thickness of 750 Å is formed thereon.

次に第１図（ｂ）に示すように厚さ0.4μｍのシリコ
ン酸化膜４を形成し、所望の大きさにパターンマスクを
用いてエッチングする。続いて、シリコン酸化膜４をマ
スクとして自己整合により燐イオンをシリコンSOI層３
に選択的に注入し、これをＮ型に変える。Next, as shown in FIG. 1B, a silicon oxide film 4 having a thickness of 0.4 μm is formed and etched to a desired size using a pattern mask. Then, phosphorus ions are self-aligned to the silicon SOI layer 3 using the silicon oxide film 4 as a mask.
Is selectively injected into the substrate and is changed to the N type.

次に第１図（ｃ）に示すように、選択エピタキシァル
成長法によりシリコン単結晶層５を形成する。続いて燐
イオンをシリコン単結晶層５に注入しＮ型とする。Next, as shown in FIG. 1 (c), a silicon single crystal layer 5 is formed by the selective epitaxial growth method. Subsequently, phosphorus ions are implanted into the silicon single crystal layer 5 to make it an N type.

次に第１図（ｄ）に示すように、パターンマスクを用
いて、シリコン単結晶層3,5を反応性イオンエッチング
法によりエッチングし、ソース領域6,ドレイン領域７を
形成する。Next, as shown in FIG. 1D, the silicon single crystal layers 3 and 5 are etched by a reactive ion etching method using a pattern mask to form a source region 6 and a drain region 7.

次に第１図（ｅ）に示すように、シリコン酸化膜４を
除去する。Next, as shown in FIG. 1 (e), the silicon oxide film 4 is removed.

次に第１図（ｆ）に示すように、熱酸化法により、厚
さ500Åのシリコン酸化膜8,9を形成する。このシリコン
酸化膜8,9はゲート酸化膜及び、ゲートとソース，ゲー
トとドレインの絶縁分離をかねている。Next, as shown in FIG. 1F, silicon oxide films 8 and 9 having a thickness of 500 Å are formed by a thermal oxidation method. The silicon oxide films 8 and 9 also serve as a gate oxide film, and a gate and a source and a gate and a drain.

次に第１図（ｇ）に示すように、金属又は多結晶シリ
コンゲート10を形成する。Next, as shown in FIG. 1G, a metal or polycrystalline silicon gate 10 is formed.

次に第１図（ｈ）に示すように、多結晶シリコンゲー
ト10の表面を熱酸化し、シリコン酸化膜11を形成する。Next, as shown in FIG. 1H, the surface of the polycrystalline silicon gate 10 is thermally oxidized to form a silicon oxide film 11.

次に第１図（ｉ）に示すように、シリコン酸化膜８に
パターンマスクを用いて反応性イオンエッチング法によ
り開孔部14,15を形成する。Next, as shown in FIG. 1 (i), openings 14 and 15 are formed in the silicon oxide film 8 by a reactive ion etching method using a pattern mask.

この際、ソース領域6,ドレイン領域７は、オーバーエッ
チングに対して十分な厚みがある為、エッチング時間の
設定が極めて容易となる。At this time, since the source region 6 and the drain region 7 have a sufficient thickness for over-etching, it is extremely easy to set the etching time.

続いて、スパッタ法により、アルミニウムを堆積させた
後、パターンマスクを用いてソース電極12,ドレイン電
極13を形成する。Then, after depositing aluminum by a sputtering method, a source electrode 12 and a drain electrode 13 are formed using a pattern mask.

以上が本発明の一実施例の製造方法である。 The above is the manufacturing method of one embodiment of the present invention.

〔発明の効果〕〔The invention's effect〕

本発明による工程を、半導体装置の作製工程に含める
ならば、特に薄膜SOI・MOSトランジスタにおいて、ソー
ス領域，ドレイン領域の厚さが厚くなっている為、ソー
ス領域，ドレイン領域を覆う保護絶縁膜に電極接続孔を
反応性イオンエッチング法に開孔する際、エッチング条
件の設定が極めて容易となる。If the process according to the present invention is included in the process of manufacturing a semiconductor device, especially in a thin film SOI / MOS transistor, since the source region and the drain region are thick, a protective insulating film covering the source region and the drain region is formed. When the electrode connection hole is opened by the reactive ion etching method, the etching conditions can be set very easily.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明による薄膜SOI,MOSトランジスタを製造
する工程説明図である。 １……シリコン基板,2……シリコン酸化膜， ３……単結晶シリコン膜， ４……シリコン酸化膜,5……単結晶シリコン膜， ６……ソース領域,7……ドレイン領域， ８……シリコン酸化膜,9……ゲート酸化膜， 10……ゲート,11……シリコン酸化膜， 12……ソース電極,13……ドレイン電極， 14,15……電極接続開口部。FIG. 1 is a process diagram for manufacturing a thin film SOI, MOS transistor according to the present invention. 1 ... Silicon substrate, 2 ... Silicon oxide film, 3 ... Single crystal silicon film, 4 ... Silicon oxide film, 5 ... Single crystal silicon film, 6 ... Source region, 7 ... Drain region, 8 ... … Silicon oxide film, 9 …… Gate oxide film, 10 …… Gate, 11 …… Silicon oxide film, 12 …… Source electrode, 13 …… Drain electrode, 14,15 …… Electrode connection opening.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半導体基板の一主面上に第１絶縁膜及び第
１導電型の第１半導体単結晶層を形成する工程と、 前記第１半導体単結晶層上の一部に第２絶縁膜を形成す
る工程と、 前記第２絶縁膜をマスクとしたイオン注入により前記第
１半導体単結晶層を選択的に第２導電型に転換する工程
と、 第２導電型に転換された前記第１半導体単結晶層上に第
２導電型の第２半導体単結晶層を形成した後、前記第２
絶縁膜を除去する工程と、 前記第１及び第２半導体単結晶層の表面に第３絶縁膜を
形成した後、前記第２絶縁膜を除去した領域の前記第３
絶縁膜上に金属あるいは低抵抗半導体を埋め込む工程
と、 前記第３絶縁膜に前記第２半導体単結晶層の表面を露出
する開孔部を設ける工程と を有する半導体装置の製造方法。1. A step of forming a first insulating film and a first conductive type first semiconductor single crystal layer on a main surface of a semiconductor substrate, and a second insulating film on a part of the first semiconductor single crystal layer. A step of forming a film; a step of selectively converting the first semiconductor single crystal layer into a second conductivity type by ion implantation using the second insulating film as a mask; and a step of converting the second conductivity type into a second conductivity type. After forming a second conductivity type second semiconductor single crystal layer on the first semiconductor single crystal layer,
A step of removing an insulating film, and a step of forming a third insulating film on the surfaces of the first and second semiconductor single crystal layers, and then removing the third insulating film in the region where the second insulating film is removed.
A method of manufacturing a semiconductor device, comprising: a step of burying a metal or a low-resistance semiconductor on an insulating film; and a step of providing an opening for exposing the surface of the second semiconductor single crystal layer in the third insulating film.