JPH0425145B2 - - Google Patents
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- JPH0425145B2 JPH0425145B2 JP5794784A JP5794784A JPH0425145B2 JP H0425145 B2 JPH0425145 B2 JP H0425145B2 JP 5794784 A JP5794784 A JP 5794784A JP 5794784 A JP5794784 A JP 5794784A JP H0425145 B2 JPH0425145 B2 JP H0425145B2
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- shift register
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- circuit
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- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
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- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
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- Dot-Matrix Printers And Others (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、サーマルプリンタに用いられるサー
マルヘツドに係り、とくにサーマルヘツドのデー
タ送出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a thermal head used in a thermal printer, and more particularly to a data sending circuit of the thermal head.
技術的背景およびその問題点
一般にサーマルヘツドにおいては、一直線上に
配列されたＮ個の発熱体に対して１対１で対応す
るＮビツトのシフトレジスタを備え、ストローブ
信号によりシフトレジスタの内容に応じてＮ個の
発熱体の通電を同時に制御しているものである。
そして、シフトレジスタへのデータ送出は１ビツ
トずつ行なうものであるが、これはソフトウエア
操作によつて行なつているものである。しかしな
がら、一般的なマイクロプロセツサによつてサー
マルヘツドをソフトウエア操作でコントロールす
る場合、その命令サイクルは数百nS〜数μSもあ
り、高速印字することは難かしいものである。Technical Background and Problems In general, a thermal head is equipped with an N-bit shift register that corresponds one-to-one to N heating elements arranged in a straight line, and the contents of the shift register are changed using a strobe signal. energization of N heating elements is controlled simultaneously.
Data is sent to the shift register one bit at a time, and this is done by software operation. However, when a thermal head is controlled by software using a general microprocessor, the instruction cycle is several hundred nanoseconds to several microseconds, making it difficult to perform high-speed printing.
また、高速化のために、印字中のソフトウエア
処理を減らすには印字データの全て（１ラインの
ビツト数×印字ライン数）を印字バツフアとして
持たねばならず、大容量の印字バツフアメモリー
を必要とするものである。 In addition, in order to increase speed and reduce software processing during printing, it is necessary to store all of the print data (number of bits per line x number of print lines) as a print buffer, which requires a large capacity print buffer memory. It is what you need.
発明の目的
本発明は、大容量の印字バツフアメモリーを用
いることなしに高速印字を行なうことができるサ
ーマルヘツドのデータ送出回路を得ることを目的
とする。OBJECTS OF THE INVENTION An object of the present invention is to provide a data transmission circuit for a thermal head that can perform high-speed printing without using a large-capacity print buffer memory.
発明の概要
本発明は、マイクロプロセツサにより行なう動
作制御はデータのセツト信号のみとし、ｎビツト
のデータ送出はきわめて高速駆動可能なクロツク
発生回路により行ない、これにより大容量の印字
バツフアを用いることなく高速印字することがで
きるように構成したものである。Summary of the Invention In the present invention, the operation control performed by a microprocessor uses only a data set signal, and the transmission of n-bit data is performed by a clock generation circuit that can be driven at extremely high speed, thereby eliminating the need for a large-capacity print buffer. It is designed to enable high-speed printing.
発明の実施例
本発明の第一の実施例を第１図および第２図に
基いて説明する。まず、図示しないマイクロプロ
セツサに接続されているスタート端子１はクロツ
ク発生回路２とｎ進カウンタ３とに接続されてい
る。このｎ進カウンタ３には前記クロツク発生回
路２の出力側が接続されているとともにそのｎ進
カウンタ３のRC（リツプルキヤリー）は前記クロ
ツク発生回路２のストツプ信号として接続されて
いる。Embodiment of the Invention A first embodiment of the invention will be described based on FIGS. 1 and 2. First, a start terminal 1 connected to a microprocessor (not shown) is connected to a clock generation circuit 2 and an n-ary counter 3. The n-ary counter 3 is connected to the output side of the clock generating circuit 2, and the RC (ripple carry) of the n-ary counter 3 is connected as a stop signal for the clock generating circuit 2.
ついで、前記クロツク発生回路２の出力側は、
ｎビツト並列入力直列出力シフトレジスタ４に接
続されている。このｎビツト並列入力直列出力シ
フトレジスタ４にはｎビツトのデータが並列に同
時に入力されるものである。そして、このｎビツ
ト並列入力直列出力シフトレジスタ４の出力SIN
と前記クロツク発生回路２の出力CLOCKとはＮ
ビツト（ｎ＜Ｎ）のシフトレジスタ５に接続され
ている。 Then, the output side of the clock generation circuit 2 is as follows.
It is connected to an n-bit parallel input serial output shift register 4. This n-bit parallel input serial output shift register 4 receives n-bit data simultaneously in parallel. Then, the output SIN of this n-bit parallel input serial output shift register 4
and the output CLOCK of the clock generation circuit 2 is N.
It is connected to a bit (n<N) shift register 5.
しかして、前記シフトレジスタ５にはラツチ回
路６が各ビツト毎に並列に接続され、このラツチ
回路６はストローブ信号端子７が一方の出力に接
続されたＮ個のANDゲート８に接続され、これ
らのANDゲート８はVoなる電源９に接続された
Ｎ個の発熱体１０に接続されている。 A latch circuit 6 is connected in parallel to the shift register 5 for each bit. The AND gate 8 is connected to N heating elements 10 connected to a power source 9 called Vo.
このような構成において、初期状態ではクロツ
ク発生回路２が動作しておらず、スタート信号も
Ｈレベルで信号がなく、ｎ進カウンタ３からのス
トツプ信号もＨレベルである。 In this configuration, in the initial state, the clock generating circuit 2 is not operating, the start signal is at H level and there is no signal, and the stop signal from the n-ary counter 3 is also at H level.
そこで、印字動作に入ると、まず、ｎビツトの
並列データをｎビツト並列入力直列出力シフトレ
ジスタ４に入れてラツチする。この状態ではD1
〜Doのｎビツトデータのうち、D1が出力されて
いる状態にある。そして、マイクロプロセツサよ
りスタート信号が与えられると、クロツク発生回
路２が動作を始め、クロツクの立上がりでD1デ
ータがシフトレジスタ５に送られる。次のクロツ
クの立下がりでｎ進カウンタ３は＋１し、ｎビツ
ト並列入力直列出力シフトレジスタ４はデータを
シフトしてD2を出力する。この動作をｎ回繰り
返し、ｎ回目のクロツクの立下りでｎ進カウンタ
３がRC（リツプルキヤリー）を出力し、クロツク
発生回路２を停止させ、ｎビツトのデータ転送を
終了する。このような動作を行なうシフトレジス
タ５はマイクロプロセツサのソフト操作に較べる
ときわめて高速度であり、数MHzで動作する。 Therefore, when starting the printing operation, first, n-bit parallel data is put into the n-bit parallel input serial output shift register 4 and latched. In this state D 1
Of the n-bit data of ~D o , D1 is being output. When a start signal is applied from the microprocessor, the clock generating circuit 2 starts operating, and the D1 data is sent to the shift register 5 at the rising edge of the clock. At the next falling edge of the clock, the n-ary counter 3 increments by 1, and the n-bit parallel input serial output shift register 4 shifts the data and outputs D2 . This operation is repeated n times, and at the nth falling edge of the clock, the n-ary counter 3 outputs RC (ripple carry), stops the clock generation circuit 2, and completes the n-bit data transfer. The shift register 5, which performs such an operation, has an extremely high speed compared to the software operation of a microprocessor, and operates at several MHz.
このようにしてｎビツトのデータ転送を終了す
るとデータはシフトレジスタ５にホールドされ、
ラツチ信号によりラツチ回路６にラツチされる。
そして、ストローブ信号によりANDゲート８が
開いてデータの内容に応じた発熱体１０への通電
がなされる。 When the data transfer of n bits is completed in this way, the data is held in the shift register 5,
It is latched into the latch circuit 6 by the latch signal.
Then, the strobe signal opens the AND gate 8 and energizes the heating element 10 according to the content of the data.
このような動作を繰り返してｎビツトの印字が
複数行にわたつてなされ、ドツトの集合体として
の文字が印字される。 By repeating these operations, n bits are printed over a plurality of lines, and characters are printed as a collection of dots.
つぎに、第３図ないし第５図に基いて本発明の
第二の実施例を説明する。前記実施例と同一部分
は同一符号を用い説明も省略する。本実施例はク
ロツク発生回路２とｎビツト並列入力直列出力シ
フトレジスタ４との間に１／ｍ分周器１１を挿入
したものである。 Next, a second embodiment of the present invention will be explained based on FIGS. 3 to 5. The same parts as in the previous embodiment are designated by the same reference numerals, and the description thereof will be omitted. In this embodiment, a 1/m frequency divider 11 is inserted between the clock generating circuit 2 and the n-bit parallel input serial output shift register 4.
このような構成において、シフトレジスタ５に
対してはクロツク発生回路２のクロツクパルスが
パルス毎に与えられるが、ｎビツト並列入力直列
出力シフトレジスタ４へのシフトクロツクとｎ進
カウンタ３へのカウンタクロツクとはｍ回に１回
の割合いで行なわれる。そのため、ｎビツト並列
入力直列出力シフトレジスタ４からのデータ出力
は、クロツク発生回路２のｍ回のパルス発生毎に
行なわれる。 In this configuration, the shift register 5 is supplied with a clock pulse from the clock generation circuit 2 for each pulse, but the shift clock to the n-bit parallel input serial output shift register 4 and the counter clock to the n-ary counter 3 are is performed once every m times. Therefore, data output from the n-bit parallel input serial output shift register 4 is performed every m pulses generated by the clock generating circuit 2.
いま、印字すべき文字が第５図ａに示すように
ｎ＝５によるものとした場合、ｍ＝２としたとき
に第５図ｂに示すような倍角文字が印字される。
そして、ｍの選択は任意であるので、かなり広幅
の印字が可能である。しかも、発熱体１０への通
電時間を延長して紙送りを行なえば、縦方向への
長さ、すなわち、文字高さの拡大も任意であり、
必要に応じて縦横ともに拡大した印字を行なうこ
とができる。なお、従来においては、このように
文字の大きさを変えることはプログラム制御によ
るものであり、きわめて繁雑であつたが、１／ｍ
分周器１１の分周比の通電時間の制御とによりき
わめて簡単に大きさの異なる文字を得ることがで
きるものである。 Now, when the characters to be printed are n=5 as shown in FIG. 5a, when m=2, double-width characters as shown in FIG. 5b are printed.
Since the selection of m is arbitrary, printing of a fairly wide width is possible. Moreover, if the paper is fed by extending the energization time to the heating element 10, the length in the vertical direction, that is, the character height can be increased arbitrarily.
Printing can be enlarged both vertically and horizontally if necessary. In the past, changing the font size in this way was based on program control, which was extremely complicated, but
By controlling the frequency division ratio of the frequency divider 11 and the energization time, characters of different sizes can be obtained very easily.
発明の効果
本発明は、上述のように１回のスタート信号に
よりｎ個のクロツクパルスを発生するクロツクパ
ルス発生回路を発熱体への通電制御をするシフト
レジスタとｎビツト並列入力直列出力シフトレジ
スタとに接続したので、命令サクルの遅いマイク
ロプロセツサからはスタート信号のみとし、一行
のｎビツトのデータ送出をクロツクパルス発生回
路により行なうようにしたので、大容量の印字バ
ツフアメモリーを用いることなく高速印字を行な
うことができるものである。Effects of the Invention As described above, the present invention connects a clock pulse generation circuit that generates n clock pulses in response to a single start signal to a shift register that controls energization to a heating element and an n-bit parallel input serial output shift register. Therefore, only a start signal is sent from the microprocessor with a slow instruction cycle, and a clock pulse generation circuit is used to send out one line of n-bit data, allowing high-speed printing without using a large-capacity print buffer memory. It is something that can be done.
第１図は本発明の第一の実施例を示す回路図、
第２図はタイミングチヤート、第３図は本発明の
第二の実施例を示す回路図、第４図はそのタイミ
ングチヤート、第５図ａ，ｂは印字例を示す平面
図である。
２……クロツク発生回路、４……ｎビツト並列
入力直列出力シフトレジスタ、５……シフトレジ
スタ、１０……発熱体。
FIG. 1 is a circuit diagram showing a first embodiment of the present invention,
2 is a timing chart, FIG. 3 is a circuit diagram showing a second embodiment of the present invention, FIG. 4 is a timing chart thereof, and FIGS. 5a and 5b are plan views showing examples of printing. 2...Clock generation circuit, 4...n-bit parallel input serial output shift register, 5...Shift register, 10...Heating element.
Claims (1)
入力されるＮビツトのシフトレジスタと、ラツチ
回路とゲート回路とを介して前記シフトレジスタ
に１対１で対応させて接続され一直線上に配列さ
れたＮ個の発熱体と、ｎビツトのデータが並列に
入力されるｎビツト並列入力直列出力シフトレジ
スタと、このｎビツト並列入力直列出力シフトレ
ジスタと前記シフトレジスタとに接続されてマイ
クロプロセツサからのスタート信号により動作を
始めるクロツク発生回路と、マイクロプロセツサ
からのスタート信号によりクリアされｎ個のクロ
ツクをカウントしたときに前記クロツク発生回路
の動作を停止させる停止信号を発生するｎ進カウ
ンタとよりなることを特徴とするサーマルヘツド
のデータ送出回路。1. An N-bit shift register into which N-bit print data is serially inputted one bit at a time, and an N-bit shift register connected in a one-to-one correspondence to the shift register via a latch circuit and a gate circuit and arranged in a straight line. N heating elements, an n-bit parallel input serial output shift register into which n bits of data are input in parallel, and an n-bit parallel input serial output shift register connected to the shift register to receive data from the microprocessor. It consists of a clock generation circuit that starts operating in response to a start signal, and an n-ary counter that is cleared by the start signal from the microprocessor and generates a stop signal that stops the operation of the clock generation circuit when n clocks have been counted. A data transmission circuit for a thermal head characterized by the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057947A JPS60201958A (en) | 1984-03-26 | 1984-03-26 | Data forwarding circuit for thermal head |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057947A JPS60201958A (en) | 1984-03-26 | 1984-03-26 | Data forwarding circuit for thermal head |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201958A JPS60201958A (en) | 1985-10-12 |
| JPH0425145B2 true JPH0425145B2 (en) | 1992-04-30 |
Family
ID=13070225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057947A Granted JPS60201958A (en) | 1984-03-26 | 1984-03-26 | Data forwarding circuit for thermal head |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201958A (en) |
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Also Published As
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