JPS58162985A - Character pattern output control method - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は所定ドツトマトリクス構成の文字ノ奢ターンを
表示又は印字出力する装置に用いられる文字ノリ−ン出
力制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a character line output control system used in a device for displaying or printing out character lines having a predetermined dot matrix structure.

〔発明の技術的背景〕[Technical background of the invention]

情報処理装置において、所定ドツトマトリクス構成の文
字ノ臂−一ンを表示又は印字出力する装置、例えばキャ
ラクタディスプレイ装置においては、従来、第１図に示
すような構成の表示制御回路により、文字ツクターンの
表示出力制御を行なってい友、第１図において、１０は
所定ドツトマトリクス構成の文字パターンデータを記憶
し、１文字の１スライス分のドツト数に相当するピット
単位をもって読出す文字ノ譬ターンメモリである。１１
はこの文字ノ臂ターンメモリ】Ｏよシ読出され九データ
をビットシリアルモードのデータ即ち１ド、ト単位のデ
ータに変換するノ譬うレルーシリアル変換回路（以下Ｆ
ｉｌ変換回路と称す）である、このＰ−８変換回路１１
は、１ド、ト表示の周期に同期し、シリアルデータの出
力タイζ／ダを決定する、予め同定化され九一定周期の
りｐ、り信号（ＣＬＫ　）と、このり目、り信号を１文
字の１スライス分のドツト数に応じ九クロ、り数をもり
て分周する分局回路１２より得られるロードイネーブル
信号（ＬＯＡＤ−ＩＮ）とを受け、ロードイネーブル信
号（ＬＯＡＤ　−ＩＮ　）　Ｋ同期してｐ−ｓ変換回路
１１よシ読出され九データをロードし、夕ｐ、り信号（
ＣＬＫ　）に同期してクリアルデータ（ｌド、ト単位の
データ）を出力する６７３は上記Ｐ−１１変換回路１１
よ）得られるデータをＣＲ１表示用のビデオ信号として
出力するドライバでＴｏ）、１４はこのドライ／４１１
よ如出力され九ビデオ信号を受けて文字ノ々ターンを表
示出力するＣＲＴ表示部である。In an information processing device, for example, a character display device that displays or prints out a line of characters in a predetermined dot matrix configuration, a display control circuit having a configuration as shown in FIG. In FIG. 1, reference numeral 10 denotes a character pattern memory that stores character pattern data in a predetermined dot matrix structure and reads out the data in pit units corresponding to the number of dots for one slice of one character. be. 11
is a parallel serial conversion circuit (hereinafter referred to as F
This P-8 conversion circuit 11 is called an il conversion circuit.
is synchronized with the cycle of 1 dot and g, and determines the output time of serial data ζ/da. It receives the load enable signal (LOAD-IN) obtained from the division circuit 12, which divides the frequency by a number of 9 or more, depending on the number of dots in one slice of one character, and outputs the load enable signal (LOAD-IN) K synchronization. Then, the p-s conversion circuit 11 loads the nine data read out, and outputs the p-s signal (
The P-11 conversion circuit 11 673 outputs clear data (data in units of I and G) in synchronization with CLK).
14 is a driver that outputs the obtained data as a video signal for CR1 display.
This is a CRT display unit that receives a video signal and displays a character number turn.

上述した従来の構成による表示制御回路においては、文
字ノ奢ターンメモリ１＃より読出されたデータをｐ−１
ド１換回路１ノで１ド、ト単位のｒ−夕に変換する際の
りｐ、り信号（ＣＬＫ　）が常に固定化され九一定の周
期であ）、従って表示される文字Δターンのドツ計量隔
も常に一定である仁とから、ＣＢＴ表示９１４ｆＣ表示
される文字・４ターンの文字幅社常に一定であ）、−電
化されたものとなる。この丸め、例えと任意の文字を倍
幅表示させ丸いという要求に応えることができなかった
。In the display control circuit having the above-mentioned conventional configuration, data read from the character turn memory 1# is transferred to p-1.
The signal (CLK) is always fixed and has a constant period of 9 when converting into 1 do and 1 unit r - night in the do 1 converter circuit 1, so the displayed character Δ turn is Since the dot measurement interval is always constant, the CBT display 914fC (character width of 4 turns of characters displayed is always constant) is electrified. It was not possible to meet the demand for rounding, for example, and by displaying arbitrary characters in double width.

〔発明の目的〕[Purpose of the invention]

本発明は表示又は印字出力される文字の文字幅を任意に
選択することのできる文字パターン出力制御方式を提供
することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a character pattern output control method that can arbitrarily select the character width of characters to be displayed or printed.

〔発明の概要〕[Summary of the invention]

本発明紘Δラレルーシリアル変換回路に供給される、表
示ドツト周期を決定するクリック信号を複数種用意し、
所望する文字幅に応じ九周期のクロ、り信号及びｐ−ト
イネーブル信号を選択的に前記ノ譬ツレルーシリアル変
換回路に供給することによって、所望する出力文字の文
字幅を任意に選択できく・るようにしえものである。A plurality of types of click signals for determining the display dot period are provided to the Hiro-Δ parallel-to-serial conversion circuit of the present invention,
By selectively supplying nine cycles of the black signal and the p-to enable signal to the serial conversion circuit according to the desired character width, the character width of the desired output character can be arbitrarily selected.・It is like this.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明する。第２
図は本発明の一実施例を示すプ四。An embodiment of the present invention will be described below with reference to the drawings. Second
The figure shows one embodiment of the present invention.

り図である０図中、１−一社所定Ｏド、トマトリクス構
成をなす複数の文字ノ臂ターンデータを記憶し、仁の文
字ｐ４ターンデータを１文字の１スライス分のドツト数
に和尚するビット単位て読出す文字ノ譬ターンメモリで
ある。ＪｌＪ社上記文字ノーターンメモリ１０＃よ）読
出され良複数ド、ト単位のデータをロードイネーブル信
号（ＬＯＡＤ−ＩＮ）Ｋ同期して一−ドし、ター、夕信
号ＣＬＫ　−ＣＫ同期してビットシ５リアルモードのデ
ータ即ち１ド、ト単位のデータに変換し出力するノ４ラ
レルーシリアル賓換回路（以下？−４ｇＲ換回路と称す
）である。１０２社後述するＣＲＴ表示部の１１’、）
表示周期に同期し九り−ツタ信号ＣＬＫ−ムをｈ分周し
て倍幅表示出力用のクロ、り信号ＣＬＫ−璽を生成する
職分周回路である。１０１は後述するレジスタからの倍
幅指定情報（ｗｇ）を受けて、その内容に従−クロック
信号ＣＬＫ−ム、又はこのクー、り信号ＣＬＫ−ムを匈
分周し九クーツク信号ｃｔｘ　−ｉｔの何れか一方を選
択し、クロ、り信号ＣＬＫ　−Ｃとして出力するセレク
タである。１０４は文字パターンメ篭り１００に貯えら
れ丸文字ノすターンデータ各々に対する倍幅指定情報（
ζこでは倍幅指定時に＠ｌ＃とする）を會む制御情報（
アトリビ、−シ、ンコード）を貯える制御情報メ毫すで
あシ、ｌａｇはこの制御情報メモリ１０４よ）読出され
九制御情報に會壕れる倍幅指定情報（Ｗｌ）を−一ドイ
ネーブル信号（ＬＯａ　−ＩＮ　）に同期してう、チす
るレジスタであＡ、ＩＩＩはセレクタ１１３１より出力
されたり四、夕償号Ｑ１ｍ１・’−Ｃを一分周してロー
ドイネーブル信号（ＬＯＡＤ−ＩＮ）を作るξ分周回路
である。１０７はｐ−ｓ変換回路３４１３から出力され
九１ドツト単位のデータをビデオ信号として出力するド
ライバ、ｌ＃＃はこのドライバ１０１よ）出力されるビ
デオ信号を受けて文字・臂ターフを表示出力するＣ鼠テ
表示部である。In Figure 0, which is a diagram, 1-1 company predetermined O do stores the arm turn data of multiple characters forming a matrix structure, and converts the character p4 turn data of Jin to the number of dots for one slice of one character. This is a character turn memory that reads bit by bit. The data read out from JlJ's character no-turn memory 10#) is loaded in synchronization with the load enable signal (LOAD-IN), and the data in bits is read out in synchronization with the load enable signal (LOAD-IN), and the data is read out in bits in synchronization with the tar and evening signals CLK-CK. This is a 4-4GR conversion circuit (hereinafter referred to as a ?-4GR conversion circuit) which converts data in the 5-real mode, ie, data in 1-dot and 1-digit units, and outputs the converted data. 11' of the CRT display section (described later) of 102 companies.
This is a frequency division circuit that divides the frequency of the 9-tone signal CLK-me by h in synchronization with the display cycle to generate the 9-tone signal CLK-1 for outputting a double-width display. 101 receives double-width designation information (wg) from a register, which will be described later, and divides the frequency of the clock signal CLK-m or this clock signal CLK-m according to its contents, and outputs the clock signal ctx-it. This is a selector that selects either one and outputs it as a black signal CLK-C. Reference numeral 104 indicates double-width designation information (
ζIn this case, the control information (@l# is used when specifying double width) is
The control information message (LAG is the control information memory 104) that stores the control information (ATRIBI, -S, NCODE) is read out and the double-width designation information (Wl) is embedded in the control information. A and III are registers that are activated in synchronization with LOa-IN), which are output from the selector 1131, and the load enable signal (LOAD-IN) is generated by dividing the clock signal Q1m1・'-C by one. This is the ξ frequency divider circuit to be created. Reference numeral 107 is a driver that outputs data in units of 91 dots as a video signal output from the p-s conversion circuit 3413, and l## is this driver 101).Receives the output video signal and displays and outputs characters and arm turf. This is the C mousete display section.

第３図（、）乃至（＠）は上記第３図の構成における一
実施例の動作を説明する丸めのＰ、トマトリタス文字ノ
ｆメー／と、その文字ノリーンに対応する倍幅指定情報
（寵）を示す４ｂＯで、同ＩＩ　（ａ）は文字ノ譬ター
ンメモリ１ａａｙ貯えられて％Ａ為文字・臂ターン例を
示し、同ＩＩ　（ｂ）　ｄ同図（ａ）の文字パターンに
対応し丸缶幅指定情報（Ｗａ）の内容例を示し、同ＩＱ
　（＠）は同図（ａ）　−０１１）　Ｋ　９１．５九表
示出力例を示している。こζでは口１０文文字パターン
みが倍幅指定情報（□−′″１″）によ〉倍幅指定され
た場合を示している。Figures 3 (,) to (@) illustrate the operation of an embodiment in the configuration shown in Figure 3. Rounded P, tomatolitas character f/, and double-width designation information (favorite) corresponding to the character Noreen. ), and II (a) shows an example of a letter/arm turn for %A, which is stored in the character parable turn memory 1aay, and II (b) d corresponds to the character pattern in (a). An example of the contents of the can width specification information (Wa) is shown, and the same IQ
(@) shows an example of the display output of (a) -011) K91.59 in the same figure. This ζ shows a case where only the 10-character pattern is designated as double width by the double width designation information (□-'''1'').

第４図（＆）乃至（ｆ）は上記−実施例の動作を説明す
る丸めのタイムチャート及び文字ノ臂ターンを示すもの
で、同図（ａ）はクロ、り信号ＣＬＫ−ム、同図（ｂ）
は職分周回路１０１でｈ分周され九夕四、り信号ＣＬ！
　−１、同図（＠）はξ分周回路ｌａｇよ抄出力される
ロードイネーブル信号（ＬＯＡＤ−ＩＮ　）　、同図（
ｄ）はレジスタＩＩＩよ〉出力される第３図（ｂ）　Ｋ
対応した倍幅指定信号（ＷＳ）、同図（＠）はセレクタ
１０Ｊよ抄出力されるりｐ、り信号ＣＬＫ　−Ｃ、同図
（ｆ−）拡Ｐ−８変換回路１０１からのドツト出力に従
う表示文字ノ々ターンをそれぞれ示している。4(&) to (f) show rounding time charts and character arm turns for explaining the operation of the above-mentioned embodiment; FIG. (b)
is divided by h by the frequency dividing circuit 101, and the signal CL!
-1, the same figure (@) is the load enable signal (LOAD-IN) outputted from the ξ frequency divider circuit lag, the same figure (
d) is output from register III> Figure 3(b) K
The corresponding double-width designation signal (WS), shown in the figure (@), is output from the selector 10J, and the signal CLK-C is displayed according to the dot output from the enlarged P-8 conversion circuit 101 (f-) in the figure. It shows each character turn.

ここで一実施例の動作を説明する８文字・譬ターンメモ
リ１０−には、第ａｍｌ（ａ）に示すようなげ、トｉト
リクス構成の文字・臂ｚ−ンが格納され、制御情報メ篭
り”ｒｏ４には同図（ｂ）に示す如く「Ｂ」の文字パタ
ーンのみを倍幅指定した倍幅指定情報（ＷＳ）が格納さ
れているものとする。Here, the operation of one embodiment will be explained.The 8-character/digital memory 10- stores characters/digits in a trix configuration as shown in No. AML(a), and stores control information. Assume that "ro4" stores double-width designation information (WS) in which only the character pattern "B" is designated as double-width, as shown in FIG. 4(b).

第４図のＴ１時点においては、文字Δターンメモリ１０
（Ｉから読出された文字パターン「ム」の１スライス分
のドツトデータが、−分周回路１０１より出力され九第
４図（＠）に示すｐ−ドイネーゾル信号（ＬＯＡＤ−１
ｃＮ）の出力タイミングに同期してＰ−８変換回路１０
１にロードされる。At time T1 in FIG. 4, the character Δ turn memory 10
(The dot data for one slice of the character pattern "M" read from I is outputted from the - frequency divider circuit 101, and the p-doin enable signal (LOAD-1) shown in FIG.
P-8 conversion circuit 10 in synchronization with the output timing of cN)
1.

更に上記ロードイネーブル信号（ＬＯＡＤ　−ｍ）ｉ）
の出力タイミングに同期して、制御情報メモリ１０４か
ら読出され九制御情報に含まれる倍幅指定情報（Ｗｌｉ
）がレジスタｌ０ＩＫう、チされる。ここでは文字ノ４
ターン「ム」の倍幅指定情報（Ｗ）が第３図（ｂ）に示
す如（＠Ｏ”（倍幅指定なし）であることから、レジス
タＥｍｌの内容は＠Ｏｍである。仁のレジスタＪ＃ＪＫ
貯えられ丸缶幅指定情報（Ｗ８＝″″Ｏ”）はセレクタ
１０１の選択制御情報となる。セレクタ１０Ｍはレジス
タ１０１からの倍幅指定情報を受けてその内容に従うり
費、り信号を選択する。ここでは倍幅指定情報（ＷＳ）
の内容が°Ｏ”（ｗｉｉ−“Ｏ″）であることから、第
４図（、）に示すり四、り信号ＣＬＫ−ムが選択される
。このセレクタ１０３より出力されたクー、夕信号即ち
第４図（−）に示すター。Furthermore, the above load enable signal (LOAD-m)i)
The double-width designation information (Wli
) is checked in register l0IK. Here character no 4
Since the double-width designation information (W) of the turn "Mu" is as shown in FIG. 3(b) (@O" (no double-width designation), the content of the register Eml is @Om. J#JK
The stored round can width designation information (W8 = ""O") becomes selection control information for the selector 101. The selector 10M receives the double width designation information from the register 101 and selects a signal according to the contents. .Here, double width specification information (WS)
Since the content of is °O"(wii-"O"), the 4-way signal CLK-m shown in FIG. That is, the tar shown in FIG. 4(-).

り信号ＣＬＫ−Ｃは職分周回路１−一に送られるととも
にＰ−８変換回路１０１ｆｌＣ送られる。？−８変換園
絡１＃１では入力されたタ撃、タ信号ＣＩＪ　−Ｃに同
期して、キードされ九ド、トデータをシリアルデータ即
ち１ド、ト単位のデータに変換し出力する。このＰ−８
変換回路１＃１より出力され九１ド、ト単位のデータは
ドライバ３１Ｆを介し、ビデオ信号としてＣＩＬＴ表示
部１０＃に送られ、ｃｉｔｙ表示面に表示出力される。The signal CLK-C is sent to the duty frequency division circuit 1-1 and also sent to the P-8 conversion circuit 101flC. ? In the -8 conversion circuit 1 #1, in synchronization with the input signal CIJ-C, the keyed data is converted into serial data, that is, data in units of 1 and 1 and output. This P-8
The data output from the conversion circuit 1#1 in units of 91 dots and gts is sent as a video signal to the CILT display section 10# via the driver 31F, and is displayed on the city display screen.

又、セレクタ１０Ｊよυ出力されたり四、り信号ＣＬＫ
　−Ｃは１分周回路１０６で分周され、第４図のτｉよ
り８カクントした時点即ち同図７３時点で再びロードイ
ネーブル信号（ＬＯＡＤ−１８Ｎ）を出力する。Also, the selector 10J outputs the signal CLK.
-C is frequency-divided by the 1-frequency divider circuit 106, and the load enable signal (LOAD-18N) is outputted again at the time point 8 minutes from τi in FIG. 4, that is, at the time point 73 in FIG.

次に、第４図の１１時点では、同１１（・）に示す上記
し九日−ドイネーブル信号（ＬＯＡＤ　−ＥＮ）に同期
して、文字パターンメモリ１００から読出され丸文字ノ
帯ターン「Ｂ」の１スライス分のＰットデータがｐ−ｇ
変換回路１１１１ＫＯ−ドされるとともに、制御情報メ
モリ１０４から読出され九制御情報に含壜れる倍幅指定
情報（ＷＳ）がレジスタ１０５にラッチされる。ここで
は文字・ノ臂ターンｒＢＪの倍幅指定情報（Ｗｌ）が第
３図（ｂ）に示す如く“１″（倍幅指定あり）であるこ
とから、＃１４図（ｂ）　Ｋ示すクロ、り信号ＣＬＫ　
−１、即ち職分周回路１０１１１Ｃよ勤分馬され九、第
４ｇ←）に示すクロ、り信号ＣＬＫ−ムの２倍の時間幅
を一つりｐ、り信号を選択し、これを同図（・）Ｋ示す
如くタロ、り信号ＣＬＫ　−Ｃとして出力する。Next, at time point 11 in FIG. "Pt data for one slice is p-g
At the same time, double width designation information (WS) read from the control information memory 104 and included in the control information is latched into the register 105. Here, since the double width designation information (Wl) of the character/arm turn rBJ is "1" (double width designation) as shown in Figure 3 (b), the black shown in #14 (b) K, signal CLK
-1, that is, the frequency dividing circuit 10111C selects a signal with a time width twice that of the clock signal CLK-1 shown in 9, 4th g←), and selects a signal p, which is As shown in (.)K, it is output as a signal CLK-C.

このセレクタ１４１ｊよ）出力され大クー、り信号ＣＬ
Ｋ　−Ｃは、−分周回路１０−に送られるとともに、ｐ
−ｇ変換回路１０１に送られる。？−８変換回路１０１
では入力されたりｐ、り信号ＣＩＪ　−Ｃに同期して、
賞−Ｙし九データを１？、ト単位で出力するが、む、０
１１１Ｆ−１変換回路１０１に入力されるタ■、タ信号
ＣＬＫ　−Ｃは、前記「ム」の文字パターンのドツトを
出力するときの同信号に較べて時間幅が３倍になってい
ることから、ｌド、ト轟ｐの出力周期は「ム」の文字・
豐ターンのときに較べて３倍となる・従うてＣＲＴ＠！
示郁１＃１に表示出力される文字パターン「１」は同文
字・臂ターフ「ム」に対して２倍幅となる。This selector 141j) outputs a large signal CL.
K-C is sent to -frequency divider circuit 10-, and p
-g conversion circuit 101. ? -8 conversion circuit 101
Then, in synchronization with the input signal CIJ-C,
Prize-Y and nine data 1? , outputs in units of t, but 0
The time width of the data signal CLK-C input to the 111F-1 conversion circuit 101 is three times that of the same signal when outputting the dots of the character pattern "M". The output cycle of , l, and todo is the letter "mu".
It's three times as much as when it's a toe turn. Follow the CRT@!
The character pattern "1" displayed and output in the display 1 #1 is twice the width of the same character, the arm turf "mu".

このようにして、倍幅指定された文字ノ譬ターンのみが
２倍幅をもってＣＲＴ表示部ｓｅａに表向、上記し九実
施例においては、英数字の表示出力を例にとって説明し
たが、これに限定されるものではなく、例えば漢字ディ
スグレイ装置、又はラインス中ヤン方式のプリンタ郷に
おいても容易に実現可能である。In this way, only the character turns designated as double width are displayed on the CRT display section sea with double width. The present invention is not limited to this, and can be easily implemented in, for example, a Kanji display device or a line-in-line type printer.

〔発明の効果〕〔Effect of the invention〕

以上詳記したように本発明゛によれば、表示又は印字出
力される文字の文字幅を任意に選択することのできる文
字ノ譬ターン出力制御方式が提供できる。As described in detail above, according to the present invention, it is possible to provide a character turn output control system in which the width of characters to be displayed or printed can be arbitrarily selected.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の表示制御回路を示すプ簡、り図、＃Ｉｚ
図は本発−の一実施例を示すｆ■、り図、第３図（ａ）
乃至（―）、及び第４ｖＡ（ａ）乃至（１）は上記実施
例の動作を説明するためのもので、第３図（、）乃至（
＠）社文字ノ譬ターンとその文字ノ臂ターンに対応する
倍幅指定情報を示す図、第４ＷＡ（ａ）乃至（ｆ）はタ
イムチャート及び文字ノ譬ター／を示す図である。 １００・・・文字／母ターンメ毫す、ｌ＃１・−ｍ７曹
ツレル一シリアル変換回路（Ｐ−８変換回路）、１０２
・・・ξ分周回路、１ｏト・セレクタ、１１１４−・・
制御情報メモリ、１ｅｓ−・・レジスタ、ｌｏ−・・・
ξ分周回路、１０１・・・ドライバ、Ｊ＃トＣ凰！表示
部。 “　出願人代理人　弁１士　鈴江　武　彦第１図 第２図 ０２ 第３図 イ橿−ト１１１−表１Figure 1 is a simplified diagram showing a conventional display control circuit.
The figure shows an example of the present invention.
3(-) to (-) and 4vA(a) to (1) are for explaining the operation of the above embodiment.
@) A diagram showing a character parable turn and double width designation information corresponding to the character arm turn. Fourth WA (a) to (f) are diagrams showing a time chart and a character parable/. 100...Character/mother turn message, l#1-m7 serial conversion circuit (P-8 conversion circuit), 102
...ξ frequency divider circuit, 1o selector, 1114-...
Control information memory, 1es-... register, lo-...
ξ Frequency divider circuit, 101...driver, J#toC凰! Display section. “ Applicant's agent: Takehiko Suzue, 1st Benchman, Figure 1, Figure 2, 02, Figure 3, Part 111, Table 1

Claims (1)

【特許請求の範囲】[Claims] 所定ドツトマトリクス構成の文字パターンデータを記憶
し、複数ピット単位で読出す文字・昔ターンメモリと、
この文字Δターンメ篭りよシ読出され九ｒ−夕をｐ−ト
イネーブル信号に同期して取込み、クロ、り信号に同期
してビットシリアルモードのデータに変換する・臂ツレ
ルーシリアル変換回路と、このＩクラレルーシリアル変
換回路よ）出力されるデータに従い文字ノ臂ターンを出
力する文字出力手段とを有してなる装置にお−て、周期
の異なる複数種のり四、り信号を生成する手段と、この
複数種のりｐ、り信号から任意の１１１のクロ、り信号
を選択し、前記パラレル−シリアル変換回路に供給する
手段と、前記選択され九り一、タ信号からロードイネー
ブル信号を生成し、前記パラレル−シリアル変換回路に
供給する手段とを具備し、前記Δラレルーシリアル変換
回路に供給されるクロック信号及びロードイネーブル信
号の周期を文字単位で選択できることを特徴とした文字
ノ臂ターン出力制御方式。a character/previous turn memory that stores character pattern data of a predetermined dot matrix configuration and reads out in units of multiple pits;
This character Δ turn memo is read out and the nine r-events are taken in in synchronization with the p-to enable signal, and converted into bit serial mode data in synchronization with the black and red signals; means for generating a plurality of types of signals with different periods in a device comprising character output means for outputting character turns according to output data (this I-Kuraray serial conversion circuit); and means for selecting any 111 black signals from the plurality of types of signals and supplying them to the parallel-to-serial conversion circuit, and generating a load enable signal from the selected nine signals. and means for supplying the parallel-to-serial conversion circuit to the parallel-to-serial conversion circuit, the character arm turn being characterized in that the period of the clock signal and the load enable signal supplied to the Δ parallel-to-serial conversion circuit can be selected for each character. Output control method.