JP2016536692A - コンピュータ画像処理パイプライン - Google Patents
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Abstract
Description
本出願は、2013年11月18日に出願された、名称が「APPARATUS, SYSTEMS, AND METHODS FOR PROVIDING COMPUTATIONAL IMAGING PIPELINE」であるU.S. Patent Application No. 14/082,396のより早い優先日の利益を主張し、この出願は、2013年11月6に出願された、名称が「APPARATUS, SYSTEMS, AND METHODS FOR PROVIDING CONFIGURABLE AND COMPOSABLE COMPUTATIONAL IMAGING PIPELINE」であるRomanian Patent Application OSIM Registratura A/00812、及び、2013年8月8日に出願された、名称が「CONFIGURABLE AND COMPOSABLE COMPUTATIONAL IMAGING PIPELINE」であるU.K. Patent Application No. GB1314263.3に対する優先権を主張している。本出願はまた、2013年11月18日に出願された、名称が「APPARATUS, SYSTEMS, AND METHODS FOR PROVIDING CONFIGURABLE COMPUTATIONAL IMAGING PIPELINE」であるU.S. Patent Application No. 14/082,645のより早い優先日の利益も主張し、この出願は、2013年11月6に出願された、名称が「APPARATUS, SYSTEMS, AND METHODS FOR PROVIDING CONFIGURABLE AND COMPOSABLE COMPUTATIONAL IMAGING PIPELINE」であるRomanian Patent Application OSIM Registratura A/00812、及び、2013年8月8日に出願された、名称が「CONFIGURABLE AND COMPOSABLE COMPUTATIONAL IMAGING PIPELINE」であるU.K. Patent Application No. GB1314263.3に対する優先権を主張している。上記出願のそれぞれは、ここで参照することにより本明細書に完全に組み込まれる。
複数のノードのうちの第1のノードを並列処理装置の第1の処理要素に割り当てること
と、複数のノードのうちの第2のノードを並列処理装置の第2の処理要素に割り当てることとを含み、それによって、第1のノード及び第2のノードと関連する動作を並列化する。並列処理装置はまた、第1の処理要素と関連する第1のメモリ・スライスを含む複数のメモリ・スライスを備えるメモリ・サブシステムを含み、ここで、第1のメモリ・スライスは、それぞれ個々の読み出し及び書き込みポートを有する複数のランダム・アクセス・メモリ(RAM)タイルと、第1の処理要素、第2の処理要素、及びメモリ・サブシステムを結合するように構成される相互接続システムとを備える。相互接続システムは、第1のメモリ・スライス及び第1の処理要素を結合するように構成されるローカル相互接続と、第1のメモリ・スライス及び第2の処理要素を結合するように構成されるグローバル相互接続とを含む。
Claims (40)
- 命令を実行するようにそれぞれ構成される複数の処理要素と、
前記複数の処理要素のうちの1つと関連する第1のメモリ・スライスを含む複数のメモリ・スライスを備えるメモリ・サブシステムであって、前記第1のメモリ・スライスがそれぞれ個々の読み出し及び書き込みポートを有する複数のランダム・アクセス・メモリ(RAM)タイルを備える、前記メモリ・サブシステムと、
前記複数の処理要素と前記メモリ・サブシステムとを結合するように構成される相互接続システムであって、前記相互接続システムが、前記第1のメモリ・スライスと前記複数の処理要素のうちの前記1つとを結合するように構成されるローカル相互接続と、前記第1のメモリ・スライスと前記複数の処理要素のうちの残りとを結合するように構成されるグローバル相互接続とを含む、前記相互接続システムとを備える、
並列処理装置。 - 前記複数のRAMタイルのうちの前記1つが調停ブロックと関連し、
前記調停ブロックが、前記複数の処理要素うちの1つからのメモリ・アクセス要求を受けるように、かつ、前記複数の処理要素のうちの前記1つに、前記複数のRAMタイルうちの前記1つへのアクセスを許可するように構成される、
請求項1に記載の処理装置。 - 前記調停ブロックが、ラウンドロビン方式で前記複数のRAMタイルのうちの前記1つへのアクセスを許可するように構成される、
請求項2に記載の処理装置。 - 前記調停ブロックが、前記複数のRAMタイルのうちの前記1つへのメモリ・アクセス要求を監視し、前記複数の処理要素のうちの2つ以上が同時に前記複数のRAMタイルのうちの前記1つにアクセスしようとしているかどうかを判定するように構成される衝突検出器を備える、
請求項2に記載の処理装置。 - 前記衝突検出器が、複数のアドレス・デコーダに結合され、
前記複数のアドレス・デコーダのそれぞれが、前記複数の処理要素のうちの1つに結合されて、前記複数の処理要素のうちの前記1つが前記調停ブロックと関連する前記複数のRAMタイルのうちの前記1つにアクセスしようとしているかどうかを判定するように構成される、
請求項4に記載の処理装置。 - 前記複数の処理要素が、少なくとも1つのベクトル・プロセッサと、少なくとも1つのハードウェア・アクセラレータとを備える、
請求項1に記載の処理装置。 - 前記複数のメモリ・スライスのうちの1つへのアクセスを提供するようにそれぞれ構成される複数のメモリ・スライス・コントローラをさらに備える、
請求項6に記載の処理装置。 - 前記相互接続システムが、前記少なくとも1つのベクトル・プロセッサと前記メモリ・サブシステムとの間の通信を提供するように構成される第1のバスを備える、
請求項7に記載の処理装置。 - 前記相互接続システムが、前記少なくとも1つのハードウェア・アクセラレータと前記メモリ・サブシステムとの間の通信を提供するように構成される第2のバス・システムを備える、
請求項8に記載の処理装置。 - 前記第2のバス・システムが、前記少なくとも1つのハードウェア・アクセラレータからのメモリ・アクセス要求を受けることによって、かつ、前記メモリ・サブシステムへのアクセスを、前記少なくとも1つのハードウェア・アクセラレータに許可することによって、前記少なくとも1つのハードウェア・アクセラレータと前記メモリ・サブシステムとの間の通信を仲介するように構成されるスライス・アドレス要求フィルタを備える、
請求項9に記載の処理装置。 - 前記複数の処理装置のうちの1つが、前記メモリ・サブシステムのスループットを増加させるためのバッファを備え、
前記バッファの要素の数が、前記メモリ・サブシステムからデータを検索するためのサイクルの数より大きい、
請求項1に記載の処理装置。 - 第1の処理要素と第2の処理要素とを含み、それぞれが命令を実行するように構成された複数の処理要素を提供することと、
前記第1の処理要素と関連し、それぞれ個々の読み出し及び書き込みポートを有する複数のランダム・アクセス・メモリ(RAM)タイルを備えた第1のメモリ・スライスを含む複数のメモリ・スライスを備えるメモリ・サブシステムを提供することと、
相互接続システムのローカル相互接続を介した前記複数のRAMタイルのうちの1つと関連する調停ブロックによって、前記第1の処理要素から第1のメモリ・アクセス要求を受けることと、
グローバル相互接続を介した前記調停ブロックによって、前記第1の処理要素に前記複数のRAMタイルのうちの前記1つにアクセスする権限を付与するために、前記第1の処理要素に第1の権限付与メッセージを送ることとを含む、
並列処理システムの作動方法。 - 前記相互接続システムのグローバル相互接続を介した前記調停ブロックによって、第2の処理要素から第2のメモリ・アクセス要求を受けることと、
前記グローバル相互接続を介した前記調停ブロックによって、前記第2の処理要素に前記複数のRAMタイルのうちの前記1つにアクセスする権限を付与するために、前記第2の処理要素に第2の権限付与メッセージを送ることとをさらに含む、
請求項12に記載の方法。 - 前記調停ブロックによって、ラウンドロビン方式で前記複数のRAMタイルのうちの前記1つへアクセスする権限を付与するために、前記複数の処理要素に複数の権限付与メッセージを送ることをさらに含む、
請求項12に記載の方法。 - 前記調停ブロックの衝突検出器によって、前記複数のRAMタイルのうちの前記1つへのメモリ・アクセス要求を監視することと、
前記複数の処理要素の2つ以上が同時に前記複数のRAMタイルのうちの前記1つにアクセスしようとしているかどうかを判定することとをさらに含む、
請求項12に記載の方法。 - 前記複数の処理要素が、少なくとも1つのベクトル・プロセッサと、少なくとも1つのハードウェア・アクセラレータとを備える、
請求項12に記載の方法。 - 前記複数のメモリ・スライスのうちの1つへのアクセスを提供するようにそれぞれ構成される複数のメモリ・スライス・コントローラを提供することをさらに含む、
請求項16に記載の方法。 - 前記相互接続システムの第1のバス・システムを介した、前記少なくとも1つのベクトル・プロセッサと前記メモリ・サブシステムとの間の通信を提供することをさらに含む、
請求項17に記載の方法。 - 前記相互接続システムの第2のバス・システムを介した、前記少なくとも1つのハードウェア・アクセラレータと前記メモリ・サブシステムとの間の通信を提供することをさらに含む、
請求項18に記載の方法。 - 前記第2のバス・システムが、前記少なくとも1つのハードウェア・アクセラレータからのメモリ・アクセス要求を受けることによって、かつ、前記メモリ・サブシステムへのアクセスを、前記少なくとも1つのハードウェア・アクセラレータに許可することによって、前記少なくとも1つのハードウェア・アクセラレータと前記メモリ・サブシステムとの間の通信を仲介するように構成されるスライス・アドレス要求フィルタを備える、
請求項19に記載の方法。 - 命令を実行するようにそれぞれ構成される複数の処理要素と、
前記複数の処理要素のうちの1つと関連する第1のメモリ・スライスを含む複数のメモリ・スライスを備えるメモリ・サブシステムであって、前記第1のメモリ・スライスがそれぞれ個々の読み出し及び書き込みポートを有する複数のランダム・アクセス・メモリ(RAM)タイルを備える、前記メモリ・サブシステムと、
前記複数の処理要素と前記メモリ・サブシステムとを結合するように構成される相互接続システムであって、前記相互接続システムが、前記第1のメモリ・スライスと前記複数の処理要素のうちの前記1つとを結合するように構成されるローカル相互接続と、前記第1のメモリ・スライスと前記複数の処理要素のうちの残りとを結合するように構成されるグローバル相互接続とを含む、前記相互接続システムとを備える、
並列処理装置と、
前記並列処理装置と通信し、メモリに格納されるモジュールを実行するように構成されるプロセッサであって、
前記モジュールが、データ処理プロセスと関連するフロー・グラフを受けるように構成され、前記フロー・グラフが、複数のノードと、前記複数のノードのうちの2つ以上を連結する複数のエッジとを備え、各ノードが動作を識別し、各エッジは前記連結されたノード間の関係を識別し、
さらに、前記モジュールが、前記複数のノードのうちの第1のノードを前記並列処理装置の第1の処理要素に割り当て、前記複数のノードのうちの第2のノードを前記並列処理装置の第2の処理要素に割り当てるように構成され、それによって、前記第1のノード及び前記第2のノードと関連する動作を並列化する、
前記プロセッサと
を備える、電子装置。 - 前記フロー・グラフが、拡張可能なマーク付け言語(XML)フォーマットで提供される、
請求項21に記載の電子装置。 - 前記モジュールが、前記複数のノードのうちの前記第1のノードを、前記並列処理装置のメモリ・サブシステムの過去のパフォーマンスに基づいて、前記第1の処理要素に割り当てるように構成される、
請求項21に記載の電子装置。 - 前記並列処理装置の前記メモリ・サブシステムが、所定の期間にわたるメモリ衝突回数をカウントするように構成されるカウンタを備え、
前記メモリ・サブシステムの前記過去のパフォーマンスが、前記カウンタによって計測される前記メモリ衝突回数を備える、
請求項23に記載の電子装置。 - 前記モジュールが、前記複数のノードのうちの前記第1のノードを前記第1の処理要素に割り当てるように構成され、
一方、前記並列処理装置が、前記フロー・グラフの少なくとも一部を作動させている、
請求項21に記載の電子装置。 - 前記モジュールが、複数のフロー・グラフを受けて、前記複数のフロー・グラフと関連するすべての動作を前記並列処理装置の単一の処理要素に割り当てるように構成される、
請求項21に記載の電子装置。 - 前記モジュールが、前記処理要素によるメモリ・アクセスをずらして、メモリ衝突を減少させるように構成される、
請求項21に記載の電子装置。 - 前記電子装置が携帯機器を含む、
請求項21に記載の電子装置。 - 前記フロー・グラフが、前記並列処理装置と関連するアプリケーション・プログラミング・インタフェース(API)を使用して指定される、
請求項21に記載の電子装置。 - 前記モジュールが、入力画像データを複数のストリップに分割し、前記入力画像データの前記複数のストリップのうちの1つを前記複数の処理要素のうちの1つに提供することによって、前記入力画像データを前記複数の処理要素に提供するように構成される、
請求項21に記載の電子装置。 - 前記入力画像データの前記複数のストリップの数が、前記複数の処理要素の数と同じである、
請求項30に記載の電子装置。 - 並列処理装置と通信するプロセッサで、データ処理プロセスと関連し、複数のノードと、前記複数のノードのうちの2つ以上を連結する複数のエッジとを備えたフロー・グラフであって、各ノードが動作を識別し、各エッジが前記連結されたノード間の関係を識別する前記フロー・グラフを受けることと、
前記複数のノードのうちの第1のノードを前記並列処理装置の第1の処理要素に割り当て、前記複数のノードのうちの第2のノードを前記並列処理装置の第2の処理要素に割り当て、それによって、前記第1のノード及び前記第2のノードと関連する動作を並列化することとを含み、
前記並列処理装置がまた、
前記第1の処理要素と関連する第1のメモリ・スライスを含む複数のメモリ・スライスを備えるメモリ・サブシステムであって、前記第1のメモリ・スライスがそれぞれ個々の読み出し及び書き込みポートを有する複数のランダム・アクセス・メモリ(RAM)タイルを備える、前記メモリ・サブシステムと、
前記第1の処理要素、前記第2の処理要素、及び前記メモリ・サブシステムを結合するように構成される相互接続システムであって、前記相互接続システムが、前記第1のメモリ・スライスと前記第1の処理要素とを結合するように構成されるローカル相互接続と、前記第1のメモリ・スライスと前記第2の処理要素とを結合するように構成されるグローバル相互接続とを含む、前記相互接続システムとを含む、
方法。 - 前記フロー・グラフが、拡張可能なマーク付け言語(XML)フォーマットで提供される、
請求項32に記載の方法。 - 前記複数のノードのうちの前記第1のノードを前記並列処理装置の前記第1の処理要素に割り当てることが、前記複数のノードのうちの前記第1のノードを前記並列処理装置の第1のメモリ・スライスの過去のパフォーマンスに基づいて前記第1の処理要素に割り当てることを含む、
請求項32に記載の方法。 - 前記メモリ・サブシステムのカウンタで、所定の期間にわたる前記第1のメモリ・スライスにおけるメモリ衝突回数をカウントすることをさらに含み、
前記第1のメモリ・スライスの過去のパフォーマンスが、前記第1のメモリ・スライスにおける前記メモリ衝突回数を備える、
請求項34に記載の方法。 - 前記複数のノードのうちの前記第1のノードを前記第1の処理要素に割り当てることが行われ、
一方、前記並列処理装置が、前記フロー・グラフの少なくとも一部を作動させている、
請求項32に記載の方法。 - メモリ衝突を減少させるために、前記処理要素による前記第1のメモリ・スライスへのメモリ・アクセスをずらすことをさらに含む、
請求項32に記載の方法。 - 前記フロー・グラフが、前記並列処理装置と関連するアプリケーション・プログラミング・インタフェース(API)を使用して指定される、
請求項32に記載の方法。 - 入力画像データを複数のストリップに分割することによって、前記入力画像データを前記複数の処理要素に提供することと、
前記入力画像データの前記複数のストリップのうちの1つを前記複数の処理要素のうちの1つに提供することとをさらに含む、
請求項32に記載の方法。 - 前記入力画像データの前記複数のストリップの数が、前記複数の処理要素の数と同じである、
請求項39に記載の方法。
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