JPH04242791A - 電子機器 - Google Patents
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- JPH04242791A JPH04242791A JP3000539A JP53991A JPH04242791A JP H04242791 A JPH04242791 A JP H04242791A JP 3000539 A JP3000539 A JP 3000539A JP 53991 A JP53991 A JP 53991A JP H04242791 A JPH04242791 A JP H04242791A
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- 238000001514 detection method Methods 0.000 claims description 17
- 238000013500 data storage Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims 1
- 230000000284 resting effect Effects 0.000 abstract 3
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000006266 hibernation Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000007958 sleep Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】この発明は、例えばＴＦＴ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アクティ
ブマトリックス方式液晶ディスプレイ（以下、ＴＦＴＬ
ＣＤと称す）のような各画素ごとに表示データを保持す
る表示デバイスを使用した電子機器に関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アクティ
ブマトリックス方式液晶ディスプレイ（以下、ＴＦＴＬ
ＣＤと称す）のような各画素ごとに表示データを保持す
る表示デバイスを使用した電子機器に関する。
【０００２】
【従来の技術】現在、パーソナルコンピュータ等の電子
機器は持ち運びが容易で、どこでも使用できるようにす
るために小型、軽量化が進んでいる。更に、バッテリー
電源で長時間使用を可能にするために電力容量の大きい
小型、軽量なバッテリーの開発や、電子機器を省電力化
する工夫もなされている。
機器は持ち運びが容易で、どこでも使用できるようにす
るために小型、軽量化が進んでいる。更に、バッテリー
電源で長時間使用を可能にするために電力容量の大きい
小型、軽量なバッテリーの開発や、電子機器を省電力化
する工夫もなされている。
【０００３】例えば、自動スリープモードは、省電力化
の工夫の一つである。これは、一定時間キーボード入力
がなかった場合、システムを自動的に休止状態にし、そ
の後キーボード入力があると、システムを通常動作状態
に復帰させるものである。
の工夫の一つである。これは、一定時間キーボード入力
がなかった場合、システムを自動的に休止状態にし、そ
の後キーボード入力があると、システムを通常動作状態
に復帰させるものである。
【０００４】従来、ＣＲＴ、プラズマディスプレイ、Ｓ
ＴＮ型ＬＣＤ等の表示デバイスを備えた電子機器の画面
表示において、ＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示は、画面表示内容の変更のあるなしにかかわらず
周期的に行なわれていた。これは、このような表示デバ
イスを用いると表示データを周期的に送らないと、画面
表示が消えてしまうからである。ところで、ＴＦＴ
ＬＣＤのような各画素ごとに表示データを記憶しておく
機能を持つ表示デバイスを備えた電子機器についても、
同様に周期的にＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示が行われていた。
ＴＮ型ＬＣＤ等の表示デバイスを備えた電子機器の画面
表示において、ＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示は、画面表示内容の変更のあるなしにかかわらず
周期的に行なわれていた。これは、このような表示デバ
イスを用いると表示データを周期的に送らないと、画面
表示が消えてしまうからである。ところで、ＴＦＴ
ＬＣＤのような各画素ごとに表示データを記憶しておく
機能を持つ表示デバイスを備えた電子機器についても、
同様に周期的にＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示が行われていた。
【０００５】
【発明が解決しようとする課題】本来、ＴＦＴ ＬＣ
Ｄは各画素ごとに表示データを記憶しておく機能を持つ
ので、同一画面表示が続いているときはＶＲＡＭからの
表示データの読み出しは不要のはずである。同一画面表
示が続いている状態はかなり頻繁に発生する。例えば、
パーソルコンピュータを用いてワードプロセッサソフト
ウェアを使用している場合に、表示画面を前にして文章
を考えている時間や、複雑な計算処理をしているとき画
面表示の変更をしないことがある。また、ウインドウ機
能を用いて作業を行うときにとき画面表示されていない
ウインドウに書き替えが起きた場合や、同一位置に同一
データが入力された場合などもある。
Ｄは各画素ごとに表示データを記憶しておく機能を持つ
ので、同一画面表示が続いているときはＶＲＡＭからの
表示データの読み出しは不要のはずである。同一画面表
示が続いている状態はかなり頻繁に発生する。例えば、
パーソルコンピュータを用いてワードプロセッサソフト
ウェアを使用している場合に、表示画面を前にして文章
を考えている時間や、複雑な計算処理をしているとき画
面表示の変更をしないことがある。また、ウインドウ機
能を用いて作業を行うときにとき画面表示されていない
ウインドウに書き替えが起きた場合や、同一位置に同一
データが入力された場合などもある。
【０００６】しかしながら従来のシステムでは、画面表
示のためにＶＲＡＭ、表示制御回路、表示デバイスは常
時作動しており、画面表示動作の電力消費を押さえるこ
とができなかった。
示のためにＶＲＡＭ、表示制御回路、表示デバイスは常
時作動しており、画面表示動作の電力消費を押さえるこ
とができなかった。
【０００７】本願発明はこのような点に鑑みてなされた
もので、同一画面表示がある一定時間続くとＶＲＡＭか
らの表示データの読み出しを休止状態に移行することに
より、表示データは表示したままで、ＶＲＡＭからの表
示データの読み出し及び表示デバイスへのデータ書き込
みにかかる消費電力を節減する電子機器を提供すること
を目的とする。 ［発明の構成］
もので、同一画面表示がある一定時間続くとＶＲＡＭか
らの表示データの読み出しを休止状態に移行することに
より、表示データは表示したままで、ＶＲＡＭからの表
示データの読み出し及び表示デバイスへのデータ書き込
みにかかる消費電力を節減する電子機器を提供すること
を目的とする。 ［発明の構成］
【０００８】
【課題を解決するための手段】上記目的を達成するため
に第１の本願発明は、電子機器において、表示データを
記憶する記憶手段と、前記記憶手段から送られた表示デ
ータを各画素ごとに保持するとともにその表示データを
表示する表示デバイスと、前記記憶手段から所定の間隔
で表示データを読み出し、前記表示デバイスに送る表示
制御手段と、前記記憶手段に記憶された表示データに所
定期間書き替えがない状態が続いたことを検出する検出
手段とを具備し、前記検出手段により表示データの書き
替えが所定期間ない状態が続いたことが検出された場合
、前記表示制御手段は前記記憶手段から表示データの読
み出しを休止することを特徴としたものである。
に第１の本願発明は、電子機器において、表示データを
記憶する記憶手段と、前記記憶手段から送られた表示デ
ータを各画素ごとに保持するとともにその表示データを
表示する表示デバイスと、前記記憶手段から所定の間隔
で表示データを読み出し、前記表示デバイスに送る表示
制御手段と、前記記憶手段に記憶された表示データに所
定期間書き替えがない状態が続いたことを検出する検出
手段とを具備し、前記検出手段により表示データの書き
替えが所定期間ない状態が続いたことが検出された場合
、前記表示制御手段は前記記憶手段から表示データの読
み出しを休止することを特徴としたものである。
【０００９】また、第２の本願発明は、第１の本願発明
の電子機器において、前記記憶手段は前記表示デバイス
に表示中の第１の表示データ記憶領域と前記表示デバイ
スに表示されていない第２の表示データ記憶領域とを有
し、更に第１の表示データ記憶領域内で所定期間書き替
えがない状態が続いたか否かを検出する表示データ書き
替え検出手段とを有し、前記表示データ書き替え検出手
段により第１の表示データ記憶領域の表示データに書き
替えがない状態が続いたことが検出された場合、前記表
示制御手段は前記記憶手段からの表示データの読み出し
を休止することを特徴としたものである。
の電子機器において、前記記憶手段は前記表示デバイス
に表示中の第１の表示データ記憶領域と前記表示デバイ
スに表示されていない第２の表示データ記憶領域とを有
し、更に第１の表示データ記憶領域内で所定期間書き替
えがない状態が続いたか否かを検出する表示データ書き
替え検出手段とを有し、前記表示データ書き替え検出手
段により第１の表示データ記憶領域の表示データに書き
替えがない状態が続いたことが検出された場合、前記表
示制御手段は前記記憶手段からの表示データの読み出し
を休止することを特徴としたものである。
【００１０】さらに、第３の本願発明は、第１の本願発
明の電子機器において、更に前記記憶手段の書き替えデ
ータが書き替える前のデータと同一か否か検出する一致
検出手段と、この一致検出手段により書き替えデータと
書き替え前のデータが同一であることが検出された場合
、表示データの書き替えがないとし、前記記憶手段に記
憶された表示データに所定期間書き替えがない状態が続
いたことを検出する第２の検出手段とを有し、前期第２
の検出手段により表示データの書き替えがない状態が続
いたことが検出された場合、前記表示制御手段は前記記
憶手段からの表示データの読み出しを休止することを特
徴としたものである。
明の電子機器において、更に前記記憶手段の書き替えデ
ータが書き替える前のデータと同一か否か検出する一致
検出手段と、この一致検出手段により書き替えデータと
書き替え前のデータが同一であることが検出された場合
、表示データの書き替えがないとし、前記記憶手段に記
憶された表示データに所定期間書き替えがない状態が続
いたことを検出する第２の検出手段とを有し、前期第２
の検出手段により表示データの書き替えがない状態が続
いたことが検出された場合、前記表示制御手段は前記記
憶手段からの表示データの読み出しを休止することを特
徴としたものである。
【００１１】
【作用】第１の本願発明によれば、前記記憶手段は表示
データを保持する。前記表示デバイスは表示データを保
持する機能を持つ画素の集まりによって構成され、前記
記憶手段から送られた表示データを画面に表示する。前
記表示制御手段は、前記記憶手段から所定の間隔で表示
データを読み出し、前記表示デバイスに送る。前記検出
手段は前記記憶手段に保持された表示データが所定期間
書き替えがない状態が続いたことを検出し、前記表示制
御手段に通知する。前記表示制御手段はこの通知に基づ
き、前記記憶手段からの表示データの読み出しを休止す
る。
データを保持する。前記表示デバイスは表示データを保
持する機能を持つ画素の集まりによって構成され、前記
記憶手段から送られた表示データを画面に表示する。前
記表示制御手段は、前記記憶手段から所定の間隔で表示
データを読み出し、前記表示デバイスに送る。前記検出
手段は前記記憶手段に保持された表示データが所定期間
書き替えがない状態が続いたことを検出し、前記表示制
御手段に通知する。前記表示制御手段はこの通知に基づ
き、前記記憶手段からの表示データの読み出しを休止す
る。
【００１２】このことにより、前記記憶手段に記憶され
た表示データに、所定期間書き替えがない状態が続く場
合、前記記憶手段からの表示データの読み出しを休止す
ることにより、表示デバイスはその表示内容を維持した
状態で、前記記憶手段からの表示データの読み出し及び
表示デバイスへのデータ書き込みにかかる消費電力を節
減することができる。
た表示データに、所定期間書き替えがない状態が続く場
合、前記記憶手段からの表示データの読み出しを休止す
ることにより、表示デバイスはその表示内容を維持した
状態で、前記記憶手段からの表示データの読み出し及び
表示デバイスへのデータ書き込みにかかる消費電力を節
減することができる。
【００１３】また、第２の本願発明によれば、前記表示
データ書き替え検出手段は、前記記憶手段に記憶された
第１の表示データ記憶領域の表示データの書き替えが所
定期間ない状態が続いたことを検出し、表示制御手段に
通知する。この通知に基づき、前記表示制御手段は前記
記憶手段からの表示データの読み出しを休止する。
データ書き替え検出手段は、前記記憶手段に記憶された
第１の表示データ記憶領域の表示データの書き替えが所
定期間ない状態が続いたことを検出し、表示制御手段に
通知する。この通知に基づき、前記表示制御手段は前記
記憶手段からの表示データの読み出しを休止する。
【００１４】このことにより、表示デバイスで表示中の
第１の表示データ記憶領域の表示データに、所定期間書
き替えがない状態が続く場合、前記記憶手段からの表示
データの読み出しを休止状態にする。従って、表示デバ
イスはその表示内容を維持した状態で、前記記憶手段か
らの表示データの読み出し及び表示データ書き込みにか
かる消費電力を節減することができる。
第１の表示データ記憶領域の表示データに、所定期間書
き替えがない状態が続く場合、前記記憶手段からの表示
データの読み出しを休止状態にする。従って、表示デバ
イスはその表示内容を維持した状態で、前記記憶手段か
らの表示データの読み出し及び表示データ書き込みにか
かる消費電力を節減することができる。
【００１５】さらに、第３の本願発明によれば、一致検
出手段は、書き替えデータが書き替える前のデータと同
一であることを検出し、第２の検出手段に通知する。こ
の通知に基づき、表示データの書き替えがないとし、前
記記憶手段に記憶された表示データに所定期間書き替え
がない状態が続いたことを検出する。この検出に基づき
、前記表示制御手段は前記記憶手段からの読み出しを休
止する。従って、同一データの書替えによる無駄な表示
デバイスの書き替えを行わないことにより、消費電力を
節減することができる。
出手段は、書き替えデータが書き替える前のデータと同
一であることを検出し、第２の検出手段に通知する。こ
の通知に基づき、表示データの書き替えがないとし、前
記記憶手段に記憶された表示データに所定期間書き替え
がない状態が続いたことを検出する。この検出に基づき
、前記表示制御手段は前記記憶手段からの読み出しを休
止する。従って、同一データの書替えによる無駄な表示
デバイスの書き替えを行わないことにより、消費電力を
節減することができる。
【００１６】
【実施例】以下に、本願発明の実施例を示す。
【００１７】図１は第一の本願発明の実施例に係わる電
子機器のシステム構成図である。キーボード１はユーザ
が情報を入力する手段である。ＫＢＣ２はキーボードコ
ントローラでありキーボード１によりキー入力された情
報をＣＰＵ４に送る機能を持つ。バス３はＣＰＵ４、Ｋ
ＢＣ２、ＶＲＡＭ５、表示制御回路６、メインメモリ８
とを接続し、各装置間でアドレス／データ／コントロー
ル情報を伝達する信号線である。ＣＰＵ４はシステム全
体の制御を司り、ＫＢＣ２からのキー入力、ＶＲＡＭ５
へ表示データの書き込みなどを行う。メインメモリ８は
ＣＰＵ４を作動させるプログラムや、データなどが格納
されている。ＶＲＡＭ５はＶｉｄｅｏＲＡＭのことで表
示データを記憶するメモリである。表示制御回路６はＣ
ＰＵ４からＶＲＡＭ５への書き込み命令を受けＶＲＡＭ
５に表示データを書き込む機能、表示するデータをＶＲ
ＡＭ５から読み出し表示デバイス７へ送る機能を持つ。 表示デバイス７は例えばＴＦＴ ＬＣＤのような各画
素ごとに表示データを保持できる機能を持ち、表示デー
タを視覚表示させる。図２は図１の表示制御回路６を詳
細に示すブロック図である。
子機器のシステム構成図である。キーボード１はユーザ
が情報を入力する手段である。ＫＢＣ２はキーボードコ
ントローラでありキーボード１によりキー入力された情
報をＣＰＵ４に送る機能を持つ。バス３はＣＰＵ４、Ｋ
ＢＣ２、ＶＲＡＭ５、表示制御回路６、メインメモリ８
とを接続し、各装置間でアドレス／データ／コントロー
ル情報を伝達する信号線である。ＣＰＵ４はシステム全
体の制御を司り、ＫＢＣ２からのキー入力、ＶＲＡＭ５
へ表示データの書き込みなどを行う。メインメモリ８は
ＣＰＵ４を作動させるプログラムや、データなどが格納
されている。ＶＲＡＭ５はＶｉｄｅｏＲＡＭのことで表
示データを記憶するメモリである。表示制御回路６はＣ
ＰＵ４からＶＲＡＭ５への書き込み命令を受けＶＲＡＭ
５に表示データを書き込む機能、表示するデータをＶＲ
ＡＭ５から読み出し表示デバイス７へ送る機能を持つ。 表示デバイス７は例えばＴＦＴ ＬＣＤのような各画
素ごとに表示データを保持できる機能を持ち、表示デー
タを視覚表示させる。図２は図１の表示制御回路６を詳
細に示すブロック図である。
【００１８】アドレスデコーダ１０は、アドレスバス３
ｂを介し入力されたアドレス信号をデコードし、そのア
ドレス信号がＶＲＡＭ５のアドレスであれば、ハイレベ
ル信号´Ｈ´を出力するものである。ＶＲＡＭ書き込み
タイミング制御回路１１はデータバス３ａから入ってく
る表示データの書き込みのタイミングを制御するもので
ある。ＶＲＡＭ読み込みタイミング制御回路１２はＶＲ
ＡＭ５のデータを読み出すタイミングを制御するもので
あり、所定の間隔で読み出しを行う。ＡＮＤゲート回路
１３はＶＲＡＭ５の内容が書き替えられることを検出す
る。タイマー１５は表示データ書替えが起こったときか
ら次の表示データ書き替えが起こるまでの時間をカウン
トし、その時間間隔が一定時間を越えると、ＶＲＡＭ読
み込みタイミング制御回路１２へ休止状態に移行するた
めの信号を送る。次に本実施例の動作ついて説明する。
ｂを介し入力されたアドレス信号をデコードし、そのア
ドレス信号がＶＲＡＭ５のアドレスであれば、ハイレベ
ル信号´Ｈ´を出力するものである。ＶＲＡＭ書き込み
タイミング制御回路１１はデータバス３ａから入ってく
る表示データの書き込みのタイミングを制御するもので
ある。ＶＲＡＭ読み込みタイミング制御回路１２はＶＲ
ＡＭ５のデータを読み出すタイミングを制御するもので
あり、所定の間隔で読み出しを行う。ＡＮＤゲート回路
１３はＶＲＡＭ５の内容が書き替えられることを検出す
る。タイマー１５は表示データ書替えが起こったときか
ら次の表示データ書き替えが起こるまでの時間をカウン
トし、その時間間隔が一定時間を越えると、ＶＲＡＭ読
み込みタイミング制御回路１２へ休止状態に移行するた
めの信号を送る。次に本実施例の動作ついて説明する。
【００１９】ＣＰＵ４が、ＶＲＡＭ５に表示データを書
き込む場合、表示データとともにアドレス信号、メモリ
ライト信号（ローレベル信号´Ｌ´）を出力する。アド
レスバス３ｂを介し送られてきたアドレス信号はアドレ
スデコーダ１０に入力される。アドレスデコーダ１０は
アドレス信号をデコードし、アドレス信号がＶＲＡＭ５
のアドレス信号であるときのみ、ＡＮＤゲート回路１３
へハイレベル信号´Ｈ´を出力する。ＡＮＤゲート回路
１３はアドレスデコーダ１０から出力された信号と、Ｃ
ＰＵ４から出力されコントロールバス３Ｃを介して入力
されるメモリライト信号とを入力する。ＡＮＤゲート回
路１３は、アドレスデコーダの出力がハイレベル信号´
Ｈ´であり、メモリライト信号がローレベル信号´Ｌ´
の場合、ＶＲＡＭ書き込みタイミング制御回路１１へハ
イレベル信号´Ｈ´を出力する。このハイレベル信号´
Ｈ´はＶＲＡＭの内容の書き替えを示す。書き込みタイ
ミング制御回路１１はＡＮＤゲート回路１３からハイレ
ベル信号´Ｈ´が入力されると、書き込みタイミング制
御回路１１はデータバス３ａを介してＶＲＡＭ５に入力
されるデータ信号を指定されたアドレスに格納するタイ
ミング信号を生成する。また、ＡＮＤゲート回路１３の
出力信号はタイマー１５に送られる。このＡＮＤゲート
回路１３の出力信号がハイレベル信号´Ｈ´になると、
タイマー１５はリセットされ、カウントを開始する。こ
のときカウンタの出力はローレベル信号´Ｌ´（ＶＲＡ
Ｍ読み込み可を示す）である。そして、ＡＮＤゲート回
路１３から次のハイレベル信号´Ｈ´がくるまで、また
は所定値になるまでカウントを行う。カウント値が所定
値になった場合、タイマー１５の出力はハイレベル信号
´Ｈ´（ＶＲＡＭ読み込み休止を示す）をＶＲＡＭ読み
込み制御回路１２に送る。タイマー１５から送られた信
号がＶＲＡＭ読み込み休止を示す信号´Ｈ´のとき、Ｖ
ＲＡＭ読み込みタイミング制御回路１２は休止状態に移
行し、ＶＲＡＭ５の表示データを読み込むことを休止す
る。また、タイマー１５の出力信号がＶＲＡＭ読み込み
休止解除を示す信号´Ｌ´のとき、ＶＲＡＭ読み込みタ
イミング制御回路１２は所定間隔でＶＲＡＭ５のデータ
を読み出す。このことにより、表示データに変更がない
状態が所定期間続いている場合、表示デバイス７へ表示
データを送らないので消費電力の節減になる。
き込む場合、表示データとともにアドレス信号、メモリ
ライト信号（ローレベル信号´Ｌ´）を出力する。アド
レスバス３ｂを介し送られてきたアドレス信号はアドレ
スデコーダ１０に入力される。アドレスデコーダ１０は
アドレス信号をデコードし、アドレス信号がＶＲＡＭ５
のアドレス信号であるときのみ、ＡＮＤゲート回路１３
へハイレベル信号´Ｈ´を出力する。ＡＮＤゲート回路
１３はアドレスデコーダ１０から出力された信号と、Ｃ
ＰＵ４から出力されコントロールバス３Ｃを介して入力
されるメモリライト信号とを入力する。ＡＮＤゲート回
路１３は、アドレスデコーダの出力がハイレベル信号´
Ｈ´であり、メモリライト信号がローレベル信号´Ｌ´
の場合、ＶＲＡＭ書き込みタイミング制御回路１１へハ
イレベル信号´Ｈ´を出力する。このハイレベル信号´
Ｈ´はＶＲＡＭの内容の書き替えを示す。書き込みタイ
ミング制御回路１１はＡＮＤゲート回路１３からハイレ
ベル信号´Ｈ´が入力されると、書き込みタイミング制
御回路１１はデータバス３ａを介してＶＲＡＭ５に入力
されるデータ信号を指定されたアドレスに格納するタイ
ミング信号を生成する。また、ＡＮＤゲート回路１３の
出力信号はタイマー１５に送られる。このＡＮＤゲート
回路１３の出力信号がハイレベル信号´Ｈ´になると、
タイマー１５はリセットされ、カウントを開始する。こ
のときカウンタの出力はローレベル信号´Ｌ´（ＶＲＡ
Ｍ読み込み可を示す）である。そして、ＡＮＤゲート回
路１３から次のハイレベル信号´Ｈ´がくるまで、また
は所定値になるまでカウントを行う。カウント値が所定
値になった場合、タイマー１５の出力はハイレベル信号
´Ｈ´（ＶＲＡＭ読み込み休止を示す）をＶＲＡＭ読み
込み制御回路１２に送る。タイマー１５から送られた信
号がＶＲＡＭ読み込み休止を示す信号´Ｈ´のとき、Ｖ
ＲＡＭ読み込みタイミング制御回路１２は休止状態に移
行し、ＶＲＡＭ５の表示データを読み込むことを休止す
る。また、タイマー１５の出力信号がＶＲＡＭ読み込み
休止解除を示す信号´Ｌ´のとき、ＶＲＡＭ読み込みタ
イミング制御回路１２は所定間隔でＶＲＡＭ５のデータ
を読み出す。このことにより、表示データに変更がない
状態が所定期間続いている場合、表示デバイス７へ表示
データを送らないので消費電力の節減になる。
【００２０】次に第３図を用いて第２の本願発明の実施
例を説明する。第２の発明は表示に影響のない書き替え
がＶＲＡＭ５におきたとき、表示データをＶＲＡＭ５か
ら読み込まない機能を第１の発明に付加したものである
。第１図および第２図と同一の構成は、同一の番号を付
し説明を省略する。
例を説明する。第２の発明は表示に影響のない書き替え
がＶＲＡＭ５におきたとき、表示データをＶＲＡＭ５か
ら読み込まない機能を第１の発明に付加したものである
。第１図および第２図と同一の構成は、同一の番号を付
し説明を省略する。
【００２１】ＶＲＡＭ５はプレーンが一乃至複数個集ま
って形成される。プレーンとは一画面分の表示データが
記憶されているＶｉｄｅｏ ＲＡＭである。表示制御
回路６は複数個のプレーンから任意のプレーンを選択し
て、表示デバイスに表示データを表示させる。プレーン
デコーダ２１はアドレスバス３ｂを介し入力されたアド
レス信号をデコードし、プレーン番号を出力する。プレ
ーン番号レジスタ２２は、現在表示デバイス７が表示し
ている表示画面のプレーン番号を記憶しており、そのプ
レーン番号を出力する。比較器２３はプレーンデコーダ
２１から出力された番号とプレーン番号レジスタ２２か
ら出力された番号を比較し、同一のプレーン番号のとき
にハイレベル信号´Ｈ´を出力する。次に本実施例によ
る比較の動作について詳細に説明する。
って形成される。プレーンとは一画面分の表示データが
記憶されているＶｉｄｅｏ ＲＡＭである。表示制御
回路６は複数個のプレーンから任意のプレーンを選択し
て、表示デバイスに表示データを表示させる。プレーン
デコーダ２１はアドレスバス３ｂを介し入力されたアド
レス信号をデコードし、プレーン番号を出力する。プレ
ーン番号レジスタ２２は、現在表示デバイス７が表示し
ている表示画面のプレーン番号を記憶しており、そのプ
レーン番号を出力する。比較器２３はプレーンデコーダ
２１から出力された番号とプレーン番号レジスタ２２か
ら出力された番号を比較し、同一のプレーン番号のとき
にハイレベル信号´Ｈ´を出力する。次に本実施例によ
る比較の動作について詳細に説明する。
【００２２】プレーンデコーダ２１は、アドレスバス３
ｂを介し入力されたアドレスデータをプレーン番号に変
換し、比較器２３に出力する。プレーン番号レジスタ２
２は比較器２３へプレーン番号を出力する。比較器２３
はこの２つのプレーン番号を比較し、一致した場合ハイ
レベル信号´Ｈ´を出力する。このハイレベル信号´Ｈ
´はＡＮＤゲート回路２５へ送られる。また、第１の発
明の実施例と同様に得られたＡＮＤゲート回路１３の出
力信号はＡＮＤゲート回路２５へ送られる。ＡＮＤゲー
ト回路２５は送られてきた信号がどちらもハイレベル信
号´Ｈ´のときのみタイマー１５へハイレベル信号´Ｈ
´を送る。すなわち、ＡＮＤゲート回路２５は表示中の
プレーンにデータが書き込まれたときのみ、ＡＮＤゲー
ト回路１３の出力信号´Ｈ´を有効とし、タイマー１５
に送る。
ｂを介し入力されたアドレスデータをプレーン番号に変
換し、比較器２３に出力する。プレーン番号レジスタ２
２は比較器２３へプレーン番号を出力する。比較器２３
はこの２つのプレーン番号を比較し、一致した場合ハイ
レベル信号´Ｈ´を出力する。このハイレベル信号´Ｈ
´はＡＮＤゲート回路２５へ送られる。また、第１の発
明の実施例と同様に得られたＡＮＤゲート回路１３の出
力信号はＡＮＤゲート回路２５へ送られる。ＡＮＤゲー
ト回路２５は送られてきた信号がどちらもハイレベル信
号´Ｈ´のときのみタイマー１５へハイレベル信号´Ｈ
´を送る。すなわち、ＡＮＤゲート回路２５は表示中の
プレーンにデータが書き込まれたときのみ、ＡＮＤゲー
ト回路１３の出力信号´Ｈ´を有効とし、タイマー１５
に送る。
【００２３】このことにより、表示デバイス７が表示し
ているプレーン以外のプレーンへ表示データを書き込む
とき、表示デバイス７に新たにデータを送る動作がおこ
らなくなり省電力化することになる。
ているプレーン以外のプレーンへ表示データを書き込む
とき、表示デバイス７に新たにデータを送る動作がおこ
らなくなり省電力化することになる。
【００２４】次に図４および図５を用いて第３の本願発
明の実施例を説明する。第３の発明は、ＶＲＡＭ５に表
示データを書き込むとき、前と同じデータならＶＲＡＭ
５から表示デバイス７にはデータを書き込まない機能を
第１の発明に追加したものである。
明の実施例を説明する。第３の発明は、ＶＲＡＭ５に表
示データを書き込むとき、前と同じデータならＶＲＡＭ
５から表示デバイス７にはデータを書き込まない機能を
第１の発明に追加したものである。
【００２５】ＶＲＡＭチップ３１はライトデータライン
３４、アドレスライン３６、リードライン３７、ライト
ライン３８が信号入力用に、リードデータライン３５が
信号出力用に接続されている。比較回路３２ａはリード
データとライトデータとを比較し、一致した場合、ハイ
レベル信号´Ｈ´を出力する。フリップフロップ３３は
、リード信号が入力されたとき、比較回路３２ａからの
信号を保持し、その信号をＯＲゲート回路３２ｂに出力
する。ＯＲゲート回路３２ｂはフリップフロップ３３か
らの出力がハイレベル信号´Ｈ´のとき、ライト信号（
ローレベル信号´Ｌ´）を無効とし、ハイレベル信号´
Ｈ´を出力する。タイマー１５はＯＲゲート回路３２ｂ
からの出力がローレベル信号´Ｌ´になると、リセット
されカウントを開始する。このとき、タイマー１５の出
力はローレベル信号´Ｌ´（ＶＲＡＭ５の読み込み可を
示す）である。そして、タイマー１５はカウント値が所
定の値に達すると、その出力をハイレベル信号´Ｈ´（
ＶＲＡＭ５の読み込み休止を示す）とする。このタイマ
ー１５の出力はＶＲＡＭ読み込みタイミング制御回路１
２に送られる。ＶＲＡＭ読み込みタイミング制御回路１
２は、タイマー１５の出力がローレベル´Ｌ´のとき、
所定の間隔でＶＲＡＭ５からデータを読み出し、表示デ
バイスに送る。また、タイマー１５の出力がハイレベル
´Ｈ´のとき、ＶＲＡＭ５からのデータの読み出しを休
止する。次に、本実施例の動作を説明する。
３４、アドレスライン３６、リードライン３７、ライト
ライン３８が信号入力用に、リードデータライン３５が
信号出力用に接続されている。比較回路３２ａはリード
データとライトデータとを比較し、一致した場合、ハイ
レベル信号´Ｈ´を出力する。フリップフロップ３３は
、リード信号が入力されたとき、比較回路３２ａからの
信号を保持し、その信号をＯＲゲート回路３２ｂに出力
する。ＯＲゲート回路３２ｂはフリップフロップ３３か
らの出力がハイレベル信号´Ｈ´のとき、ライト信号（
ローレベル信号´Ｌ´）を無効とし、ハイレベル信号´
Ｈ´を出力する。タイマー１５はＯＲゲート回路３２ｂ
からの出力がローレベル信号´Ｌ´になると、リセット
されカウントを開始する。このとき、タイマー１５の出
力はローレベル信号´Ｌ´（ＶＲＡＭ５の読み込み可を
示す）である。そして、タイマー１５はカウント値が所
定の値に達すると、その出力をハイレベル信号´Ｈ´（
ＶＲＡＭ５の読み込み休止を示す）とする。このタイマ
ー１５の出力はＶＲＡＭ読み込みタイミング制御回路１
２に送られる。ＶＲＡＭ読み込みタイミング制御回路１
２は、タイマー１５の出力がローレベル´Ｌ´のとき、
所定の間隔でＶＲＡＭ５からデータを読み出し、表示デ
バイスに送る。また、タイマー１５の出力がハイレベル
´Ｈ´のとき、ＶＲＡＭ５からのデータの読み出しを休
止する。次に、本実施例の動作を説明する。
【００２６】ＣＰＵ４はＶＲＡＭ５のデータを書き替え
るとき、まずアドレスライン３６へアドレス信号、ライ
トデータライン３４へライトデータ信号、リードライン
３７へリード信号を出力する。ＶＲＡＭのチップ３１は
リード信号の入力により、アドレス信号に対応するデー
タを読み出し、リードデータライン３５へリードデータ
を出力する。比較回路３２ａは、ライトデータ信号とリ
ードデータ信号を入力し、比較結果（コンペアＡ）を出
力する。また、フリップフロップ３３はリード信号の立
上がりで比較回路３２ａの比較結果（コンペアＡ）を取
り込み、このデータ（コンペアＢ）を出力する。ＣＰＵ
４は、この後、ライトライン３８へライト信号を出力す
る。ライト信号がローレベル´Ｌ´になると、既に送ら
れているライトデータ信号がＶＲＡＭチップ３１の指定
アドレスに書き込まれる。ＯＲゲート回路３２ｂは、ラ
イト信号とフリップフロップ３３の出力とを論理ＯＲ演
算し、タイマー１５へ送る。（コンペアＣ）ここで、リ
ードデータ信号とライトデータ信号の比較結果によって
、それぞれ場合分けをして説明する。
るとき、まずアドレスライン３６へアドレス信号、ライ
トデータライン３４へライトデータ信号、リードライン
３７へリード信号を出力する。ＶＲＡＭのチップ３１は
リード信号の入力により、アドレス信号に対応するデー
タを読み出し、リードデータライン３５へリードデータ
を出力する。比較回路３２ａは、ライトデータ信号とリ
ードデータ信号を入力し、比較結果（コンペアＡ）を出
力する。また、フリップフロップ３３はリード信号の立
上がりで比較回路３２ａの比較結果（コンペアＡ）を取
り込み、このデータ（コンペアＢ）を出力する。ＣＰＵ
４は、この後、ライトライン３８へライト信号を出力す
る。ライト信号がローレベル´Ｌ´になると、既に送ら
れているライトデータ信号がＶＲＡＭチップ３１の指定
アドレスに書き込まれる。ＯＲゲート回路３２ｂは、ラ
イト信号とフリップフロップ３３の出力とを論理ＯＲ演
算し、タイマー１５へ送る。（コンペアＣ）ここで、リ
ードデータ信号とライトデータ信号の比較結果によって
、それぞれ場合分けをして説明する。
【００２７】まず、リードデータ信号とライトデータ信
号が一致しない場合について説明する。比較回路３２ａ
は入力されたライトデータ信号とリードデータ信号の比
較結果が不一致なので、ローレベル信号´Ｌ´をフリッ
プフロップ３３に送る。フリップフロップ３３では、リ
ード信号の立ち上がりで、比較回路３２ａから送られた
信号を保持し、この信号を出力する。この場合、ローレ
ベル信号´Ｌ´を保持し、ＯＲゲート回路３２ｂに出力
する。ＯＲゲート回路３２ｂはフリップフロップ３３か
ら出力されたローレベル信号´Ｌ´に基づき、ライト信
号のローレベル信号´Ｌ´を有効とする。
号が一致しない場合について説明する。比較回路３２ａ
は入力されたライトデータ信号とリードデータ信号の比
較結果が不一致なので、ローレベル信号´Ｌ´をフリッ
プフロップ３３に送る。フリップフロップ３３では、リ
ード信号の立ち上がりで、比較回路３２ａから送られた
信号を保持し、この信号を出力する。この場合、ローレ
ベル信号´Ｌ´を保持し、ＯＲゲート回路３２ｂに出力
する。ＯＲゲート回路３２ｂはフリップフロップ３３か
ら出力されたローレベル信号´Ｌ´に基づき、ライト信
号のローレベル信号´Ｌ´を有効とする。
【００２８】つぎに、リードデータとライトデータが一
致する場合について説明する。比較回路３２ａは入力さ
れたライトデータ信号とリードデータ信号の比較結果が
一致なので、ハイレベル信号´Ｈ´をフリップフロップ
３３に送る。フリップフロップ３３ではリード信号の立
ち上がりで比較回路３２ａから送られた信号を保持し、
この信号を出力する。この場合、ハイレベル信号´Ｈ´
を保持し、この信号をＯＲゲート回路３２ｂに出力する
。次にＯＲゲート回路３２ｂはフリップフロップ３３か
ら出力されたハイレベル信号´Ｈ´に基づき、ライト信
号のローレベル信号´Ｌ´を無効とする。
致する場合について説明する。比較回路３２ａは入力さ
れたライトデータ信号とリードデータ信号の比較結果が
一致なので、ハイレベル信号´Ｈ´をフリップフロップ
３３に送る。フリップフロップ３３ではリード信号の立
ち上がりで比較回路３２ａから送られた信号を保持し、
この信号を出力する。この場合、ハイレベル信号´Ｈ´
を保持し、この信号をＯＲゲート回路３２ｂに出力する
。次にＯＲゲート回路３２ｂはフリップフロップ３３か
ら出力されたハイレベル信号´Ｈ´に基づき、ライト信
号のローレベル信号´Ｌ´を無効とする。
【００２９】以上のようにして、ＯＲゲート回路３２ｂ
から出力された信号は、否定回路４０に送られる。否定
回路４０は、この信号を反転し、タイマー１５に送る。 そして、第１の発明の実施例と同様にタイマー１５を駆
動する。タイマー１５は所定期間カウントし、ＶＲＡＭ
読み込みタイミング制御回路１２を休止状態にする。こ
のことにより、ＶＲＡＭ５に記憶されている表示データ
と書き替えられるデータが同じ場合、表示デバイス７を
新たに書き替える動作がおこらなくなり省電力化するこ
とになる。
から出力された信号は、否定回路４０に送られる。否定
回路４０は、この信号を反転し、タイマー１５に送る。 そして、第１の発明の実施例と同様にタイマー１５を駆
動する。タイマー１５は所定期間カウントし、ＶＲＡＭ
読み込みタイミング制御回路１２を休止状態にする。こ
のことにより、ＶＲＡＭ５に記憶されている表示データ
と書き替えられるデータが同じ場合、表示デバイス７を
新たに書き替える動作がおこらなくなり省電力化するこ
とになる。
【００３０】
【発明の効果】以上詳述してきたように本願発明は、電
子機器において、同一画面表示が一定時間続くと、記憶
手段からの表示データの読み出しを休止状態にすること
により、表示データは表示したままで、記憶手段からの
表示データの読み出し及び表示デバイスへのデータ書き
込みにかかる消費電力を節減することができる。
子機器において、同一画面表示が一定時間続くと、記憶
手段からの表示データの読み出しを休止状態にすること
により、表示データは表示したままで、記憶手段からの
表示データの読み出し及び表示デバイスへのデータ書き
込みにかかる消費電力を節減することができる。
【図１】本実施例の電子機器の全体構成を示すシステム
構成図である。
構成図である。
【図２】図１の表示制御回路６を詳細に示すブロック図
である。
である。
【図３】第２の実施例の表示制御回路６を示すブロック
図である。
図である。
【図４】第３の実施例のＶＲＡＭ５の周辺回路を示すブ
ロック図である。
ロック図である。
【図５】図４に示す各回路の入出力信号のタイミングを
示すタイミングチャートである。
示すタイミングチャートである。
１ キーボード
２ キーボード・コントローラ３
バス ３ａ データバス ３ｂ アドレスバス ３ｃ コントロールバス ４ ＣＰＵ ５ Ｖｉｄｅｏ ＲＡＭ ６ 表示制御回路 ７ 表示デバイス ８ メインメモリ １０ アドレスデコーダ １１ ＶＲＡＭ書き込みタイミング制御回路１２
ＶＲＡＭ読み込みタイミング制御回路１３
ＡＮＤゲート回路 １５ タイマー ２１ プレーンデコーダ ２２ プレーン番号レジスタ ２３ 比較器 ２５ ＡＮＤゲート回路 ３１ ＶＲＡＭチップ ３２ａ 比較回路 ３２ｂ ＯＲゲート回路 ３３ フリップフロップ ３４ ライトデータライン ３５ リードデータライン ３６ アドレスライン ３７ リードライン ３８ ライトライン ４０ 否定回路
バス ３ａ データバス ３ｂ アドレスバス ３ｃ コントロールバス ４ ＣＰＵ ５ Ｖｉｄｅｏ ＲＡＭ ６ 表示制御回路 ７ 表示デバイス ８ メインメモリ １０ アドレスデコーダ １１ ＶＲＡＭ書き込みタイミング制御回路１２
ＶＲＡＭ読み込みタイミング制御回路１３
ＡＮＤゲート回路 １５ タイマー ２１ プレーンデコーダ ２２ プレーン番号レジスタ ２３ 比較器 ２５ ＡＮＤゲート回路 ３１ ＶＲＡＭチップ ３２ａ 比較回路 ３２ｂ ＯＲゲート回路 ３３ フリップフロップ ３４ ライトデータライン ３５ リードデータライン ３６ アドレスライン ３７ リードライン ３８ ライトライン ４０ 否定回路
Claims (3)
- 【請求項１】 表示データを記憶する記憶手段と、前
記記憶手段から送られた表示データを各画素ごとに保持
するとともにその表示データを表示する表示デバイスと
、前記記憶手段から所定の間隔で表示データを読み出し
、前記表示デバイスに送る表示制御手段と、前記記憶手
段に記憶された表示データに所定期間書き替えがない状
態が続いたことを検出する検出手段とを具備し、前記検
出手段により表示データの書き替えが所定期間ない状態
が続いたことが検出された場合、前記表示制御手段は前
記記憶手段から表示データの読み出しを休止することを
特徴とする電子機器。 - 【請求項２】 請求項１の電子機器において、前記記
憶手段は前記表示デバイスに表示中の第１の表示データ
記憶領域と前記表示デバイスに表示されていない第２の
表示データ記憶領域とを有し、更に第１の表示データ記
憶領域内で所定期間書き替えがない状態が続いたか否か
を検出する表示データ書き替え検出手段とを有し、前記
表示データ書き替え検出手段により第１の表示データ記
憶領域の表示データに書き替えがない状態が続いたこと
が検出された場合、前記表示制御手段は前記記憶手段か
らの表示データの読み出しを休止することを特徴とする
電子機器。 - 【請求項３】 請求項１の電子機器において、更に前
記記憶手段の書き替えデータが書き替える前のデータと
同一か否か検出する一致検出手段と、この一致検出手段
により書き替えデータと書き替え前のデータが同一であ
ることが検出された場合、表示データの書き替えがない
とし、前記記憶手段に記憶された表示データに所定期間
書き替えがない状態が続いたことを検出する第２の検出
手段とを有し、前期第２の検出手段により表示データの
書き替えがない状態が続いたことが検出された場合、前
記表示制御手段は前記記憶手段からの表示データの読み
出しを休止することを特徴とする電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000539A JPH04242791A (ja) | 1991-01-08 | 1991-01-08 | 電子機器 |
| EP19920100073 EP0494610A3 (en) | 1991-01-08 | 1992-01-03 | Tft lcd control method for setting display controller in sleep state when no access to vram is made |
| KR1019920000121A KR920015369A (ko) | 1991-01-08 | 1992-01-08 | Vram에 대한 비액세스시에 디스플레이 제어기를 휴지 상태로 세트하는 tft lcd제어 방법 |
| US08/108,293 US5515080A (en) | 1991-01-08 | 1993-08-19 | TFT LCD control method for setting display controller in sleep state when no access to VRAM is made |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000539A JPH04242791A (ja) | 1991-01-08 | 1991-01-08 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242791A true JPH04242791A (ja) | 1992-08-31 |
Family
ID=11476553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000539A Pending JPH04242791A (ja) | 1991-01-08 | 1991-01-08 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004044A (ja) * | 2004-06-16 | 2006-01-05 | Sanyo Electric Co Ltd | 回路装置およびプログラム処理方法 |
-
1991
- 1991-01-08 JP JP3000539A patent/JPH04242791A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004044A (ja) * | 2004-06-16 | 2006-01-05 | Sanyo Electric Co Ltd | 回路装置およびプログラム処理方法 |
| JP4610236B2 (ja) * | 2004-06-16 | 2011-01-12 | 三洋電機株式会社 | 設定データ生成装置 |
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