JPH04241449A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、下部電極上に絶縁膜を介して上部電極を設
けた容量素子を有する半導体集積回路装置に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】Ａ／Ｄ変換器等のアナログ処理に使用さ
れる容量素子は、寄生容量が小さいことが望ましい。そ
こで、半導体基板の非活性領域の主面部に設けられた素
子間分離絶縁膜上に容量素子を設けることにより、寄生
容量の低減を図っている。この容量素子は、下部電極上
に絶縁膜を介在させて上部電極を設けることにより構成
されている。

【０００３】前記容量素子を構成する上部電極及び下部
電極の夫々は、例えば、多結晶珪素膜、またはアルミニ
ウム膜で構成されている。

【０００４】前記上部または下部電極をアルミニウム膜
で構成した場合には、後工程での熱処理によって溶融し
てしまう。つまり、耐熱性に問題がある。また、絶縁膜
として広く使用される酸化珪素膜または窒化珪素膜と、
アルミニウム膜との接着性が良くないため、絶縁膜の薄
膜化を図ることが難しいという問題がある。絶縁膜の薄
膜化を図ることができない場合には、単位面積当たりの
蓄積電荷量が減少する。このような理由から、前記上部
または下部電極は、一般に、多結晶珪素膜で構成されて
いる。

【０００５】一方、多結晶珪素膜で前記上部または下部
電極を構成した場合には、この多結晶珪素膜通に不純物
を注入し、この多結晶珪素膜の性質を金属に近づけるこ
とが行なわれている。この種の技術に関しては、例えば
、アイ・イー・イー、ジャーナル　　オブ　　ソリッド
　　ステイト　　サーキッツ、１６、１９８１年、第６
０８頁乃至第６１６頁（ＩＥＥＥ　　Ｊｏｕｒｎａｌ　
　Ｏｆ　　Ｓｏｌｉｄ−Ｓｔａｔｅ　　Ｃｉｒｃｕｉｔ
ｓ，Ｖｏｌ．１６（１９８９）ｐｐ．６０８−６１６）
、または、アイ・イー・イー、ジャーナル　　オブ　　
ソリッド　　ステート　　サーキッツ、２４、１９８９
年、第１６５頁乃至第１７３頁（ＩＥＥＥ　　Ｊｏｕｒ
ｎａｌ　　Ｏｆ　　Ｓｏｌｉｄ−Ｓｔａｔｅ　　Ｃｉｒ
ｃｕｉｔｓ，Ｖｏｌ．２４（１９８９）ｐｐ．１６５−
１７３）に記載されている。

【０００６】しかし、多結晶珪素膜中に導入または拡散
することができる不純物量は、多結晶珪素膜の固溶度に
より制限されるため、やはり半導体としての性質が残存
する。このため、絶縁膜と多結晶珪素膜との界面近傍に
、空間電荷層が形成される。絶縁膜と多結晶珪素膜との
界面近傍に空間電荷層が形成されている場合には、容量
素子に印加される電圧によって空間電荷層の広がりが変
化する。つまり、直列の寄生抵抗が存在するため、通常
のＭＩＳ容量と同様の特性を示し、容量素子の電圧依存
性が残存するという問題がある。

【０００７】また、下部電極と上部電極の夫々に注入さ
れている不純物量を同じにすることにより、容量素子の
電圧依存性を低減する方法が提案されている。しかし、
前記上部及び下部電極は、夫々異なる工程で形成される
ため、まったく同一の不純物濃度にすることは難しいと
いう問題がある。

【０００８】そこで、前記上部及び下部電極を多結晶珪
素膜で構成し、これらの容量素子を２個一組にし、一方
の容量素子に印加される固定電位と、他方の容量素子に
印加される固定電位とを、絶対値が等しく正負が逆の固
定電位にする方法が提案されている。この種の技術に関
しては、例えば、シンポジウム　　オン　　ブイ・エル
・エス・アイ　　サーキッツ、ダイジェスト　　オブ　
　テクニカル　　ペーパーズ、１９８９年、第５７頁乃
至第５８頁（Ｓｙｍｐｏｓｉｕｍ　　ＯｎＶＬＳＩ　　
Ｃｉｒｓｕｉｔｓ，Ｄｉｇｅｓｔ　　Ｏｆ　　Ｔｅｃｈ
ｉｃａｌ　　Ｐａｐｅｒｓ，（１９８９）ｐｐ．５７−
５８）に記載されている。

【０００９】この文献に記載されている半体集積回路装
置においては、前記絶対値が等しく正負が逆の固定電位
を発生させるために、基準電圧発生回路が２個設けられ
ている。この構成によれば、例えば、印加される電圧が
大きくなった場合に、一方の容量素子の蓄積電荷量が増
加し、他方の容量素子の蓄積電荷量も増加する。ここで
、これら一対の容量素子の蓄積電荷は、互いに正負が逆
なので、合成の出力としては互いに打ち消し合い、電圧
の変化による合成出力の変化は低減される。これにより
、半導体集積回路装置の精度を向上することができる。

【００１０】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。

【００１１】前記一対の容量素子を用いる方法の場合に
は、基準電圧発生回路が２個必要なので、基準電圧発生
回路を配置するのに必要な面積に相当する分、半導体集
積回路装置の集積度が低下するという問題がある。

【００１２】また、前記２個の基準電圧発生回路の夫々
には、許容されている電圧範囲がある。しかし、夫々の
基準電圧発生回路で許容電圧範囲内で発生した誤差が互
いに強め合う場合には、誤差が大きくなるので、半導体
集積回路装置の精度が低下するという問題があった。

【００１３】本発明の目的は、下部電極上に絶縁膜を介
して上部電極を設けた容量素子を有する半導体集積回路
装置において、精度を向上することが可能な技術を提供
することにある。

【００１４】本発明の他の目的は、下部電極上に絶縁膜
を介して上部電極を設けた容量素子を有する半導体集積
回路装置において、精度を向上すると共に、集積度を向
上することが可能な技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１６】

【課題を解決するための手段】（１）第１層目の導電膜
で構成される下部電極、この下部電極上に絶縁膜を介し
て設けられた第２層目の導電膜で構成される上部電極の
夫々から構成される第１及び第２の容量素子を備えた半
導体集積回路装置であって、前記第１容量素子の下部電
極と第２容量素子の上部電極とを電気的に接続し、前記
第１容量素子の上部電極と第２容量素子の下部電極とを
電気的に接続する。

【００１７】（２）前記第１及び第２容量素子の上部電
極または下部電極を、夫々異なる所定電位に接続し、前
記第１及び第２容量素子の下部電極または上部電極を電
気的に接続する。

【００１８】（３）第１導電型の半導体基板の非活性領
域の主面部に、前記半導体基板の活性領域の主面部に設
けられる第２導電型の半導体領域よりも不純物濃度が高
い第２導電型の半導体領域を設け、この半導体領域を固
定電位に接続し、この半導体領域上に素子間分離絶縁膜
を設け、この素子間分離絶縁膜上に前記容量素子を設け
る。

【００１９】

【作用】前述した手段（１）または（２）によれば、例
えば、前記第１及び第２容量素子に印加される電圧が大
きくなった場合には、例えば、第１容量素子の絶縁膜と
電極との界面近傍の空間電荷層の広がりが大きくなるた
め、この第１容量素子の蓄積電荷量が増大する。一方、
前記第１容量素子に直列または並列に接続されている第
２容量素子には、前記第１容量素子と逆方向の電圧が印
加されるので、この第２容量素子の絶縁膜と電極との界
面近傍の空間電荷層の広がりは小さくなり、蓄積電荷量
が減少する。つまり、第１及び第２容量素子の夫々の蓄
積電荷量の変化量は互いに相殺し合うので、第１及び第
２容量素子に印加される電圧が変化しても、合成の出力
としての容量の変動を低減することができる。すなわち
、容量素子の電圧依存性を小さくすることができる。 これにより、半導体集積回路装置の精度を向上すること
ができる。

【００２０】また、同時に、必要な固定電位は、例えば
、回路の接地電位と、これに対する正または負の基準電
位の２つのみなので、基準電圧発生回路を２個設ける必
要はなくなり、基準電圧発生回路を１個配置するのに必
要な面積に相当する分、半導体集積回路装置の集積度を
向上することができる。

【００２１】前述した手段（３）によれば、例えば、半
導体基板の活性領域に設けられている能動素子の動作に
よって半導体基板の電位が変動しても、前記不純物濃度
が高い第２導電型の半導体領域は固定電位に接続されて
いるので、この半導体領域の電位変動は低減される。従
って、前記第１または第２容量素子の下部電極を上部電
極、前記素子間分離絶縁膜を誘電体膜、前記第２導電型
の半導体領域を下部電極とする寄生容量の容量変動を低
減することができる。これにより、前記第１及び第２容
量素子の電圧依存性に影響を及ぼす前記寄生容量の容量
変動を低減することができるので、更に、前記第１及び
第２容量素子の電圧依存性を低減することができる。こ
れにより、半導体集積回路装置の精度を向上することが
できる。

【００２２】

【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。

【００２３】なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。

【００２４】［実施例１］本発明２実施例１の半導体集
積回路装置が有するＡ／Ｄ変換回路の構成を、図２（等
価回路図）を用いて説明する。

【００２５】図２に示すように、本実施例１のＡ／Ｄ変
換回路は、増幅器ＡＭＰの入力部に容量素子Ｃ１乃至Ｃ
ｎの一方の電極を接続し、容量素子Ｃ１乃至Ｃｎの他方
の電極をＭＩＳＦＥＴ等からなるスイッチＳ１１、Ｓ１
２、Ｓ１３乃至Ｓｎ１、Ｓｎ２、Ｓｎ３を介して、アナ
グ入力電圧Ｖｉｎ、基準電圧Ｖｒｅｆ、接地電圧（ＧＮ
Ｄ）の夫々に接続することにより構成されている。また
、前記増幅回路ＡＭＰの出力は、ＭＩＳＦＥＴ等からな
るスイッチＳｒにより、入力側に接続されている。

【００２６】次に、前記図２に示すＡ／Ｄ変換回路の回
路動作、及び容量素子Ｃ１乃至Ｃｎの電圧依存性に起因
する誤差について説明する。

【００２７】リセット信号により、スイッチＳｒをオン
にする。また、スイッチＳ１３乃至Ｓｎ３がすべて接続
され、すべての容量素子Ｃ１乃至Ｃｎにはアナログ電圧
Ｖｉｎが印加される。この際、前記増幅器ＡＭＰの入力
電圧は、Ｖｒになる。

【００２８】次に、スイッチＳｒをオフにし、リセット
を解除する。そして、Ｖｒの電圧を保つように、スイッ
チＳ１１、Ｓ１２乃至Ｓｎ１、Ｓｎ２が制御され、容量
素子Ｃ１乃至Ｃｎは、基準電圧Ｖｒｅｆまたは回路の接
地電圧Ｖｓｓに接続される。いま、例えば、ｙ個の容量
素子が基準電圧Ｖｒｅｆに接続されている。また、例え
ば、ｘ個の容量素子が、接地電圧Ｖｓｓに接続されてい
る。

【００２９】容量素子の電圧依存性において、電圧の一
次の項が支配的であるとすれば、容量Ｃは、Ｃ＝Ｃ０（
１＋αＶ）・・・１ と表わされる。

【００３０】（１）リセット時に蓄えられる電荷Ｑは、
　　Ｑ＝（Ｖｉｎ−Ｖｒ）（ｘ＋ｙ）Ｃ０［１＋α（Ｖ
ｉｎ−Ｖｒ）］・・・２で表わされる。

【００３１】（２）逐次比較後に蓄えられる電荷Ｑは、
Ｑ１＝−ＶｒｘＣ０［１−αＶｒ］ Ｑ２＝（Ｖｒｅｆ−Ｖｒ）ｙＣ０［１＋α（Ｖｒｅｆ−
Ｖｒ）］で表わされる。

【００３２】従って、誤差となる電位ΔＶは、

【００３
３】

【数１】

【００３４】ここで、

【００３５】

【数２】

【００３６】であるから、 ΔＶ＝Ｖｉｎ（Ｖｉｎ−Ｖｒｅｆ）α となる。

【００３７】従って、１次の電圧係数であるαが小さい
ほど、誤差も小さいことになる。

【００３８】図３（等価回路図）は、従来の容量素子Ｃ
ｓと本発明の容量素子ＣｐまたはＣｓｒを示すものであ
る。 前記容量素子Ｃｓは、半導体基板の非活性領域の主面部
に設けられた素子間分離絶縁膜上に、下部電極７を設け
、この下部電極７上に絶縁膜を介して上部電極１０を設
けることにより構成されている。

【００３９】前記容量素子Ｃｐは、前記容量素子Ｃｓを
２個一組にし、一方の容量素子の下部電極と他方の容量
素子の上部電極１０とを夫々接続して構成される並列容
量である。

【００４０】前記容量素子Ｃｓｒは、前記容量素子Ｃｓ
を２個一組にし、例えば、容量素子の上部電極１０を夫
々異なる固定電圧に接続し、下部電極７同士を電気的に
接続して構成される直列容量である。または、前記容量
素子の下部電極７を夫々異なる固定電位に接続し、上部
電極１０同士を電気的に接続して構成される。

【００４１】次に、図４（容量素子の電圧依存性を示す
図）を用いて、容量素子の電圧依存性について説明する
。

【００４２】図４は、面積１ｍｍ２、絶縁膜厚３８ｎｍ
の試料で測定した結果である。なお、下部電極は多結晶
珪素膜、上部電極は多結晶珪素膜上にタングステンシリ
サイド（ＷＳｉ）膜を形成したポリサイドで構成されて
いる。また、絶縁膜は、酸化珪素膜で構成されている。

【００４３】容量素子Ｃｓ１は、従来の容量素子Ｃｓに
おいて、下部電極を接地電圧Ｖｓｓに接続した場合であ
る。 容量素子Ｃｓ２は、上部電極を接地電圧Ｖｓｓに接続し
た場合である。

【００４４】容量素子Ｃｐは、容量素子Ｃｓを並列に接
続したものである。容量素子Ｃｓｒは、容量素子Ｃｓを
直列に接続したものである。

【００４５】図４に示すように、本実施例１の容量素子
ＣｐまたはＣｓｒの電圧依存性は小さくなっている。つ
まり、前記容量素子ＣｐまたはＣｓｒに印加される電圧
が大きくなった場合に、例えば、一方の容量素子Ｃｓの
絶縁膜と電極との界面近傍の空間電荷層の広がりが大き
くなるため、この容量素子Ｃｓの蓄積電荷量が増大する
。一方、前記容量素子Ｃｓと直列または並列に接続され
ている他方の容量素子Ｃｓには、前記容量素子と逆方向
の電圧が印加されるので、他方の容量素子Ｃｓの絶縁膜
と電極との界面近傍の空間電荷層の広がりは小さくなり
、蓄積電荷量が減少する。つまり、夫々の容量素子Ｃｓ
の蓄積電荷量の変化量は互いに相殺し合うので、並列ま
たは直列に接続された容量素子ＣｐまたはＣｓｒに印加
される電圧が変化しても、合成の出力としての容量の変
動を低減することができる。すなわち、容量素子Ｃｓま
たはＣｓｒの電圧依存性を小さくすることができる。こ
れにより、半導体集積回路装置の精度を向上することが
できる。

【００４６】前記容量素子Ｃｓ１、Ｃｓ２、Ｃｐ、Ｃｓ
ｒの夫々の１次の電圧係数αは、夫々以下の値になった
。

【００４７】 Ｃｓ１　　　　　　　　　：α＝−１２５ｐｐｍ／ＶＣ
ｓ２　　　　　　　　　：α＝　　１２９ｐｐｍ／ＶＣ
ｐまたはＣｓｒ：α＝　　　　　　２ｐｐｍ／Ｖこのよ
うに、本実施例１の構成によれば、逐次比較型Ａ／Ｄ変
換器の誤差を、従来の１／１０乃至１／５０にすること
ができる。

【００４８】次に、図１（要部平面図）及び図５（前記
図１のＡ−Ａ線で切った要部断面図）の夫々を用いて、
本実施例１の容量素子の具体的な構成を説明する。

【００４９】夫々の容量素子Ｃ１，Ｃ２は、素子間分離
絶縁膜４上に形成された下部電極７、この下部電極７上
に絶縁膜９を介在させて設けられた上部電極１０の夫々
から構成されている。前記素子間分離絶縁膜４は、例え
ば、酸化珪素膜で構成されている。この素子間分離絶縁
膜４は、ｐ−型半導体基板１の非活性領域の主面部にお
いて、ｎ−型ウェル領域２の主面部に設けられている。

【００５０】前記下部電極７は、例えば、多結晶珪素膜
で構成されている。この多結晶珪素膜は、第１層目の導
電膜である。この多結晶珪素膜中には、例えば、ｎ型不
純物が注入されている。

【００５１】前記上部電極１０は、多結晶珪素膜、また
は多結晶珪素膜上にシリサイド膜または金属膜を積層し
た積層膜で構成されている。この多結晶珪素膜または積
層膜は、第２層目の導電膜である。この多結晶珪素膜中
には、例えば、ｎ型不純物が注入されている。

【００５２】前記図１及び図５は、並列容量の場合を示
す。第１容量素子Ｃ１の下部電極７と第２容量素子Ｃ２
の上部電極１０とは、接続孔１４を通して配線１５によ
り電気的に接続されている。また、第１容量素子Ｃ１の
上部電極１０と第２容量素子Ｃ２の下部電極７とは、接
続孔１４を通して配線１５により接続されている。この
配線１５は、例えば、アルミニウム膜で構成されている
。 この配線１５は、絶縁膜１３の上層に設けられている。 この絶縁膜１３は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ　
　Ｓｉｌｉｃａｔｅ　　Ｇｌａｓｓ）膜またはＢＰＳＧ
（Ｂｏｒｏｎ　　Ｐｈｏｓｐｈｏ　　Ｓｉｌｉｃａｔｅ
　　Ｇｌａｓｓ）膜で構成されている。

【００５３】図６（要部平面図）及び図７（図６のＢ−
Ｂ線で切った要部断面図）は直列容量の場合を示す。第
１容量素子Ｃ１の下部電極７と第２容量素子Ｃ２の下部
電極７とは、接続孔１４を通して配線１５により電気的
に接続されている。

【００５４】図８（要部平面図）及び図９（図８のＣ−
Ｃ線で切った要部断面図）は、他の直列容量の場合を示
す。第１容量素子Ｃ１の上部電極１０と第２容量素子Ｃ
２の上部電極１０は、接続孔１４を通して、配線１５に
より接続されている。

【００５５】図１０（要部平面図）及び図１１（図１０
のＤ−Ｄ線で切った要部断面図）は、他の直列容量の場
合を示す。第１容量素子Ｃ１と第２容量素子Ｃ２の上部
電極１０を一体に構成することにより、第２電極１０間
は、電気的に接続されている。

【００５６】図１２（要部平面図）及び図１３（図１２
のＥ−Ｅ線で切った要部断面図）は、他の直列容量の場
合を示す。第１容量素子Ｃ１と第２容量素子Ｃ２の下部
電極７を一体に構成することにより、下部電極７間は電
気的に接続されている。

【００５７】図１４（要部断面図）は、本実施例１の容
量素子を備えた半導体集積回路装置の要部断面図である
。

【００５８】図１４に示すように、この半導体集積回路
装置は、容量素子Ｃ、抵抗Ｒ、論理回路を構成するｎチ
ャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴ
Ｑｐ、ＥＰＲＯＭのメモリセルに情報を書き込む際に使
用されるＭＩＳＦＥＴＱｗ及びＥＰＲＯＭのメモリセル
を構成する電界効果型トランジスタＱｅの夫々を備えて
いる。

【００５９】前記半導体集積回路装置は、ｐ−型半導体
基板１で構成されている。このｐ−型半導体基板１は、
例えば、単結晶珪素で構成されている。このｐ−型半導
体基板１の主面部には、ｎ−型ウェル領域２、ｐ−型ウ
ェル領域３の夫々が設けられている。また、このｐ−型
半導体基板１の非活性領域の主面部には、素子間分離絶
縁膜４が設けられている。この素子間分離絶縁膜４は、
例えば、酸化珪素膜で構成されている。この素子間分離
絶縁膜４の下の領域において、前記ｐ−型ウェル領域３
の主面部には、ｐ型のチャネルストッパ領域５が設けら
れている。各素子間は、これらの素子間分離絶縁膜４及
びチャネルストッパ領域５により、絶縁分離されている
。

【００６０】前記容量素子Ｃは、前記素子間分離絶縁膜
４上に設けられている。この容量素子Ｃは、前記素子間
分離絶縁膜４上に設けられた下部電極７、この下部電極
７上に絶縁膜９を介在させて設けられた上部電極１０の
夫々から構成されている。前記下部電極７は、例えば、
多結晶珪素膜で構成されている。この多結晶珪素膜中に
は、例えば、ｎ型不純物が注入されている。この多結晶
珪素膜は、第１層目の導電膜である。前記絶縁膜９は、
例えば、酸化珪素膜で構成されている。前記上部電極１
０は、例えば、多結晶珪素膜の単層膜、または多結晶珪
素膜上にシリサイド膜または金属膜を積層した積層膜で
構成されている。この上部電極を構成する多結晶珪素膜
中には、例えば、ｎ型不純物が注入されている。この多
結晶珪素膜または積層膜は、第２層目の導電膜である。 これらの上部電極１０及び下部電極７の夫々には、層間
絶縁膜１３に設けられた接続孔１４を通して、配線１５
の一端が接続されている。この配線１５の他端は、図示
しない領域において、この容量素子Ｃと一組になる容量
素子Ｃの上部電極（１０）または下部電極（７）に接続
されている。前記層間絶縁膜１３は、例えば、ＰＳＧ膜
またはＢＰＳＧ膜で構成されている。前記配線１５は、
例えば、アルミニウム膜で構成されている。

【００６１】前記容量素子Ｃが設けられている領域のｎ
−型ウェル領域２は、活性領域に設けられているｎ−型
ウェル領域２と電気的に絶縁されている。また、このｎ
−型ウェル領域２は、ｎ＋型半導体領域１１及び配線１
５の夫々を介して、固定電圧に接続されている。この固
定電圧は、電圧電圧Ｖｃｃ、回路の接地電圧Ｖｓｓ、ま
たは基準電圧Ｖｒｅｆのいずれかである。この構成によ
れば、ノイズ等によって、基板電位が変動しても、前記
ｎ−型ウェル領域２の電位変動は低減されるので、基板
電位の変動による誤動作を低減することができる。

【００６２】前記抵抗Ｒは、前記素子間分離絶縁膜４上
に設けられている。この抵抗Ｒは、前記下部電極７と同
一工程で形成された第１層目の導電膜で構成されている
。また、この抵抗Ｒを、前記上部電極１０と同一工程で
形成される第２層目の導電膜で構成しても良い。

【００６３】前記論理回路を構成するｎチャネル型ＭＩ
ＳＦＥＴＱｎ及びｐチャネル型ＭＩＳＦＥＴＱｐの夫々
は、増幅器ＡＭＰ等のアナログ回路やディジタル回路を
構成する。

【００６４】前記ｎチャネル型ＭＩＳＦＥＴＱｎは、ｐ
−型ウェル領域３の主面に設けられたゲート絶縁膜８、
このゲート絶縁膜８上に設けられたゲート電極１０、ソ
ース領域とドレイン領域を構成する一対のｎ＋型半導体
領域１１の夫々から構成されている。前記ゲート絶縁膜
８は、例えば、酸化珪素膜で構成されている。前記ゲー
ト電極１０は、前記容量素子Ｃの上部電極１０と同一の
工程で形成される。つまり、このゲート電極１０は、第
２層目の導電膜で構成されている。前記一対のｎ＋型半
導体領域１１の一方には、層間絶縁膜１３に設けられた
接続孔１４を通して、配線１５の一端が接続されている
。

【００６５】前記ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ
−型ウェル領域２の主面に設けられたゲート絶縁膜８、
このゲート絶縁膜８上に設けられたゲート電極１０、ソ
ース領域とドレイン領域を構成する一対のｐ＋型半導体
領域１２の夫々から構成されている。前記ゲート電極１
０は、前記容量素子Ｃの上部電極１０と同一工程で形成
される。つまり、このゲート電極１０は、第２層目の導
電膜で構成されている。前記一対のｐ＋型半導体領域１
２の一方には、層間絶縁膜１３に設けられた接続孔１４
を通して、前記配線１５の他端が接続されている。つま
り、このｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体
領域１２の一方と、前記ｎチャネル型ＭＩＳＦＥＴＱｎ
のｎ＋型半導体領域１１の一方とは、前記配線１５を介
して電気的に接続されている。

【００６６】前記書込み時に使用されるＭＩＳＦＥＴＱ
ｗは、ｎチャネル型で構成されている。このＭＩＳＦＥ
ＴＱｗは、ｐ−型ウェル領域３の主面に設けられたゲー
ト絶縁膜６、このゲート絶縁膜６上に設けられたゲート
電極７、一対のｎ＋型半導体領域１１の夫々から構成さ
れている。前記ゲート絶縁膜６は、前記ゲート絶縁膜８
と異なる工程で形成される。また、このゲート絶縁膜６
の膜厚は、前記ゲート絶縁膜８の膜厚よりも厚く構成さ
れている。これは、ＥＰＲＯＭのメモリセルに情報を書
き込む際の高電圧を駆動するためである。前記ゲート電
極７は、前記容量素子Ｃの下部電極７と同一工程で形成
される。つまり、このゲート電極７は、第１層目の導電
膜で構成されている。

【００６７】前記ＥＰＲＯＭのメモリセルを構成する電
界効果型トランジスタＱｅは、ｐ−型ウェル領域３の主
面部に設けられたゲート絶縁膜６、このゲート絶縁膜６
上に設けられた電荷蓄積用ゲート電極７、この電荷蓄積
用ゲート電極７上に絶縁膜９を介在させて設けられた制
御ゲート電極１０、一対のｎ＋型半導体領域１１の夫々
から構成されている。前記電荷蓄積用ゲート電極７は、
前記容量素子Ｃの下部電極７と同一工程で形成される。 つまり、この電荷蓄積用ゲート電極７は、第１層目の導
電膜で構成されている。前記絶縁膜９は、前記容量素子
Ｃの絶縁膜９と同一の工程で形成されている。前記制御
ゲート電極１０は、前記容量素子Ｃの上部電極１０と同
一工程で形成される。つまり、このゲート電極１０は、
第２層目の導電膜で構成されている。

【００６８】次に、この半導体集積回路装置の製造方法
を、図１５乃至図１８（製造工程毎に示す要部断面図）
を用いて説明する。

【００６９】まず、図１５に示すように、公知の技術に
より、ｐ−型半導体基板１の主面部に、ｎ−型ウェル領
域２、ｐ−型ウェル領域３、素子間分離絶縁膜４、ｐ型
のチャネルストッパ領域５、ゲート絶縁膜６の夫々を形
成する。

【００７０】次に、図１６に示すように、前記ゲート絶
縁膜６上に、容量素子Ｃの下部電極７、ＭＩＳＦＥＴＱ
ｗのゲート電極７、電界効果型トランジスタＱｅの電荷
蓄積用ゲート電極７の夫々を構成する第１層目の導電膜
７を形成する。この第１層目の導電膜７は、例えば、Ｃ
ＶＤ法によって多結晶珪素膜を堆積することにより形成
する。また、この多結晶珪素膜には、抵抗値を低減する
ために、ｎ型不純物を注入する。このｎ型不純物の注入
は、膜堆積中または膜堆積後のいずれの工程で行なって
も良い。アナログ処理の場合には、比較的抵抗値が大き
い抵抗Ｒが必要となる場合がある。この場合には、抵抗
Ｒを形成するのに必要な量のｎ型不純物を注入した後、
容量素子Ｃの下部電極７、ＭＩＳＦＥＴＱｗのゲート電
極７及び電界効果型トランジスタＱｅの電荷蓄積用ゲー
ト電極７の夫々の形成領域に、選択的に前記注入量より
も高濃度の不純物を注入すれば良い。この後、前記導電
膜７をマスクとして、前記ゲート絶縁膜６を除去する。

【００７１】次に、容量素子Ｃの誘電体膜及び電界効果
型トランジスタＱｅの電荷蓄積用絶縁膜を構成する絶縁
膜９を形成する。この絶縁膜９は、前記導電膜７を構成
する多結晶珪素膜を熱酸化することにより形成する。ま
た、同時に、この熱酸化工程により、ゲート絶縁膜８を
形成する。

【００７２】次に、第２層目の導電膜１０を形成する。 この第２層目の導電膜１０は、多結晶珪素膜の単層膜、
または多結晶珪素膜上にシリサイド膜または金属膜を形
成した積層膜で形成する。この第２層目の導電膜１０を
構成する多結晶珪素膜には、前記導電膜７と同様に不純
物を注入する。この際、この第２層目の導電膜１０に注
入する不純物量と、前記第１層目の導電膜７に注入する
不純物量を同一またはほぼ同一にすることにより、容量
素子Ｃの電圧依存性を低減することができる。

【００７３】次に、図１７に示すように、メモリセル形
成領域を、例えば、フォトレジスト膜で覆い、前記導電
膜１０をパターンニングする。この工程により、容量素
子の上部電極１０、ｎチャネル型ＭＩＳＦＥＴＱｎ及び
ｐチャネル型ＭＩＳＦＥＴＱｐの夫々のゲート電極１０
を形成する。なお、電界効果型トランジスタＱｅの制御
ゲート電極１０は、そのゲート幅方向のみが規定される
。この後、前記フォトレジスト膜を除去する。

【００７４】次に、メモリセルの形成領域以外の領域を
、例えば、フォトレジスト膜で覆い、前記第２層目の導
電膜、絶縁膜、第１層目の導電膜の夫々をパターンニン
グし、電界効果型トランジスタＱｅの制御ゲート電極１
０及び電荷蓄積用ゲート電極７の夫々を形成する。この
パターンニングの際には、前記電荷蓄積用ゲート電極７
のゲート長方向を規定する。この後、前記第１層目の導
電膜７と第２層目の導電膜１０の夫々を覆うように、熱
酸化法で絶縁膜１６を形成する。この絶縁膜１６は、前
記第１層目の導電膜７及び第２層目の導電膜１０の夫々
をパターンニングする際に薄くなったこれらの第１層目
の導電膜７及び第２層目の導電膜１０の端部を補強する
と共に、ＥＰＲＯＭの電荷蓄積用ゲート電極７に蓄積さ
れた電荷がリークするのを低減する。この後、ｎ＋型半
導体領域１１及びｐ＋型半導体領域１２の夫々を形成す
る。

【００７５】次に、ＢＰＳＧ膜またはＰＳＧ膜で、絶縁
膜１３を形成する。この後、この絶縁膜１３に接続孔１
４を形成する。

【００７６】次に、前記絶縁膜１３上に、配線１５を形
成する。この配線１５は、アルミニウム膜を形成した後
、このアルミニウム膜をパターンニングすることにより
形成する。この工程までを行なうことにより、前記図１
４に示す本実施例１の半導体集積回路装置は、完成する
。

【００７７】以上、説明したように、本実施例１の構成
によれば、アナログ処理に使用する容量素子Ｃの電圧依
存性を低減できるので、高性能のアナログ処理を行なう
ことができる。

【００７８】また、容量素子Ｃと、ＥＰＲＯＭのメモリ
セルを構成する電界効果型トランジスタＱｅの形成とを
、概略、同一の製造工程で形成することができるので、
ＥＰＲＯＭのメモリセルを有するアナログ処理可能な半
導体集積回路装置を容易に製造することができる。

【００７９】また、ＥＰＲＯＭのメモリセルを備えてい
るので、基準電圧等のトリミングを容易に行なうことが
できる。

【００８０】［実施例２］本発明の実施例２の半導体集
積回路装置の構成及び製造方法を、図１９及び図２０（
実施例２の半導体集積回路装置の製造工程の一部を示す
要部断面図）を用いて説明する。

【００８１】図２０に示すように、本実施例２の容量Ｃ
の誘電体膜は、下層側から、酸化珪素膜、窒化珪素膜、
酸化珪素膜を順次積層した積層膜で構成されている。

【００８２】まず、前記図１５に示す工程までを行なう
。この後、下部電極７を構成する多結晶珪素膜を堆積し
、この多結晶珪素膜上に絶縁膜１０７を形成する。この
絶縁膜１０７は、誘電体膜を、酸化珪素膜、窒化珪素膜
の積層膜で構成する場合には、窒化珪素膜で形成する。 また、前記誘電体膜を、酸化珪素膜、窒化珪素膜、酸化
珪素膜の積層膜で構成する場合には、酸化珪素膜、窒化
珪素膜の夫々を、多結晶珪素膜上に順次積層した積層膜
で形成する。

【００８３】次に、図１９に示すように、前記絶縁膜１
０７と、下部電極７をマスクとして、不要なゲート絶縁
膜６を除去する。この後、新たに、熱酸化でゲート絶縁
膜８を形成する。この際、同時に、前記絶縁膜１０７の
上層の窒化珪素膜上にも酸化珪素膜で形成される。従っ
て、この熱酸化を行なうことにより、酸化珪素膜、窒化
珪素膜の積層膜、または、酸化珪素膜、窒化珪素膜、酸
化珪素膜の積層膜で構成される絶縁膜１７が形成される
。この後、前記図１７及び図１８に示す工程を行なうこ
とにより、本実施例２の半導体集積回路装置は完成する
。

【００８４】以上、説明したように、本実施例２の半導
体集積回路装置の構成及び製造方法によれば、容量Ｃの
誘電体膜９を酸化珪素膜よりも誘電率の大きい窒化珪素
膜を用いて構成したことにより、単位面積当たりの容量
を大きくすることができる。これにより、容量の占める
面積を縮少することができる。

【００８５】［実施例３］本発明の実施例３の半導体集
積回路装置の構成を、図２１（等価回路図）を用いて説
明する。

【００８６】図２１に示すように、本実施例３の半導体
集積回路装置は、容量Ｃ１乃至Ｃｎと、増幅器ＡＭＰの
間に、ダイオードＤが接続されている。

【００８７】次に、本実施例３の半導体集積回装置の具
体的な構成を、図２２（要部断面図）を用いて説明する
。なお、図２２では、ｎチャネルＭＩＳＦＥＴＱｎをゲ
ート幅方向の切断線で切った断面を示す。

【００８８】図２２に示すように、前記ダイオードＤは
、ｐ−型ウェル領域２とｎ＋型半導体領域１１の夫々か
ら構成されている。このダイオードＤの接合容量は、前
記容量素子Ｃの容量よりも充分に小さく構成されている
。

【００８９】前記容量素子Ｃの上部電極１０（または図
示しない下部電極７）と、増幅器ＡＭＰを構成するｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極１０とは、接続
孔１４を通して配線１５により電気的に接続されている
。また、この配線１５は、接続孔１４を通して、前記ダ
イオードＤを構成するｎ＋型半導体領域１１と電気的に
接続されている。

【００９０】半導体集積回路装置の製造工程には、種々
の帯電工程（例えば、イオン注入工程、フォトレジスト
膜の除去工程、ドライエッチング工程等）がある。ｎチ
ャネルＭＩＳＦＥＴＱｎのゲート電極１０及びこれに接
続されている容量素子Ｃの上部電極１０（または下部電
極７）がフローティング状態にある時には、前記帯電工
程で、これらのゲート電極１０及び容量素子Ｃの上部電
極１０（または下部電極７）が帯電する。この結果、ゲ
ート絶縁膜８に印加される電界が強くなり、ゲート絶縁
膜８の劣化によるｎチャネルＭＩＳＦＥＴＱｎの電気的
特性の変動、またはゲート絶縁膜８の破壊が生じる。本
実施例３の構成によれば、前記ダイオードＤを設けたこ
とにより、前記帯電工程で前記ｎチャネルＭＩＳＦＥＴ
Ｑｎのゲート電極１０または容量素子Ｃの上部電極１０
（または下部電極７）が帯電した場合に、帯電している
電荷を前記ダイオードＤを介して基板側に逃す（リーク
させる）ことができるので、ｎチャネルＭＩＳＦＥＴＱ
ｎのゲート電極１０の帯電による電気的特性の変動、ま
たはゲート絶縁膜８の破壊を防止することができる。

【００９１】以上、説明したように、本実施例３の構成
によれば、増幅器ＡＭＰの入力ゲートを構成するｎチャ
ネルＭＩＳＦＥＴＱｎの電気的特性が、半導体集積回路
装置の製造工程での帯電によって劣化することを防止す
ることができるので、精度の良いアナログ回路を備えた
半導体集積回路装置を製造することができる。

【００９２】［実施例４］次に、本発明の実施例４の半
導体集積回路装置の構成を、図２３乃至図２５（実施例
４の半導体集積回路装置の要部断面図）を用いて説明す
る。

【００９３】図２３に示すように、本実施例４の半導体
集積回路装置は、ｐチャネル型ＭＩＳＦＥＴＱｐの形成
領域（活性領域）のｎ−型ウェル領域２よりも不純物濃
度が高いｎ型ウェル領域２０１を、容量素子Ｃの形成領
域（非活性域）の素子間分離絶縁膜４の下の領域におい
て、ｐ−型半導体基板１の主面部に設け、前記ｎ型ウェ
ル領域２０１を固定電位に接続したものである。

【００９４】容量素子Ｃの下部電極７を上部電極、素子
間分離絶縁膜４を誘電体膜、ｎ−型ウェル領域２を下部
電極とする寄生容量もＭＩＳ容量である。一方、前記ｐ
チャネル型ＭＩＳＦＥＴＱｐの形成領域のｎ−型ウェル
領域２の不純物濃度は、このｐチャネル型ＭＩＳＦＥＴ
Ｑｐの電気的特性を満たすために制限されるため、所定
値以上の不純物濃度にすることはできない。そこで、本
実施例４では、前記寄生容量による容量素子Ｃの電圧依
存性を低減するために、前記ｎ型ウェル領域２０１を設
けている。また、このｎ型ウェル領域２０１には、接続
孔１４を通して、配線１５が接続されている。この配線
１５は、固定電圧例えば、電圧電圧Ｖｃｃ、基準電圧Ｖ
ｒｅｆ、または回路の接地電圧Ｖｓｓのいずれかに接続
されている。この構成によれば、例えば、ｎチャネルＭ
ＩＳＦＥＴＱｎの動作時に基板電位が変動しても、前記
ｎ型ウェル領域２０１は固定電位に接続されているので
、このｎ型ウェル領域２０１の電位の変動は低減される
。従って、このｎ型ウェル領域２０１を下部電極とする
寄生容量の容量の変動は低減されるので、前記容量素子
Ｃの電圧依存性を、更に、低減することができる。これ
により、半導体集積回路装置の精度を、更に、向上する
ことができる。

【００９５】前記図２３に示す前記ｎ型ウェル領域２０
１の形成は、前記図１５に示す工程において、ｎ−型ウ
ェル領域２及びｎ型ウェル領域２０１の夫々の形成領域
に、濃度が異なる不純物を、独立に注入することにより
形成すれば良い。

【００９６】また、図２４に示すように、前記容量素子
Ｃの形成領域において、前記ｎ−型ウェル領域２の主面
部に、このｎ−型ウェル領域２よりも不純物濃度が高い
ｎ型ウェル領域２０１を設けても良い。このｎ型ウェル
領域２０１も、前記図１５に示す工程において、ｎ−型
ウェル領域２を形成した後で、容量素子Ｃの形成領域に
選択的に、更に濃度が高い不純物を注入することにより
形成すれば良い。

【００９７】また、図２５に示すように、ｎ−型ウェル
領域２の形成領域にもｎ型ウェル領域２０１を先に形成
し、この後、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域
に選択的にｐ型不純物を注入し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐの形成領域のｎ型ウェル領域２０１の主面部の
導電型を反転させ、不純物濃度が低いｎ−型ウェル領域
２に形成しても良い。

【００９８】この、ｎ−型ウェル領域２を形成するため
のｐ型不純物の注入は、ｎ型ウェル領域２０１を形成し
た後、ｐ−型ウェル領域３を形成する際に同時に行なえ
ば良い。この工程によれば、不純物濃度が高いｎ型不純
物を注入する工程を省略することができる。または、素
子間分離絶縁膜４を形成する工程の後、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐの形成領域に選択的にｐ型不純物を注入
しても良い。

【００９９】以上、説明したように、本実施例４の構成
及び製造方法によれば、寄生容量の下部電極を構成する
ｎ型ウェル領域２０１の不純物濃度を高くしたことによ
り、容量Ｃの電圧依存性は低減されるので、高精度の容
量Ｃを形成することができる。

【０１００】また、ｎ−型ウェル領域２とｎ型ウェル領
域２０１の不純物濃度を変えたことにより、ｐチャネル
型ＭＩＳＦＥＴＱｐの電気的特性を変化させることなく
、高精度の容量素子Ｃを形成することができる。

【０１０１】また、高精度の容量素子Ｃを形成すること
ができるので、高性能のアナログ処理機能を有する半導
体集積回路装置を製造することができる。

【０１０２】［実施例５］次に、本発明の実施例５の半
導体集積回路装置の構成を、図２６（要部平面図）及び
図２７（前記図２７のＦ−Ｆ線で切った断面図）を用い
て説明する。

【０１０３】図２６及び図２７に示すように、本実施例
５の半導体集積回路装置は、多結晶珪素膜で構成される
下部電極７上に、窒化珪素膜で構成される絶縁膜１０９
を介在させて、アルミニウム膜で構成される上部電極１
５を設けることにより構成される容量素子Ｃを備えたも
のである。

【０１０４】このように、本実施例５の構成によれば、
前記図１及び図５乃至図１３に示す容量素子と同様の構
成にすることができると共に、前記図１及び図５並びに
図８及び図９に示す例において、下部電極と上部電極と
の接続、及び上部電極と下部電極との接続を容易に行な
うことができる。

【０１０５】次に、本実施例５の半導体集積回路装置の
製造方法を、図２８及び図２９を用いて説明する。

【０１０６】まず、前記図１５及び図１６に示す工程ま
でを行なう。この後、ｎ＋型半導体領域１１、ｐ＋型半
導体領域１２の夫々を形成する。

【０１０７】次に、ＣＶＤ法により絶縁膜１０３を形成
する。この後、容量素子Ｃの形成領域において、上部電
極７上部の絶縁膜１０３を除去する。

【０１０８】次に、窒化珪素膜を形成する。この後、こ
の窒化珪素膜を所定形状にパターンニングし、図２８に
示すように、絶縁膜１０９を形成する。

【０１０９】次に、絶縁膜１１３を形成する。この後、
容量の実質的な面積を規定するために、前記絶縁膜１１
３を選択的に除去し、開口１０４を形成する。また、こ
の後、熱酸化性雰囲気で処理することにより、前記窒化
珪素膜上部に、酸化珪素膜を形成した積層膜を形成して
も良い。

【０１１０】次に、上部電極１５（配線１５）、及び図
示しない表面保護膜の夫々を形成することにより、本実
施例５の半導体集積回路装置は完成する。

【０１１１】以上、説明したように、本実施例５の構成
及び製造方法によれば、容量Ｃの上部電極１５を、多結
晶珪素膜よりも抵抗値が低いアルミニウム膜で構成した
ことにより、容量素子Ｃの寄生抵抗を低減することがで
きる。

【０１１２】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【０１１３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１１４】下部電極上に絶縁膜を介して上部電極を設
けた容量素子を有する半導体集積回路装において、精度
を向上することができる。

【０１１５】また、前記半導体集積回路装置において、
精度を向上すると共に、集積度を向上することができる
。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体集積回路装置の容量
素子を示す要部平面図。

【図２】前記半導体集積回路装置のＡ／Ｄ変換回路の構
成を示す等価回路図。

【図３】従来及び本実施例１の容量素子の等価回路図。

【図４】従来及び本実施例１の容量素子の電圧依存性を
示す図。

【図５】前記図１のＡ−Ａ線で切った要部断面図。

【図６】本発明の実施例１の半導体集積回路装置の容量
素子の他の例を示す要部平面図。

【図７】前記図６のＢ−Ｂ線で切った要部断面図。

【図８】本発明の実施例１の半導体集積回路装置の容量
素子の他の例を示す要部平面図。

【図９】前記図８のＣ−Ｃ線で切った要部断面図。

【図１０】本発明の実施例１の半導体集積回路装置の容
量素子の他の例を示す要部平面図。

【図１１】前記図１０のＤ−Ｄ線で切った要部断面図。

【図１２】本発明の実施例１の半導体集積回路装置の容
量素子の他の例を示す要部平面図。

【図１３】前記図１２のＥ−Ｅ線で切った要部断面図。

【図１４】本発明の実施例２の半導体集積回路装置を示
す要部平面図。

【図１５】前記半導体集積回路装置の第１の製造工程を
示す要部平面図。

【図１６】前記半導体集積回路装置の第２の製造工程を
示す要部平面図。

【図１７】前記半導体集積回路装置の第３の製造工程を
示す要部平面図。

【図１８】前記半導体集積回路装置の第４の製造工程を
示す要部平面図。

【図１９】本発明の実施例３の半導体集積回路装置の第
１の製造工程を示す要部平面図。

【図２０】前記半導体集積回路装置の第２の製造工程を
示す要部平面図。

【図２１】本発明の実施例４の半導体集積回路装置のＡ
／Ｄ変換回路の構成を示す等価回路図。

【図２２】前記半導体集積回路装置の要部断面図。

【図２３】本発明の実施例５の半導体集積回路装置の要
部平面図。

【図２４】本発明の実施例５の半導体集積回路装置の他
の例を示す要部断面図。

【図２５】本発明の実施例５の半導体集積回路装置の他
の例を示す要部断面図。

【図２６】本発明の実施例６の半導体集積回路装置の容
量素子を示す要部平面図。

【図２７】前記図２６のＦ−Ｆ線で切った要部断面図。

【図２８】前記半導体集積回路装置の第１の製造工程を
示す要部断面図。

【図２９】前記半導体集積回路装置の第２の製造工程を
示す要部断面図。

【符号の説明】

７　　　　下部電極 １０　　　　上部電極 １４　　　　接続孔 １５　　　　配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　第１層目の導電膜で構成される下部電
   極、該下部電極上に絶縁膜を介して設けられた第２層目
   の導電膜で構成される上部電極の夫々から構成される第
   １及び第２の容量素子を備えた半導体集積回路装置であ
   って、前記第１容量素子の下部電極と第２容量素子の上
   部電極とを電気的に接続し、前記第１容量素子の上部電
   極と第２容量素子の下部電極とを電気的に接続したこと
   を特徴とする半導体集積回路装置。
2. 【請求項２】　　前記第１及び第２容量素子の上部電極
   又は下部電極を、夫々異なる所定電位に接続し、前記第
   １及び第２容量素子の下部電極又は上部電極を電気的に
   接続したことを特徴とする前記請求項１に記載の半導体
   集積回路装置。
3. 【請求項３】　　第１導電型の半導体基板の非活性領域
   の主面部に、前記半導体基板の活性領域の主面部に設け
   られる第２導電型の半導体領域よりも不純物濃度が高い
   第２導電型の半導体領域を設け、該半導体領域を固定電
   位に接続し、該半導体領域上に素子間分離絶縁膜を設け
   、該素子間分離絶縁膜上に前記容量素子を設けることを
   特徴とする前記請求項１又は請求項２に記載の半導体集
   積回路装置。