JP2867775B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリの製造方法
に関し、特にＳＲＡＭ（ＭＯＳ ｓｔａｔｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の製造方法に関
するものである。
に関し、特にＳＲＡＭ（ＭＯＳ ｓｔａｔｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の製造方法に関
するものである。
【０００２】
【従来の技術】フリップフロップ型スタティックメモリ
セルは２個の高抵抗および４個のＮチャネルＭＯＳＦＥ
Ｔから構成されている。図３の等価回路図に示すよう
に、一対の駆動ＭＯＳＦＥＴＱ1 ，Ｑ2 の一方のドレイ
ンが他方のゲートに接続され、それぞれのドレインには
負荷抵抗Ｒ1 ，Ｒ2 が接続されている。Ｑ1 ，Ｑ2 のソ
ースは接地電位に固定され、Ｒ1 ，Ｒ2 の他端には電源
電圧ＶCCが印加されて、Ｑ1 ，Ｑ2 ，Ｒ1 ，Ｒ2 からな
るフリップフロップ回路に微小電流を供給している。
このフリップフロップ回路の蓄積ノードＮ1 ，Ｎ2 には
転送トランジスタＱ1 ，Ｑ2 が接続されている。このよ
うに１ビットのメモリセルが４個のトランジスタＱ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 と２個の負荷抵抗とから構成されてい
る。
セルは２個の高抵抗および４個のＮチャネルＭＯＳＦＥ
Ｔから構成されている。図３の等価回路図に示すよう
に、一対の駆動ＭＯＳＦＥＴＱ1 ，Ｑ2 の一方のドレイ
ンが他方のゲートに接続され、それぞれのドレインには
負荷抵抗Ｒ1 ，Ｒ2 が接続されている。Ｑ1 ，Ｑ2 のソ
ースは接地電位に固定され、Ｒ1 ，Ｒ2 の他端には電源
電圧ＶCCが印加されて、Ｑ1 ，Ｑ2 ，Ｒ1 ，Ｒ2 からな
るフリップフロップ回路に微小電流を供給している。
このフリップフロップ回路の蓄積ノードＮ1 ，Ｎ2 には
転送トランジスタＱ1 ，Ｑ2 が接続されている。このよ
うに１ビットのメモリセルが４個のトランジスタＱ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 と２個の負荷抵抗とから構成されてい
る。
【０００３】さらに、ワード線１１およびデータ線１２
ａ，１２ｂが接続され、蓄積ノードＮ1 ，Ｎ2 に容量Ｃ
1 ，Ｃ2 が付加されている。通常、負荷抵抗Ｒ1 ，Ｒ2
として高抵抗ポリシリコンが用いられる。
ａ，１２ｂが接続され、蓄積ノードＮ1 ，Ｎ2 に容量Ｃ
1 ，Ｃ2 が付加されている。通常、負荷抵抗Ｒ1 ，Ｒ2
として高抵抗ポリシリコンが用いられる。
【０００４】つぎに等価回路図、図３に対応する断面図
である図４（ｄ）について説明する。ＭＯＳＦＥＴのゲ
ート電極３ａ，３ｂは第１の導電膜からなり、接地配線
８は第２の導電膜からなる。第３の導電膜であるポリシ
リコンの一部である高抵抗ポリシリコン１０ａが負荷抵
抗Ｒ1 ，Ｒ2 となっている。高抵抗ポリシリコン１０ａ
の両端は低抵抗ポリシリコン１０ｂ，１０ｃとなってい
る。
である図４（ｄ）について説明する。ＭＯＳＦＥＴのゲ
ート電極３ａ，３ｂは第１の導電膜からなり、接地配線
８は第２の導電膜からなる。第３の導電膜であるポリシ
リコンの一部である高抵抗ポリシリコン１０ａが負荷抵
抗Ｒ1 ，Ｒ2 となっている。高抵抗ポリシリコン１０ａ
の両端は低抵抗ポリシリコン１０ｂ，１０ｃとなってい
る。
【０００５】低抵抗ポリシリコン１０ｃは電源電圧ＶCC
に接続され、低抵抗ポリシリコン１０ｂは転送ＭＯＳＦ
ＥＴのソース４ｂに接続されている。駆動ＭＯＳＦＥＴ
のソース４ａは接地配線８によって接地電位ＶSSに接続
されている。データ線１１は転送ＭＯＳＦＥＴのドレイ
ン４ｃに接続されている。
に接続され、低抵抗ポリシリコン１０ｂは転送ＭＯＳＦ
ＥＴのソース４ｂに接続されている。駆動ＭＯＳＦＥＴ
のソース４ａは接地配線８によって接地電位ＶSSに接続
されている。データ線１１は転送ＭＯＳＦＥＴのドレイ
ン４ｃに接続されている。
【０００６】つぎに接地配線の製造方法について、図４
（ａ）〜（ｃ）を参照して説明する。
（ａ）〜（ｃ）を参照して説明する。
【０００７】はじめに図４（ａ）に示すように、Ｐ型シ
リコン基板１にＬＯＣＯＳ選択酸化による素子分離用の
フィールド酸化膜２を形成する。つぎにゲート酸化膜２
ａ，２ｂおよびゲート電極３ａ，３ｂを形成し、ゲート
電極３ａ，３ｂをマスクとしてイオン注入することによ
りソース−ドレイン４ａ，４ｂ，４ｃを形成したのち、
層間絶縁膜（容量絶縁膜）となる厚さ１００ｎｍのＣＶ
Ｄ酸化膜５を堆積する。つぎにフォトレジスト（図示せ
ず）をマスクとしてＣＶＤ酸化膜５をエッチングして、
駆動ＭＯＳＦＥＴのソース４ａと後に形成する接地配線
とを接続するためのコンタクト７を開口したのち、フォ
トレジストを硝酸またはＯ2 プラズマを用いて除去す
る。
リコン基板１にＬＯＣＯＳ選択酸化による素子分離用の
フィールド酸化膜２を形成する。つぎにゲート酸化膜２
ａ，２ｂおよびゲート電極３ａ，３ｂを形成し、ゲート
電極３ａ，３ｂをマスクとしてイオン注入することによ
りソース−ドレイン４ａ，４ｂ，４ｃを形成したのち、
層間絶縁膜（容量絶縁膜）となる厚さ１００ｎｍのＣＶ
Ｄ酸化膜５を堆積する。つぎにフォトレジスト（図示せ
ず）をマスクとしてＣＶＤ酸化膜５をエッチングして、
駆動ＭＯＳＦＥＴのソース４ａと後に形成する接地配線
とを接続するためのコンタクト７を開口したのち、フォ
トレジストを硝酸またはＯ2 プラズマを用いて除去す
る。
【０００８】つぎに図４（ｂ）に示すように、フォトレ
ジスト除去の際にコンタクト７に生成した薄い酸化膜
（図示せず）を希弗酸によりエッチングしたのち、全面
に厚さ４００ｎｍのポリシリコン６を堆積する。
ジスト除去の際にコンタクト７に生成した薄い酸化膜
（図示せず）を希弗酸によりエッチングしたのち、全面
に厚さ４００ｎｍのポリシリコン６を堆積する。
【０００９】つぎに図４（ｃ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてポリシリコン６をエ
ッチングして接地配線８を形成してからフォトレジスト
を除去する。
ジスト（図示せず）をマスクとしてポリシリコン６をエ
ッチングして接地配線８を形成してからフォトレジスト
を除去する。
【００１０】
【発明が解決しようとする課題】図３および図４（ｄ）
に示すスタティックメモリセルの駆動ＭＯＳＦＥＴ
Ｑ1，Ｑ2 のドレイン４ｃとＰ型シリコン基板１との間
のＰ−Ｎ接合容量およびゲート酸化膜２ｂによるＭＯＳ
容量はメモリセル面積の縮小につれて小さくなる。蓄積
電荷がα線による電荷消失を補うのに不充分になるとソ
フトエラーが増加する。そこで接地配線８とゲート電極
３ａとの間の容量絶縁膜であるＣＶＤ酸化膜５を薄くし
て容量素子の電荷蓄積量を増加させて、α線によるソフ
トエラーを抑制している。
に示すスタティックメモリセルの駆動ＭＯＳＦＥＴ
Ｑ1，Ｑ2 のドレイン４ｃとＰ型シリコン基板１との間
のＰ−Ｎ接合容量およびゲート酸化膜２ｂによるＭＯＳ
容量はメモリセル面積の縮小につれて小さくなる。蓄積
電荷がα線による電荷消失を補うのに不充分になるとソ
フトエラーが増加する。そこで接地配線８とゲート電極
３ａとの間の容量絶縁膜であるＣＶＤ酸化膜５を薄くし
て容量素子の電荷蓄積量を増加させて、α線によるソフ
トエラーを抑制している。
【００１１】容量絶縁膜が薄くなるにつれてつぎのよう
な問題が生じている。ゲート電極３ａ，３ｂの上に容量
絶縁膜５を成長したのち、フォトレジストをマスクとし
て容量絶縁膜をエッチングして、駆動ＭＯＳＦＥＴのソ
ース４ａと接地配線８とを接続するコンタクト７を開口
する。つぎにフォトレジストを硝酸またはＯ2 プラズマ
を用いてを除去する。このときコンタクト７開口のシリ
コン基板１表面に形成された薄い酸化膜を希弗酸でエッ
チングする。容量絶縁膜５が十分厚いときはコンタクト
開口の薄い酸化膜と同時に容量絶縁膜５がエッチングさ
れても問題はないが、容量絶縁膜５の厚さが３０ｎｍ程
度になると、希弗酸によってエッチングされる容量絶縁
膜５の厚さのばらつきが無視できなくなる。膜厚のばら
つきが層間耐圧の劣化となって歩留低下の原因となる。
な問題が生じている。ゲート電極３ａ，３ｂの上に容量
絶縁膜５を成長したのち、フォトレジストをマスクとし
て容量絶縁膜をエッチングして、駆動ＭＯＳＦＥＴのソ
ース４ａと接地配線８とを接続するコンタクト７を開口
する。つぎにフォトレジストを硝酸またはＯ2 プラズマ
を用いてを除去する。このときコンタクト７開口のシリ
コン基板１表面に形成された薄い酸化膜を希弗酸でエッ
チングする。容量絶縁膜５が十分厚いときはコンタクト
開口の薄い酸化膜と同時に容量絶縁膜５がエッチングさ
れても問題はないが、容量絶縁膜５の厚さが３０ｎｍ程
度になると、希弗酸によってエッチングされる容量絶縁
膜５の厚さのばらつきが無視できなくなる。膜厚のばら
つきが層間耐圧の劣化となって歩留低下の原因となる。
【００１２】一方、同じ容量を得るのに膜厚を厚くで
き、耐圧を上げることができる比誘電率の大きい窒化膜
を容量絶縁膜とするとつぎにような問題がある。窒化膜
にはピンホールが多いので通常９００℃のＯ2 雰囲気で
数十分の窒化膜酸化を行なう。このとき窒化膜の表面が
酸化されてできた酸化膜の厚さは数ｎｍなので容量が増
加するが、コンタクト開口に形成された薄い酸化膜を除
去する希弗酸のエッチングができない。
き、耐圧を上げることができる比誘電率の大きい窒化膜
を容量絶縁膜とするとつぎにような問題がある。窒化膜
にはピンホールが多いので通常９００℃のＯ2 雰囲気で
数十分の窒化膜酸化を行なう。このとき窒化膜の表面が
酸化されてできた酸化膜の厚さは数ｎｍなので容量が増
加するが、コンタクト開口に形成された薄い酸化膜を除
去する希弗酸のエッチングができない。
【００１３】
【課題を解決するための手段】本発明の半導体メモリの
製造方法は、半導体基板の一主面上にゲート電極を形成
する工程と、全面に容量絶縁膜および第１の導電膜を順
次堆積する工程と、前記第１の導電膜および前記容量絶
縁膜を選択エッチングして前記半導体基板表面の一部を
露出させる開口を形成する工程と、全面に第２の導電膜
を堆積する工程と、前記第１の導電膜および前記第２の
導電膜を選択エッチングして前記開口を通して前記半導
体基板表面に接続する接地配線を形成する工程とを含む
ものである。
製造方法は、半導体基板の一主面上にゲート電極を形成
する工程と、全面に容量絶縁膜および第１の導電膜を順
次堆積する工程と、前記第１の導電膜および前記容量絶
縁膜を選択エッチングして前記半導体基板表面の一部を
露出させる開口を形成する工程と、全面に第２の導電膜
を堆積する工程と、前記第１の導電膜および前記第２の
導電膜を選択エッチングして前記開口を通して前記半導
体基板表面に接続する接地配線を形成する工程とを含む
ものである。
【００１４】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【００１５】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１にＬＯＣＯＳ選択酸化による素子分離用の
フィールド酸化膜２を形成する。つぎにゲート酸化膜２
ａ，２ｂおよびゲート電極３ａ，３ｂを形成し、ゲート
電極３ａ，３ｂをマスクとしてイオン注入することによ
りソース−ドレイン４ａ，４ｂ，４ｃを形成したのち、
容量絶縁膜となる厚さ４０ｎｍのＣＶＤ酸化膜５および
厚さ２００ｎｍのポリシリコン６を堆積する。
リコン基板１にＬＯＣＯＳ選択酸化による素子分離用の
フィールド酸化膜２を形成する。つぎにゲート酸化膜２
ａ，２ｂおよびゲート電極３ａ，３ｂを形成し、ゲート
電極３ａ，３ｂをマスクとしてイオン注入することによ
りソース−ドレイン４ａ，４ｂ，４ｃを形成したのち、
容量絶縁膜となる厚さ４０ｎｍのＣＶＤ酸化膜５および
厚さ２００ｎｍのポリシリコン６を堆積する。
【００１６】つぎに図１（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてポリシリコン６およ
びＣＶＤ酸化膜５をエッチングして、駆動ＭＯＳＦＥＴ
のソース４ａと後で形成する接地配線とを接続するため
のコンタクト７を開口したのち、フォトレジストを硝酸
またはＯ2 プラズマを用いて除去する。
ジスト（図示せず）をマスクとしてポリシリコン６およ
びＣＶＤ酸化膜５をエッチングして、駆動ＭＯＳＦＥＴ
のソース４ａと後で形成する接地配線とを接続するため
のコンタクト７を開口したのち、フォトレジストを硝酸
またはＯ2 プラズマを用いて除去する。
【００１７】つぎに図１（ｃ）に示すように、フォトレ
ジスト除去の際にコンタクト７に生成した薄い酸化膜
（図示せず）を希弗酸によりエッチングしたのち、再び
全面に厚さ２００ｎｍのポリシリコン６を堆積する。
ジスト除去の際にコンタクト７に生成した薄い酸化膜
（図示せず）を希弗酸によりエッチングしたのち、再び
全面に厚さ２００ｎｍのポリシリコン６を堆積する。
【００１８】つぎに図１（ｄ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてポリシリコン６をエ
ッチングしてからフォトレジストを除去する。このとき
ポリシリコン６からなる接地配線８が形成されると同時
に接地配線８とゲート電極３ｂとの間にキャパシタ（コ
ンデンサ）が形成される。
ジスト（図示せず）をマスクとしてポリシリコン６をエ
ッチングしてからフォトレジストを除去する。このとき
ポリシリコン６からなる接地配線８が形成されると同時
に接地配線８とゲート電極３ｂとの間にキャパシタ（コ
ンデンサ）が形成される。
【００１９】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｄ）を参照して説明する。
２（ａ）〜（ｄ）を参照して説明する。
【００２０】はじめに図２（ａ）に示すように、第１の
実施例と同様にしてＰ型シリコン基板１に素子分離用の
フィールド酸化膜２、ゲート酸化膜２ａ，２ｂ、ゲート
電極３ａ，３ｂを形成したのちソース−ドレイン４ａ，
４ｂ，４ｃを形成する。つぎに容量絶縁膜となる厚さ４
０ｎｍのＣＶＤ酸化膜５および厚さ２００ｎｍのポリシ
リコン６を堆積する。
実施例と同様にしてＰ型シリコン基板１に素子分離用の
フィールド酸化膜２、ゲート酸化膜２ａ，２ｂ、ゲート
電極３ａ，３ｂを形成したのちソース−ドレイン４ａ，
４ｂ，４ｃを形成する。つぎに容量絶縁膜となる厚さ４
０ｎｍのＣＶＤ酸化膜５および厚さ２００ｎｍのポリシ
リコン６を堆積する。
【００２１】つぎに図２（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてポリシリコン６およ
びＣＶＤ酸化膜５をエッチングして、駆動ＭＯＳＦＥＴ
のソース４ａと後に形成する接地配線とを接続するため
のコンタクト７を開口したのち、フォトレジストを硝酸
またはＯ2 プラズマを用いて除去する。
ジスト（図示せず）をマスクとしてポリシリコン６およ
びＣＶＤ酸化膜５をエッチングして、駆動ＭＯＳＦＥＴ
のソース４ａと後に形成する接地配線とを接続するため
のコンタクト７を開口したのち、フォトレジストを硝酸
またはＯ2 プラズマを用いて除去する。
【００２２】つぎに図２（ｃ）に示すように、フォトレ
ジスト除去の際にコンタクト７に生成した薄い酸化膜
（図示せず）を希弗酸によりエッチングしたのち、全面
に厚さ２００ｎｍのタングステンシリサイド９を堆積す
る。
ジスト除去の際にコンタクト７に生成した薄い酸化膜
（図示せず）を希弗酸によりエッチングしたのち、全面
に厚さ２００ｎｍのタングステンシリサイド９を堆積す
る。
【００２３】つぎに図２（ｄ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてタングステンシリサ
イド９およびポリシリコン６をエッチングしてからフォ
トレジストを除去する。このときポリシリコン６および
タングステンシリサイド９からなる接地配線８が形成さ
れると同時に接地配線８とゲート電極３ｂとの間にキャ
パシタ（コンデンサ）が形成される。
ジスト（図示せず）をマスクとしてタングステンシリサ
イド９およびポリシリコン６をエッチングしてからフォ
トレジストを除去する。このときポリシリコン６および
タングステンシリサイド９からなる接地配線８が形成さ
れると同時に接地配線８とゲート電極３ｂとの間にキャ
パシタ（コンデンサ）が形成される。
【００２４】本実施例では接地配線８がポリサイド構造
になっているので、ポリシリコンのみの場合に比べて層
抵抗を低減することができる。
になっているので、ポリシリコンのみの場合に比べて層
抵抗を低減することができる。
【００２５】これまで容量絶縁膜として用いてきたＣＶ
Ｄ酸化膜の代りに、窒化膜などからなる絶縁膜を用いて
も同様の効果を得ることができる。また接地配線として
ポリシリコンやポリサイドの代りに金属膜を用いること
もできる。
Ｄ酸化膜の代りに、窒化膜などからなる絶縁膜を用いて
も同様の効果を得ることができる。また接地配線として
ポリシリコンやポリサイドの代りに金属膜を用いること
もできる。
【００２６】
【発明の効果】ゲート電極と接地配線との間に３０ｎｍ
程度の薄い容量絶縁膜を形成するとき、容量絶縁膜が接
地配線を構成する導電膜によって被覆されている。その
ためコンタクト開口のシリコン基板表面を希弗酸でエッ
チングしても容量絶縁膜がエッチングされることはな
い。したがって薄い容量絶縁膜を均一性良く形成するこ
とができ、製造歩留や素子性能を向上させることができ
る。
程度の薄い容量絶縁膜を形成するとき、容量絶縁膜が接
地配線を構成する導電膜によって被覆されている。その
ためコンタクト開口のシリコン基板表面を希弗酸でエッ
チングしても容量絶縁膜がエッチングされることはな
い。したがって薄い容量絶縁膜を均一性良く形成するこ
とができ、製造歩留や素子性能を向上させることができ
る。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】スタティックメモリセルを示す等価回路図であ
る。
る。
【図４】従来の半導体メモリの製造方法を示す断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ２ａ，２ｂ ゲート酸化膜 ３ａ，３ｂ ゲート電極 ４ａ 駆動ＭＯＳＦＥＴのソース ４ｂ 転送ＭＯＳＦＥＴのソース ４ｃ 転送ＭＯＳＦＥＴのドレイン ５ ＣＶＤ酸化膜 ６ ポリシリコン ７ コンタクト ８ 接地配線 ９ タングステンシリサイド １０ａ，１０ｂ，１０ｃ 抵抗ポリシリコン １１ データ線 Ｑ1 ，Ｑ2 駆動ＭＯＳＦＥＴ Ｑ3 ，Ｑ4 転送ＭＯＳＦＥＴ Ｒ1 ，Ｒ2 負荷抵抗 Ｎ1 ，Ｎ2 蓄積ノード ＶCC 電源電圧 Ｃ1 ，Ｃ2 付加容量
Claims (1)
- 【請求項１】 半導体基板の一主面上にゲート電極を形
成する工程と、全面に容量絶縁膜および第１の導電膜を
順次堆積する工程と、前記第１の導電膜および前記容量
絶縁膜を選択エッチングして前記半導体基板表面の一部
を露出させる開口を形成する工程と、全面に第２の導電
膜を堆積する工程と、前記第１の導電膜および前記第２
の導電膜を選択エッチングして前記開口を通して前記半
導体基板表面に接続する接地配線を形成する工程とを含
む半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001151A JP2867775B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001151A JP2867775B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211313A JPH05211313A (ja) | 1993-08-20 |
| JP2867775B2 true JP2867775B2 (ja) | 1999-03-10 |
Family
ID=11493441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001151A Expired - Fee Related JP2867775B2 (ja) | 1992-01-08 | 1992-01-08 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867775B2 (ja) |
-
1992
- 1992-01-08 JP JP4001151A patent/JP2867775B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05211313A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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