JPH04232671A - Ｃｄ−ｒｏｍデータバッファリング及び読出し用アドレス発生方法および回路 - Google Patents
Ｃｄ−ｒｏｍデータバッファリング及び読出し用アドレス発生方法および回路Info
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- JPH04232671A JPH04232671A JP3196876A JP19687691A JPH04232671A JP H04232671 A JPH04232671 A JP H04232671A JP 3196876 A JP3196876 A JP 3196876A JP 19687691 A JP19687691 A JP 19687691A JP H04232671 A JPH04232671 A JP H04232671A
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- 238000010586 diagram Methods 0.000 description 25
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Signal Processing For Digital Recording And Reproducing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＤ−ＲＯＭ，ＣＤ−ｉ
システムにおけるエラー検出及び訂正用データをバッフ
ァメモリーからアクセスするためのアドレス発生方法及
び回路に関するもので、特にバッファメモリーをブロッ
ク単位で分割するようにアドレスを発生した後に、これ
を垂直と水平に２次元的に分割し、上記２次元的に分割
したものを垂直と水平に分割し、これをさらにＸ，Ｙ方
向に区分するようにアドレスを発生することができるＣ
Ｄ−ＲＯＭデータバッファリング及び読出し用アドレス
発生方法及び回路に関するものである。
システムにおけるエラー検出及び訂正用データをバッフ
ァメモリーからアクセスするためのアドレス発生方法及
び回路に関するもので、特にバッファメモリーをブロッ
ク単位で分割するようにアドレスを発生した後に、これ
を垂直と水平に２次元的に分割し、上記２次元的に分割
したものを垂直と水平に分割し、これをさらにＸ，Ｙ方
向に区分するようにアドレスを発生することができるＣ
Ｄ−ＲＯＭデータバッファリング及び読出し用アドレス
発生方法及び回路に関するものである。
【０００２】
【従来の技術】ＣＤ−ＲＯＭ，ＣＤ−ｉシステム用のデ
ータは１−ブロック当たり同期１２−バイトを包含して
すべて２３５２バイトで構成されている。また、これら
のデータは同期直後からＬＳＢバイト及びＭＳＢバイト
として分離配列されており、これらは２個の平面に対し
て各々エラー検出及び訂正が行なわれるようになってい
る。 従って、上記ＣＤ−ＲＯＭ，ＣＤ−ｉシステムにおいて
はデータ処理における信頼性を高揚するためにＣＤ−Ｒ
ＯＭ，ＣＤ−ｉデータに上記エラーの検出及び訂正用パ
リティ記号（Ｐ−パリティ，Ｑ−パリティ）を付加させ
て置いた、上記パリティはＣＤ−ＲＯＭに対する国際規
格集イエローブックにそのフォーマットが規定されてお
り、これらのパリティ記号（Ｐ−パリティ，Ｑ−パリテ
ィ）のデコーディングのためには複雑なアドレス信号発
生が要求される。上記アドレス発生のための方法として
はソフトウェアによる方法とハードウェアによる方法が
ある。まず、ソフトウェアによる方法はその処理速度に
おいて長い時間を要して実時間処理するので問題がある
。
ータは１−ブロック当たり同期１２−バイトを包含して
すべて２３５２バイトで構成されている。また、これら
のデータは同期直後からＬＳＢバイト及びＭＳＢバイト
として分離配列されており、これらは２個の平面に対し
て各々エラー検出及び訂正が行なわれるようになってい
る。 従って、上記ＣＤ−ＲＯＭ，ＣＤ−ｉシステムにおいて
はデータ処理における信頼性を高揚するためにＣＤ−Ｒ
ＯＭ，ＣＤ−ｉデータに上記エラーの検出及び訂正用パ
リティ記号（Ｐ−パリティ，Ｑ−パリティ）を付加させ
て置いた、上記パリティはＣＤ−ＲＯＭに対する国際規
格集イエローブックにそのフォーマットが規定されてお
り、これらのパリティ記号（Ｐ−パリティ，Ｑ−パリテ
ィ）のデコーディングのためには複雑なアドレス信号発
生が要求される。上記アドレス発生のための方法として
はソフトウェアによる方法とハードウェアによる方法が
ある。まず、ソフトウェアによる方法はその処理速度に
おいて長い時間を要して実時間処理するので問題がある
。
【０００３】そして、ハードウェアによる方法はＲＯＭ
を利用したテーブル索引システムがあるが、これは該当
アドレスをＲＯＭに貯蔵させて置いた後に必要時にこれ
を読出す方法で高い処理速度を得ることができるが、こ
のためのシステム構成がＴＴＬレベルとなって回路構成
が尨大になり、集積化するためには大面積を要する問題
があった。
を利用したテーブル索引システムがあるが、これは該当
アドレスをＲＯＭに貯蔵させて置いた後に必要時にこれ
を読出す方法で高い処理速度を得ることができるが、こ
のためのシステム構成がＴＴＬレベルとなって回路構成
が尨大になり、集積化するためには大面積を要する問題
があった。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
はＣＤ−ＲＯＭデータを貯蔵しているバッファメモリー
をブロック単位に分割した後にこれをさらに垂直と水平
に２次元として分割し、上記２次元的なものを分割した
ものをＸ−アドレス，Ｙ−アドレスとして区分してアド
レスを指定するようにすることによってＣＤ−ＲＯＭデ
ータの処理効率を向上させることができる方法及び回路
を提供することにある。
はＣＤ−ＲＯＭデータを貯蔵しているバッファメモリー
をブロック単位に分割した後にこれをさらに垂直と水平
に２次元として分割し、上記２次元的なものを分割した
ものをＸ−アドレス，Ｙ−アドレスとして区分してアド
レスを指定するようにすることによってＣＤ−ＲＯＭデ
ータの処理効率を向上させることができる方法及び回路
を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を遂行のための
本発明は第１入力端を通じてライト制御信号及びクロッ
クを受けてライトアドレスデータを発生するライトアド
レスデータ発生部と、第２入力端を通じてリード制御信
号及びクロックを受けてリードアドレスデータを発生す
るリードアドレスデータ発生部と、上記ライトアドレス
データ発生部の出力とリードアドレスデータ発生部の出
力をリード／ライトモード選択により上記バッファメモ
リーリード／ライトアドレス信号として提供するリード
／ライト選択手段とから構成されることを特徴とする。
本発明は第１入力端を通じてライト制御信号及びクロッ
クを受けてライトアドレスデータを発生するライトアド
レスデータ発生部と、第２入力端を通じてリード制御信
号及びクロックを受けてリードアドレスデータを発生す
るリードアドレスデータ発生部と、上記ライトアドレス
データ発生部の出力とリードアドレスデータ発生部の出
力をリード／ライトモード選択により上記バッファメモ
リーリード／ライトアドレス信号として提供するリード
／ライト選択手段とから構成されることを特徴とする。
【０００６】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。
明する。
【０００７】図１は本発明によるブロック図であって、
ライトアドレスデータ発生部ＷＡＤＧは第１入力端Ｗを
通じて制御信号及びクロックを受けてライトアドレスデ
ータを発生する。リードアドレスデータ発生部ＲＡＤＧ
は第２入力端Ｒを通じて制御信号及びクロックを受けて
リードアドレスデータを発生する。リード／ライト選択
手段は上記ライトアドレスデータ発生部ＷＡＤＧ及びリ
ードアドレスデータ発生部ＲＡＤＧのアドレスデータ出
力をリード／ライト選択モードによる選択端ＳＥＬの選
択信号によって選択してバッファメモリー（図示せず）
に入力する。これは３−ステートバッファＳＴ１，ＳＴ
２で構成されている。
ライトアドレスデータ発生部ＷＡＤＧは第１入力端Ｗを
通じて制御信号及びクロックを受けてライトアドレスデ
ータを発生する。リードアドレスデータ発生部ＲＡＤＧ
は第２入力端Ｒを通じて制御信号及びクロックを受けて
リードアドレスデータを発生する。リード／ライト選択
手段は上記ライトアドレスデータ発生部ＷＡＤＧ及びリ
ードアドレスデータ発生部ＲＡＤＧのアドレスデータ出
力をリード／ライト選択モードによる選択端ＳＥＬの選
択信号によって選択してバッファメモリー（図示せず）
に入力する。これは３−ステートバッファＳＴ１，ＳＴ
２で構成されている。
【０００８】図２は本発明による図１のライトアドレス
データ発生部ＷＡＤＧの具体的回路図で、記録制御信号
発生部２１はタイム信号端ＴＳの命令語入力データを受
けて制御処理によってＸ，ＹクロックＸ，Ｙ−ＣＫ及び
初期Ｘ，Ｙロード信号Ｘ，Ｙ−ＬＤを発生する。初期値
発生部２２は上記記録制御信号発生部２１及びＸ，Ｙカ
ウンティングアドレスデータ発生のための初期化制御信
号を発生する。ライトＸ，Ｙカウンター２３，２４は上
記初期値発生部２２の出力により初期化された後に上記
記録制御信号発生部２１の初期Ｘ，Ｙロード信号Ｘ，Ｙ
−ＬＤによってローディング後に上記Ｘ，Ｙ出力クロッ
クをカウントしてＸ，Ｙライトアドレスデータを発生す
る。デコーダー２５は上記ライトＸ，Ｙカウンター２３
，２４の出力Ｘ，Ｙライトデータを受けてデコーディン
グして上記記録制御信号発生部２１及び初期値発生部２
２からの初期値及びクロック選択のための制御信号を発
生する。第１手段は上記ライトＸ，Ｙカウンター２３，
２４の出力とブロックポイント端ＢＰ及び平面ポイント
端ＰＰの入力をライトアドレスデータとして選択して上
記第１の３−ステートバッファＳＴ１に印加する。
データ発生部ＷＡＤＧの具体的回路図で、記録制御信号
発生部２１はタイム信号端ＴＳの命令語入力データを受
けて制御処理によってＸ，ＹクロックＸ，Ｙ−ＣＫ及び
初期Ｘ，Ｙロード信号Ｘ，Ｙ−ＬＤを発生する。初期値
発生部２２は上記記録制御信号発生部２１及びＸ，Ｙカ
ウンティングアドレスデータ発生のための初期化制御信
号を発生する。ライトＸ，Ｙカウンター２３，２４は上
記初期値発生部２２の出力により初期化された後に上記
記録制御信号発生部２１の初期Ｘ，Ｙロード信号Ｘ，Ｙ
−ＬＤによってローディング後に上記Ｘ，Ｙ出力クロッ
クをカウントしてＸ，Ｙライトアドレスデータを発生す
る。デコーダー２５は上記ライトＸ，Ｙカウンター２３
，２４の出力Ｘ，Ｙライトデータを受けてデコーディン
グして上記記録制御信号発生部２１及び初期値発生部２
２からの初期値及びクロック選択のための制御信号を発
生する。第１手段は上記ライトＸ，Ｙカウンター２３，
２４の出力とブロックポイント端ＢＰ及び平面ポイント
端ＰＰの入力をライトアドレスデータとして選択して上
記第１の３−ステートバッファＳＴ１に印加する。
【０００９】図３は本発明による図１のリードアドレス
データ発生部ＲＡＤＧの具体的回路図で、読出し制御信
号発生部３１はタイム信号端ＴＳに命令語データを受け
て処理してＸ，Ｙアドレス発生による初期化のためＸ，
Ｙクリアー及びロード信号Ｘ，Ｙ−ＣＬＲ，ＲＸ，ＲＹ
−ＬＤ）を発生してＸ，Ｙクロック信号ＲＸ，ＲＹ−Ｃ
Ｋ）を発生する。Ｘ，Ｙリードカウンター３２，３３は
上記読出し制御信号発生部３１のＸ，Ｙクロック，クリ
アー，ロード信号Ｘ，Ｙ−ＣＬＲ，ＬＤ，ＣＫを受けて
カウントしてＸ，Ｙアドレスデータを発生する。マルチ
プレクサー３７は上記読出し制御信号発生部３１の出力
コードワード順序ｎ値と上記Ｙリードカウンター３３の
出力を選択端ＳＥＬに入力される選択信号によりＹアド
レスデータを出力する。加算器３６は上記読出し制御信
号発生部３１の出力コードワード順序ｎ値と上記Ｙリー
ドカウンター３３の出力を加算する。モジュラー演算器
３４は上記加算器３６の出力により所定モジュール値と
してカウントする。マルチプレクサー３５は上記Ｘリー
ドカウンター３２の出力と上記モジュラー演算器３４の
出力を選択端ＳＥＬの入力により選択する。第２手段は
上記マルチプレクサー３５，３７の出力のＸ，Ｙ読出し
アドレスデータとブロックポイント端ＢＰ及び平面ポイ
ント端ＰＰの出力を上記第２の３−ステートＳＴ２に入
力する。 図４，５は本発明によるバッファメモリー
のアドレス割当マップ図で、図４の（Ａ）のアドレス割
当方式を示したものである。ここで、Ｘ及びＹとして区
分されたアドレスはＸ軸にＸ０−Ｘ４，Ｙ軸にＹ０−Ｙ
５で総１１ビットを１平面のデータでアクセスすること
ができるようにしており、各平面の区分はＸ，Ｙ外に平
面ポインターＰＰを１ビットに置いて区分するようにし
、ブロックの区分はＸ，Ｙ及び平面ポイントＰＰ外にＢ
０−Ｂｎを置いてこれにより必要なブロックを指定する
ようにしており、必要なデータシンボルの指定は図４の
（Ｂ）のような方式として指定することができるように
する。
データ発生部ＲＡＤＧの具体的回路図で、読出し制御信
号発生部３１はタイム信号端ＴＳに命令語データを受け
て処理してＸ，Ｙアドレス発生による初期化のためＸ，
Ｙクリアー及びロード信号Ｘ，Ｙ−ＣＬＲ，ＲＸ，ＲＹ
−ＬＤ）を発生してＸ，Ｙクロック信号ＲＸ，ＲＹ−Ｃ
Ｋ）を発生する。Ｘ，Ｙリードカウンター３２，３３は
上記読出し制御信号発生部３１のＸ，Ｙクロック，クリ
アー，ロード信号Ｘ，Ｙ−ＣＬＲ，ＬＤ，ＣＫを受けて
カウントしてＸ，Ｙアドレスデータを発生する。マルチ
プレクサー３７は上記読出し制御信号発生部３１の出力
コードワード順序ｎ値と上記Ｙリードカウンター３３の
出力を選択端ＳＥＬに入力される選択信号によりＹアド
レスデータを出力する。加算器３６は上記読出し制御信
号発生部３１の出力コードワード順序ｎ値と上記Ｙリー
ドカウンター３３の出力を加算する。モジュラー演算器
３４は上記加算器３６の出力により所定モジュール値と
してカウントする。マルチプレクサー３５は上記Ｘリー
ドカウンター３２の出力と上記モジュラー演算器３４の
出力を選択端ＳＥＬの入力により選択する。第２手段は
上記マルチプレクサー３５，３７の出力のＸ，Ｙ読出し
アドレスデータとブロックポイント端ＢＰ及び平面ポイ
ント端ＰＰの出力を上記第２の３−ステートＳＴ２に入
力する。 図４，５は本発明によるバッファメモリー
のアドレス割当マップ図で、図４の（Ａ）のアドレス割
当方式を示したものである。ここで、Ｘ及びＹとして区
分されたアドレスはＸ軸にＸ０−Ｘ４，Ｙ軸にＹ０−Ｙ
５で総１１ビットを１平面のデータでアクセスすること
ができるようにしており、各平面の区分はＸ，Ｙ外に平
面ポインターＰＰを１ビットに置いて区分するようにし
、ブロックの区分はＸ，Ｙ及び平面ポイントＰＰ外にＢ
０−Ｂｎを置いてこれにより必要なブロックを指定する
ようにしており、必要なデータシンボルの指定は図４の
（Ｂ）のような方式として指定することができるように
する。
【００１０】図６は本発明によるデータ配列バッファメ
モリーマップ図で、Ｐ−パリティはＸ軸に２４，２５番
ラインに配置し、ＱパリティはＹ軸に４３，４４番目ラ
インに配置させる。このようにした理由は配置のためデ
コーディングするときにアドレス発生を有利にするよう
にするためである。
モリーマップ図で、Ｐ−パリティはＸ軸に２４，２５番
ラインに配置し、ＱパリティはＹ軸に４３，４４番目ラ
インに配置させる。このようにした理由は配置のためデ
コーディングするときにアドレス発生を有利にするよう
にするためである。
【００１１】図７は本発明によるデータバッファリング
フローチャートで、使用者及びＰパリティデータを記録
する第１過程と、上記第１過程の使用者及びＰパリティ
記録完了後に第１のＱパリティデータを貯蔵する第２過
程と、上記第２過程の第１Ｑパリティデータ記録後に第
２の４Ｑパリティを順次的に記録する第３過程とからな
る。
フローチャートで、使用者及びＰパリティデータを記録
する第１過程と、上記第１過程の使用者及びＰパリティ
記録完了後に第１のＱパリティデータを貯蔵する第２過
程と、上記第２過程の第１Ｑパリティデータ記録後に第
２の４Ｑパリティを順次的に記録する第３過程とからな
る。
【００１２】図８は本発明によるコードワード読出しフ
ローチャートで、１フレーム分のＰコードデータを読出
す第１段階と、上記第１段階１フレーム分のＰコード読
出し後に１フレーム分のＱコードデータを読出す第２段
階とからなる。
ローチャートで、１フレーム分のＰコードデータを読出
す第１段階と、上記第１段階１フレーム分のＰコード読
出し後に１フレーム分のＱコードデータを読出す第２段
階とからなる。
【００１３】図９は本発明によるデータバッファリング
タイミング図で、 （Ａ）は同期データを除外した１ブロック（２３４０バ
イト）のシンボルデータ波形であり、 （Ｂ）は平面選択クロック波形であり、（Ｃ）はＸ軸記
録アドレスデータ波形であり、（Ｄ）は図２の初期値発
生部（２２）のＸライトカウンター（２３）のＸ軸初期
制御端（Ｘ−ｉｎ）の出力波形であり、 （Ｅ）はＹ軸記録アドレスデータ波形であり、（Ｆ）は
図２の初期値発生部（２２）のＸライトカウンター（２
３）のＹ軸初期制御端（Ｙ−ｉｎ）出力波形である。
タイミング図で、 （Ａ）は同期データを除外した１ブロック（２３４０バ
イト）のシンボルデータ波形であり、 （Ｂ）は平面選択クロック波形であり、（Ｃ）はＸ軸記
録アドレスデータ波形であり、（Ｄ）は図２の初期値発
生部（２２）のＸライトカウンター（２３）のＸ軸初期
制御端（Ｘ−ｉｎ）の出力波形であり、 （Ｅ）はＹ軸記録アドレスデータ波形であり、（Ｆ）は
図２の初期値発生部（２２）のＸライトカウンター（２
３）のＹ軸初期制御端（Ｙ−ｉｎ）出力波形である。
【００１４】図１０は本発明によるＰ，Ｑコードワード
の読出しタイミング図であって、 （Ａ）−（Ｄ）はＰコードタイミング図であり、（Ｅ）
−（Ｈ）はＱコードタイミング図である。
の読出しタイミング図であって、 （Ａ）−（Ｄ）はＰコードタイミング図であり、（Ｅ）
−（Ｈ）はＱコードタイミング図である。
【００１５】（Ａ）はコードワードタイミング図であり
、 （Ｂ）はシンボルデータタイミング図であり、（Ｃ）は
Ｘ軸リードアドレスデータタイミング図であり、 （Ｄ）はＹ軸リードアドレスデータタイミング図であり
、 （Ｅ）はコードワードタイミング図であり、（Ｆ）はシ
ンボルデータ波形であり、 （Ｇ）はＸ軸リードアドレスデータタイミング図であり
、 （Ｈ）はＹ軸リードアドレスデータタイミング図である
。
、 （Ｂ）はシンボルデータタイミング図であり、（Ｃ）は
Ｘ軸リードアドレスデータタイミング図であり、 （Ｄ）はＹ軸リードアドレスデータタイミング図であり
、 （Ｅ）はコードワードタイミング図であり、（Ｆ）はシ
ンボルデータ波形であり、 （Ｇ）はＸ軸リードアドレスデータタイミング図であり
、 （Ｈ）はＹ軸リードアドレスデータタイミング図である
。
【００１６】従って、本発明の具体的な一実施例を図１
−図１０を参照して詳細に説明する。図１の第１，第２
入力端Ｗ，Ｒを通じてリード／ライトアドレスデータ発
生部ＷＡＤＧ，ＲＡＤＧにバッファリード／ライト命令
語データが入力されるとき、上記ライトアドレスデータ
発生部ＷＡＤＧでＸ，Ｙ軸Ｐ，Ｑコード貯蔵用ライトア
ドレスデータが発生され、上記リードアドレスデータ発
生部ＲＡＤＧからはＸ，Ｙ軸Ｐ，Ｑコード読出し用ライ
トアドレスデータが発生される。上記リード／ライトア
ドレスデータ発生部ＷＡＤＧ，ＲＡＤＧの発生アドレス
信号によってバッファメモリー（図示せず）をアクセス
するようになっている。図２を参照してライトアドレス
データ発生部ＷＡＤＧでアドレスデータ発生例を具体的
に説明すると記録制御信号発生部２１はタイム信号端Ｔ
Ｓを通じてコマンドデータを受けて後端ライトＸ，Ｙカ
ウンター２３，２４のローディングのためのクロック信
号Ｘ−ＣＫ，Ｙ−ＣＫ及び初期値ローディング信号Ｘ−
ＬＤ，Ｙ−ＬＤを発生させる。初期値発生部２２は上記
ライトＸ，Ｙカウンター２３，２４の初期値を発生させ
る。上記ライトＸ，Ｙカウンター２３，２４はＸ−アド
レスとＹ−アドレスを各々発生させる５ビット及び６ビ
ットカウンターであり、デコーダー２５は上記ライトＸ
，Ｙカウンター２３，２４の出力値をデコーディングし
て上記ライトＸ，Ｙカウンター２３，２４で要求される
初期値を選択するようにし、上記ライトＸ，Ｙカウンタ
ー２３，２４でクロックを選択するのに適用される。
−図１０を参照して詳細に説明する。図１の第１，第２
入力端Ｗ，Ｒを通じてリード／ライトアドレスデータ発
生部ＷＡＤＧ，ＲＡＤＧにバッファリード／ライト命令
語データが入力されるとき、上記ライトアドレスデータ
発生部ＷＡＤＧでＸ，Ｙ軸Ｐ，Ｑコード貯蔵用ライトア
ドレスデータが発生され、上記リードアドレスデータ発
生部ＲＡＤＧからはＸ，Ｙ軸Ｐ，Ｑコード読出し用ライ
トアドレスデータが発生される。上記リード／ライトア
ドレスデータ発生部ＷＡＤＧ，ＲＡＤＧの発生アドレス
信号によってバッファメモリー（図示せず）をアクセス
するようになっている。図２を参照してライトアドレス
データ発生部ＷＡＤＧでアドレスデータ発生例を具体的
に説明すると記録制御信号発生部２１はタイム信号端Ｔ
Ｓを通じてコマンドデータを受けて後端ライトＸ，Ｙカ
ウンター２３，２４のローディングのためのクロック信
号Ｘ−ＣＫ，Ｙ−ＣＫ及び初期値ローディング信号Ｘ−
ＬＤ，Ｙ−ＬＤを発生させる。初期値発生部２２は上記
ライトＸ，Ｙカウンター２３，２４の初期値を発生させ
る。上記ライトＸ，Ｙカウンター２３，２４はＸ−アド
レスとＹ−アドレスを各々発生させる５ビット及び６ビ
ットカウンターであり、デコーダー２５は上記ライトＸ
，Ｙカウンター２３，２４の出力値をデコーディングし
て上記ライトＸ，Ｙカウンター２３，２４で要求される
初期値を選択するようにし、上記ライトＸ，Ｙカウンタ
ー２３，２４でクロックを選択するのに適用される。
【００１７】従って、ライトモードは上記タイム信号端
ＴＳに外部から入力されて命令語のタイミング信号によ
ってデータバッファリングの要求のあるとき、先ず同期
直後から各平面別に図６の１１１７番目まで上記ライト
Ｘ，Ｙカウンター２３，２４で発生される値によりバッ
ファメモリーにシンボルが記録される。即ち、上記記録
制御信号発生部２１でＸ，Ｙ−ＣＫ及びＸ，Ｙ−ＬＤが
発生されてライトＸ，Ｙカウンター２３，２４の駆動ク
ロックとして使用されるが、Ｙ−ＣＫは各２個のシンボ
ルをもつようにする周期で発生され、Ｘ−ＣＫはＹ軸記
録アドレスデータに０−４２になる周期で発生されてヘ
ッダ，使用者データ及びＰ−パリティが記録されるよう
にする。
ＴＳに外部から入力されて命令語のタイミング信号によ
ってデータバッファリングの要求のあるとき、先ず同期
直後から各平面別に図６の１１１７番目まで上記ライト
Ｘ，Ｙカウンター２３，２４で発生される値によりバッ
ファメモリーにシンボルが記録される。即ち、上記記録
制御信号発生部２１でＸ，Ｙ−ＣＫ及びＸ，Ｙ−ＬＤが
発生されてライトＸ，Ｙカウンター２３，２４の駆動ク
ロックとして使用されるが、Ｙ−ＣＫは各２個のシンボ
ルをもつようにする周期で発生され、Ｘ−ＣＫはＹ軸記
録アドレスデータに０−４２になる周期で発生されてヘ
ッダ，使用者データ及びＰ−パリティが記録されるよう
にする。
【００１８】しかし、Ｑ−パリティ領域、即ち各平面の
１１１８番目のシンボルから１１６９番目までは方式を
異にする。即ち、上記Ｐ−パリティまでのシンボルデー
タの記録が終了されると、図６のようにアドレスはＸ，
Ｙが２５，４２になる。上記発生されたＸ，Ｙの２５，
４５はデコーダー２５で感知されて初期値発生部２２に
入力して初期値を発生する。このときＸ初期端Ｘ−ｉｎ
は１７に、Ｙ初期端Ｙ−ｉｎは４３に作って、ライトＸ
カウンター２３及びライトＹカウンター２４に初期値と
して印加される。そしてＸクロック端Ｘ−ＣＫは２個の
シンボルデータ周期に、Ｙ−ＣＫは停止状態としてＸ，
Ｙが２５，４３になるまで図６に示すように記録を継続
する。 次にＸ，Ｙが２５，４３になると、さらにＸ初期端Ｘ−
ｉｎは０に、Ｙ初期端Ｙ−ｉｎは４３として貯蔵を継続
してから、Ｘ，Ｙが１６，４３に到ると、このときが、
即ち４３番目Ｙ軸のＱ−パリティまで貯蔵が完了された
状態である。一方、このときからＸ初期端Ｘ−ｉｎを１
８に、Ｙ初期端Ｙ−ｉｎを４４としてＸクロック端Ｘ−
ＣＫを駆動するようにし、継続貯蔵した後にＸ，Ｙが２
５，４４に到るようにし、更にＸ初期端Ｘ−ｉｎは０に
、Ｙ初期端Ｙ−ｉｎは４４として継続貯蔵させてＸ，Ｙ
が１７，４４に到ると、図４のように一つのブロックに
対するバッファリングが完了される。図６は上記のよう
な処理結果により貯蔵されたデータの配列である。図７
は上記説明の動作フローチャートであり、図９がこれの
タイミング図である。
１１１８番目のシンボルから１１６９番目までは方式を
異にする。即ち、上記Ｐ−パリティまでのシンボルデー
タの記録が終了されると、図６のようにアドレスはＸ，
Ｙが２５，４２になる。上記発生されたＸ，Ｙの２５，
４５はデコーダー２５で感知されて初期値発生部２２に
入力して初期値を発生する。このときＸ初期端Ｘ−ｉｎ
は１７に、Ｙ初期端Ｙ−ｉｎは４３に作って、ライトＸ
カウンター２３及びライトＹカウンター２４に初期値と
して印加される。そしてＸクロック端Ｘ−ＣＫは２個の
シンボルデータ周期に、Ｙ−ＣＫは停止状態としてＸ，
Ｙが２５，４３になるまで図６に示すように記録を継続
する。 次にＸ，Ｙが２５，４３になると、さらにＸ初期端Ｘ−
ｉｎは０に、Ｙ初期端Ｙ−ｉｎは４３として貯蔵を継続
してから、Ｘ，Ｙが１６，４３に到ると、このときが、
即ち４３番目Ｙ軸のＱ−パリティまで貯蔵が完了された
状態である。一方、このときからＸ初期端Ｘ−ｉｎを１
８に、Ｙ初期端Ｙ−ｉｎを４４としてＸクロック端Ｘ−
ＣＫを駆動するようにし、継続貯蔵した後にＸ，Ｙが２
５，４４に到るようにし、更にＸ初期端Ｘ−ｉｎは０に
、Ｙ初期端Ｙ−ｉｎは４４として継続貯蔵させてＸ，Ｙ
が１７，４４に到ると、図４のように一つのブロックに
対するバッファリングが完了される。図６は上記のよう
な処理結果により貯蔵されたデータの配列である。図７
は上記説明の動作フローチャートであり、図９がこれの
タイミング図である。
【００１９】上記図７及び図９を参照して実施例を詳細
に記述すると、図７でＢはブロックを示しており、Ｘ，
ＹはＸ，Ｙ軸指定アドレス値を示しており、Ｐは平面指
定を意味する。上記ブロックＢと平面Ｐの指定は図２の
ブロックポイント端ＢＰと平面ポイント端ＰＰを通じて
入力される値によって指定される。Ｘ，Ｙ軸値はＸ，Ｙ
ライトカウンター２３，２４のカウンティングによって
発生される値によって決定されるもので、Ｘ，Ｙライト
カウンター２３，２４は各２ビットが発生されて合わせ
て総４ビットの値にバッファメモリーのアドレス信号と
して供給される。即ち、図７（７ａ）の過程においての
ようにＸ軸記録カウンター２３は００−２５までカウン
ティングして出力し、Ｙ軸記録カウンター２４は００−
４２までカウンティングして出力し、平面ポイント端Ｐ
Ｐは０または１が交互に印加される。そして、ブロック
ポイント端ＢＰは第１ブロックにより指定されてライト
Ｘ，Ｙカウンター２３，２４の出力値が図９の（Ｃ），
（Ｅ）のように発生される。デコーダー２５は上記ライ
トＸ，Ｙカウンター２３，２４の出力値が２５，４２に
到達するまでデコーディングをする。即ち、ライトＸ，
Ｙカウンター２３，２４は図６の１１１７であるときま
でカウンティングして使用者及びＰパリティデータを記
録するためのアドレッシングをする。上記デコーダー２
５が上記１１１７，即ちＸ＝２７，Ｙ＝４２をデコーデ
ィングすると上記デコーディング出力信号が記録制御信
号発生部２１及び初期値発生部２２に制御信号として印
加されて上記初期値発生部２２のＸ初期端Ｘ−ｉｎを１
７とし、Ｙ初期端Ｙ−ｉｎは“４３”とする。上記“１
７，４３”の値からＸ，Ｙライトカウンター２３，２４
は７ｂ過程で、更に継続カウンティングして図６のＱ−
パリティ領域アドレッシングを継続指定する。上記アド
レッシングを継続して上記ライトＸ，Ｙカウンター２３
，２４の出力値が２５，４３に到達されるとき、１１２
６即ちＸ＝２５，Ｙ＝４３のデコーダー２５でデコーデ
ィングすると上記デコーダー２５の出力は更に記録制御
信号発生部２１及び初期値発生部２２に入力されて初期
値発生部２２のＸ初期端Ｘ−ｉｎで値が“０”となるよ
うにし、Ｙ初期端Ｙ−ｉｎは“４３”となるようにする
。７ｃ過程で上記のような方法でライトＸ，Ｙカウンタ
ー２３，２４の出力が“１６”，“４３”に到達される
と、デコーダー２５の出力によって上記初期値発生部２
２を制御してＸ初期端Ｘ−ｉｎは“１８”，Ｙ初期端Ｙ
−ｉｎは４４として上記のようにライトＸ−Ｙカウンタ
ー２３，２４を７ｄ過程で継続カウンティングさせて出
力が“２５”，“４４”になるようにする。このとき、
デコーダー２５の出力は上記初期値発生部２２を制御し
てＸ初期端Ｘ−ｉｎを“０”，Ｙ初期端Ｙ−ｉｎを“４
４”とする。上記のような方法で７ｅ過程でライトＸ，
Ｙカウンター２３，２４のカウンティングを継続してＸ
＝１７，Ｙ＝４４に到ると、１ブロックのバッファリン
グ処理が完了される。
に記述すると、図７でＢはブロックを示しており、Ｘ，
ＹはＸ，Ｙ軸指定アドレス値を示しており、Ｐは平面指
定を意味する。上記ブロックＢと平面Ｐの指定は図２の
ブロックポイント端ＢＰと平面ポイント端ＰＰを通じて
入力される値によって指定される。Ｘ，Ｙ軸値はＸ，Ｙ
ライトカウンター２３，２４のカウンティングによって
発生される値によって決定されるもので、Ｘ，Ｙライト
カウンター２３，２４は各２ビットが発生されて合わせ
て総４ビットの値にバッファメモリーのアドレス信号と
して供給される。即ち、図７（７ａ）の過程においての
ようにＸ軸記録カウンター２３は００−２５までカウン
ティングして出力し、Ｙ軸記録カウンター２４は００−
４２までカウンティングして出力し、平面ポイント端Ｐ
Ｐは０または１が交互に印加される。そして、ブロック
ポイント端ＢＰは第１ブロックにより指定されてライト
Ｘ，Ｙカウンター２３，２４の出力値が図９の（Ｃ），
（Ｅ）のように発生される。デコーダー２５は上記ライ
トＸ，Ｙカウンター２３，２４の出力値が２５，４２に
到達するまでデコーディングをする。即ち、ライトＸ，
Ｙカウンター２３，２４は図６の１１１７であるときま
でカウンティングして使用者及びＰパリティデータを記
録するためのアドレッシングをする。上記デコーダー２
５が上記１１１７，即ちＸ＝２７，Ｙ＝４２をデコーデ
ィングすると上記デコーディング出力信号が記録制御信
号発生部２１及び初期値発生部２２に制御信号として印
加されて上記初期値発生部２２のＸ初期端Ｘ−ｉｎを１
７とし、Ｙ初期端Ｙ−ｉｎは“４３”とする。上記“１
７，４３”の値からＸ，Ｙライトカウンター２３，２４
は７ｂ過程で、更に継続カウンティングして図６のＱ−
パリティ領域アドレッシングを継続指定する。上記アド
レッシングを継続して上記ライトＸ，Ｙカウンター２３
，２４の出力値が２５，４３に到達されるとき、１１２
６即ちＸ＝２５，Ｙ＝４３のデコーダー２５でデコーデ
ィングすると上記デコーダー２５の出力は更に記録制御
信号発生部２１及び初期値発生部２２に入力されて初期
値発生部２２のＸ初期端Ｘ−ｉｎで値が“０”となるよ
うにし、Ｙ初期端Ｙ−ｉｎは“４３”となるようにする
。７ｃ過程で上記のような方法でライトＸ，Ｙカウンタ
ー２３，２４の出力が“１６”，“４３”に到達される
と、デコーダー２５の出力によって上記初期値発生部２
２を制御してＸ初期端Ｘ−ｉｎは“１８”，Ｙ初期端Ｙ
−ｉｎは４４として上記のようにライトＸ−Ｙカウンタ
ー２３，２４を７ｄ過程で継続カウンティングさせて出
力が“２５”，“４４”になるようにする。このとき、
デコーダー２５の出力は上記初期値発生部２２を制御し
てＸ初期端Ｘ−ｉｎを“０”，Ｙ初期端Ｙ−ｉｎを“４
４”とする。上記のような方法で７ｅ過程でライトＸ，
Ｙカウンター２３，２４のカウンティングを継続してＸ
＝１７，Ｙ＝４４に到ると、１ブロックのバッファリン
グ処理が完了される。
【００２０】Ｐコードワードの読出し動作を説明すると
、図６に示したようにＰコードワードはＸ軸と平行に配
列されてあるので、ｎ番目コードワードの指定は、Ｙ軸
アドレスによって指定され、各コードワードにおけるシ
ンボルの位置はＸ軸アドレスに対応するようになってい
る。図３で読出し制御信号発生部３１はＸ，Ｙリードカ
ウンター３２，３３のクロックであるリードＸ，Ｙクロ
ック端ＲＸ−ＣＫとＲＹ−ＣＫ，ロード信号であるロー
ドＸ，Ｙ端ＲＸ−ＬＤ，ＲＹ−ＬＤ及びクリアー信号で
あるＸ，Ｙクリアー端Ｘ−ＣＬＲ及びＹ−ＣＬＲの信号
を発生し、ｎ番目コードワード、ｋ番目シンボル指定時
のｎ及びｋによる信号を発生する。マルチプレクサー３
５はＸリードカウンター３２から出る値とモジュラー演
算器３４からの出力値をＰ，Ｑ−コードワードにより選
択出力してＸ軸アドレスであるＸリードアドレスデータ
を発生する。マルチプレクサー３７はＹリードカウンタ
ー３３の出力値とコードワードの順序であるｎとの値を
選択出力してＹ軸アドレス値であるＹリードアドレスデ
ータ信号を発生する。加算器３６はＱ−コードワードで
あるシンボルを指定するためにモジュラー演算器３４か
ら指定されるＸリードアドレスデータを発生させるため
のもので、Ｙリードカウンター３３値とｎを合算する６
ビット加算器である。モジュラー演算器３４は上記加算
器３６の出力をモジュールで取ってマルチプレクサー３
５に印加してＸリードアドレスデータを発生する。
、図６に示したようにＰコードワードはＸ軸と平行に配
列されてあるので、ｎ番目コードワードの指定は、Ｙ軸
アドレスによって指定され、各コードワードにおけるシ
ンボルの位置はＸ軸アドレスに対応するようになってい
る。図３で読出し制御信号発生部３１はＸ，Ｙリードカ
ウンター３２，３３のクロックであるリードＸ，Ｙクロ
ック端ＲＸ−ＣＫとＲＹ−ＣＫ，ロード信号であるロー
ドＸ，Ｙ端ＲＸ−ＬＤ，ＲＹ−ＬＤ及びクリアー信号で
あるＸ，Ｙクリアー端Ｘ−ＣＬＲ及びＹ−ＣＬＲの信号
を発生し、ｎ番目コードワード、ｋ番目シンボル指定時
のｎ及びｋによる信号を発生する。マルチプレクサー３
５はＸリードカウンター３２から出る値とモジュラー演
算器３４からの出力値をＰ，Ｑ−コードワードにより選
択出力してＸ軸アドレスであるＸリードアドレスデータ
を発生する。マルチプレクサー３７はＹリードカウンタ
ー３３の出力値とコードワードの順序であるｎとの値を
選択出力してＹ軸アドレス値であるＹリードアドレスデ
ータ信号を発生する。加算器３６はＱ−コードワードで
あるシンボルを指定するためにモジュラー演算器３４か
ら指定されるＸリードアドレスデータを発生させるため
のもので、Ｙリードカウンター３３値とｎを合算する６
ビット加算器である。モジュラー演算器３４は上記加算
器３６の出力をモジュールで取ってマルチプレクサー３
５に印加してＸリードアドレスデータを発生する。
【００２１】一方、Ｐコードワード読出し時は図３の回
路中のＹリードカウンター３３は動作していないし、マ
ルチプレクサー３７は選択端ＳＥＬの入力信号によって
読出し制御信号発生部３１からのＰコードワード順番で
あるｎを選択してＹリードアドレスデータをｎ状態に維
持させる。また、Ｘ軸アドレスは読出し制御信号発生部
３１で発生されたリードＸクロック端ＲＸ−ＣＫのクロ
ックをＸリードカウンター３２で受けてカウントし、こ
れをマルチプレクサー３５に印加して選択端ＳＥＬの信
号によりＸ軸アドレスであるＸリードアドレスデータが
発生される。結局，上記Ｘ，Ｙアドレスデータ及びブロ
ックポイントであるＢと平面ポイントであるＰ値によっ
てリードアドレスデータをなす。Ｑコードワード読出し
をＱコードワード読出し命令語が読出し制御信号発生部
３１に印加されると、読出し制御信号発生部３１からは
毎コードバイト周期に動作するようになっているが、ク
ロックであるＹリードクロック端ＲＹ−ＣＫのクロック
をＹリードカウンター３３に印加されてカウンティング
される。このときＹリードカウンター３３は０から始動
してコードワード区間である４４まで毎コードバイト毎
に１ずつ増加してマルチプレクサー３７に印加し、選択
端ＳＥＬの選択信号によって選択されてＹリードアドレ
スデータに出力される。Ｘリードカウンター３２はＱコ
ードワード読出し時読出し動作していないし、読出し制
御信号発生部３１からのｎ番目コードワードに指定され
たｎ値とＹリードカウンター３３の出力値が加算器３６
であるアドレスデータによって加算されてｎ＋ｋを作り
、この値がモジュラー演算器３４によって最終的なアド
レス値を得る。上記モジュラー演算器３４の出力値がマ
ルチプレクサー３５に印加されて選択端ＳＥＬの選択信
号によって選択されてＸ軸アドレス値であるＸリードア
ドレスデータが発生される。
路中のＹリードカウンター３３は動作していないし、マ
ルチプレクサー３７は選択端ＳＥＬの入力信号によって
読出し制御信号発生部３１からのＰコードワード順番で
あるｎを選択してＹリードアドレスデータをｎ状態に維
持させる。また、Ｘ軸アドレスは読出し制御信号発生部
３１で発生されたリードＸクロック端ＲＸ−ＣＫのクロ
ックをＸリードカウンター３２で受けてカウントし、こ
れをマルチプレクサー３５に印加して選択端ＳＥＬの信
号によりＸ軸アドレスであるＸリードアドレスデータが
発生される。結局，上記Ｘ，Ｙアドレスデータ及びブロ
ックポイントであるＢと平面ポイントであるＰ値によっ
てリードアドレスデータをなす。Ｑコードワード読出し
をＱコードワード読出し命令語が読出し制御信号発生部
３１に印加されると、読出し制御信号発生部３１からは
毎コードバイト周期に動作するようになっているが、ク
ロックであるＹリードクロック端ＲＹ−ＣＫのクロック
をＹリードカウンター３３に印加されてカウンティング
される。このときＹリードカウンター３３は０から始動
してコードワード区間である４４まで毎コードバイト毎
に１ずつ増加してマルチプレクサー３７に印加し、選択
端ＳＥＬの選択信号によって選択されてＹリードアドレ
スデータに出力される。Ｘリードカウンター３２はＱコ
ードワード読出し時読出し動作していないし、読出し制
御信号発生部３１からのｎ番目コードワードに指定され
たｎ値とＹリードカウンター３３の出力値が加算器３６
であるアドレスデータによって加算されてｎ＋ｋを作り
、この値がモジュラー演算器３４によって最終的なアド
レス値を得る。上記モジュラー演算器３４の出力値がマ
ルチプレクサー３５に印加されて選択端ＳＥＬの選択信
号によって選択されてＸ軸アドレス値であるＸリードア
ドレスデータが発生される。
【００２２】上記のＰ−Ｑコードワードの読出し動作フ
ローチャートが図８に示しており、動作タイミングが図
１０に示している。ライトアドレスデータ発生部ＷＡＤ
Ｇがライトアドレスデータを発生し、リードアドレスデ
ータ発生部ＲＡＤＧがコードワードのリーディングアド
レス発生するときこれらの各々は３−ステートバッファ
ＳＴ１，ＳＴ２の選択端ＳＥＬの選択信号によって選択
されてバッファメモリーのアドレスバスを通じて入力さ
れる。
ローチャートが図８に示しており、動作タイミングが図
１０に示している。ライトアドレスデータ発生部ＷＡＤ
Ｇがライトアドレスデータを発生し、リードアドレスデ
ータ発生部ＲＡＤＧがコードワードのリーディングアド
レス発生するときこれらの各々は３−ステートバッファ
ＳＴ１，ＳＴ２の選択端ＳＥＬの選択信号によって選択
されてバッファメモリーのアドレスバスを通じて入力さ
れる。
【００２３】
【発明の効果】上述のようにＲＯＭを使用しないで、デ
コーディング時に必要なアドレスを発生させることがで
きる方法とその回路を提供し、これをより効率的に遂行
するために効率的にデータをバッファリングさせること
ができる利点がある。
コーディング時に必要なアドレスを発生させることがで
きる方法とその回路を提供し、これをより効率的に遂行
するために効率的にデータをバッファリングさせること
ができる利点がある。
【図１】本発明によるブロック図である。
【図２】本発明による図１のライトアドレスデータ発生
部ＷＡＤＧの具体回路図である。
部ＷＡＤＧの具体回路図である。
【図３】本発明による図１のリードアドレスデータ発生
部ＲＡＤＧの具体回路図である。
部ＲＡＤＧの具体回路図である。
【図４】（Ａ），（Ｂ）は本発明によるバッファメモリ
ーのアドレス割当マップ図である。
ーのアドレス割当マップ図である。
【図５】本発明によるバッファメモリーのアドレス割当
マップ図である。
マップ図である。
【図６】本発明によるバッファリングデータ配列図であ
る。
る。
【図７】本発明によるデータバッファリングフローチャ
ートである。
ートである。
【図８】本発明によるコードワード読出しフローチャー
トである。
トである。
【図９】（Ａ）〜（Ｆ）は本発明によるデータバッファ
リングタイミング図である。
リングタイミング図である。
【図１０】（Ａ）〜（Ｈ）は本発明によるＰ，Ｑコード
ワードの読出しタイミング図である。
ワードの読出しタイミング図である。
２１ 記録制御信号発生部
２２ 初期値発生部
２３，２４ ライトカウンター
２５ デコーダー
３１ 読出し制御信号発生部
３２，３３ リードカウンター
３４ モジュラー演算器
３５，３７ マルチプレクサー
３６ 加算器
Claims (6)
- 【請求項１】 ＣＤ−ＲＯＭのメモリーバッファアド
レッシング回路において、第１入力端（Ｗ）を通じて制
御信号及びクロックを受けてライトアドレスデータを発
生するライトアドレスデータ発生部（ＷＡＤＧ）と、第
２入力端（Ｒ）を通じて制御信号及びクロックを受けて
リードアドレスデータを発生するリードアドレスデータ
発生部（ＲＡＤＧ）と、上記ライトアドレスデータ発生
部（ＷＡＤＧ）の出力とリードアドレスデータ発生部（
ＲＡＤＧ）の出力をリード／ライトモード選択により上
記バッファメモリーリード／ライトアドレス信号を選択
して提供するリード／ライト選択手段とから構成される
ことを特徴とするＣＤ−ＲＯＭデータバッファリングア
ドレス発生回路。 - 【請求項２】 前記リード／ライト選択手段が上記ラ
イトアドレス発生部（ＷＡＤＧ）及びリードアドレス発
生部（ＲＡＤＧ）のアドレスデータ出力をリード／ライ
ト選択モードにより選択してバッファメモリーに入力す
る第１，第２，第３のステートバッファ（ＳＴ１，ＳＴ
２）とから構成されることを特徴とする請求項１に記載
のＣＤ−ＲＯＭのデータバッファリングアドレス回路。 - 【請求項３】 前記ライトアドレスデータ発生部（Ｗ
ＡＤＧ）がタイム信号端（ＴＳ）の命令語入力データを
受けて処理によってＸ，Ｙクロック（Ｘ，Ｙ−ＣＫ）及
び初期Ｘ，Ｙロード信号（Ｘ，Ｙ−ＬＤ）を発生する記
録制御信号発生部（２１）と、上記記録制御信号発生部
（２１）及びＸ，Ｙカウンティングアドレスデータ発生
のための初期化アドレスを発生する初期値発生部（２２
）と、上記初期値発生部（２２）の出力により初期化さ
れた後に上記記録信号発生部（２１）の初期Ｘ，Ｙロー
ド信号（Ｘ，Ｙ−ＬＤ）によってローディング後に上記
Ｘ，Ｙ出力クロックをカウントしてＸ，Ｙライトアドレ
スデータを発生するライトＸ，Ｙカウンター（２３，２
４）と、上記ライトＸ，Ｙカウンター（２３，２４）の
出力Ｘ，Ｙライトデータを受けてデコーディングして上
記記録制御信号発生部（２１）及び初期値発生部（２２
）からの初期値及びクロック選択のための制御信号を発
生するデコーダー（２５）と、上記ライトＸ，Ｙカウン
ター（２３，２４）の出力とブロックポイント端（ＢＰ
）及び平面ポイント端（ＰＰ）の入力をライトアドレス
データとして上記第１の３−ステートバッファ（ＳＴ１
）に印加する第１手段とから構成されることを特徴とす
る請求項２に記載のＣＤ−ＲＯＭデータバッファリング
アドレス発生回路。 - 【請求項４】 前記リードアドレスデータ発生部（Ｒ
ＡＤＧ）がタイム信号端（ＴＳ）に命令語データを受け
て処理してＸ，Ｙアドレス発生による初期化のためにＸ
，Ｙクリアー及びロード信号（Ｘ，Ｙ−ＣＬＲ，ＲＸ，
ＲＹ−ＬＤ）を発生してＸ，Ｙクロック信号（ＲＸ，Ｒ
Ｙ−ＣＫ）を発生する読出し制御信号発生部（３１）と
、上記読出し制御信号発生部（３１）のＸ，Ｙクロック
，クリアー，ロード信号（Ｘ，Ｙ−ＣＬＲ，ＬＤ，ＣＫ
）を受けてカウントしてＸ，Ｙアドレスデータを発生す
るＸ，Ｙリードカウンター（３２，３３）と、上記読出
し制御信号発生部（３１）の出力コードワード順序ｎ値
と上記Ｙリードカウンター（３３）の出力を選択端（Ｓ
ＥＬ）に入力される選択信号によりＹアドレスデータを
出力するマルチプレクサー（３７）と、上記読出し制御
信号発生部（３１）の出力コードワード順序ｎ値と上記
Ｙリードカウンター（３３）の出力を加算する加算器（
３６）と、上記加算器（３６）の出力により所定モジュ
ール値として演算するモジュラー演算器（３４）と、上
記Ｘリードカウンター（３２）の出力と上記モジュラー
演算器（３４）の出力を選択端（ＳＲＬ）の選択信号入
力により選択するマルチプレクサー（３５）と、上記マ
ルチプレクサー（３５，３７）の出力のＸ，Ｙ読出しア
ドレスデータとブロックポイント端（ＢＰ）及び平面ポ
イント端（ＰＰ）の出力を上記第２の３−ステート（Ｓ
Ｔ２）に入力する第２手段とから構成されることを特徴
とする請求項１に記載のＣＤ−ＲＯＭデータバッファリ
ングアドレス発生回路。 - 【請求項５】 ＣＤ−ＲＯＭメモリーバッファライト
アドレッシング方法において、上記ＣＤ−ＲＯＭメモリ
ーバッファの使用者及びＰパリティデータを記録する第
１過程と、上記第１過程の使用者及びパリティ記録完了
後に第１のＱパリティデータを貯蔵する第２過程と、上
記第２過程の第１のＱパリティデータ記録後に第２−４
Ｑパリティを順次的に記録する第３過程とから成される
ことを特徴とするＣＤ−ＲＯＭデータ記録アドレス発生
方法。 - 【請求項６】 ＣＤ−ＲＯＭのメモリーバッファリー
ドアドレッシング方法において、１フレーム分のＰコー
ドデータを読出す第１段階と、上記第１段階１フレーム
分のＰコード読出し後に１フレーム分のＱコードデータ
を読出す第２段階とから成されることを特徴とするＣＤ
−ＲＯＭデータ読出し用アドレス発生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR12213/1990 | 1990-08-09 | ||
| KR1019900012213A KR930000994B1 (ko) | 1990-08-09 | 1990-08-09 | Cd-rom 데이타 버퍼링 및 독출용 어드레스 발생방법 및 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04232671A true JPH04232671A (ja) | 1992-08-20 |
Family
ID=19302168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196876A Pending JPH04232671A (ja) | 1990-08-09 | 1991-08-06 | Ｃｄ−ｒｏｍデータバッファリング及び読出し用アドレス発生方法および回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5347640A (ja) |
| JP (1) | JPH04232671A (ja) |
| KR (1) | KR930000994B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2781658B2 (ja) * | 1990-11-19 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
| KR100189531B1 (ko) * | 1996-06-10 | 1999-06-01 | 윤종용 | Cd-rom 드라이브에 있어서 섹터 데이타 디코딩방법 및 회로 |
| US6065100A (en) * | 1996-11-12 | 2000-05-16 | Micro-Design International | Caching apparatus and method for enhancing retrieval of data from an optical storage device |
| MY129665A (en) | 1997-04-09 | 2007-04-30 | Matsushita Electric Ind Co Ltd | Image predictive decoding method, image predictive decoding apparatus, image predictive coding method, image predictive coding apparatus, and data storage media |
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| JPS61229275A (ja) * | 1985-04-02 | 1986-10-13 | Mitsubishi Electric Corp | ディジタル信号処理装置 |
| JPH01122081A (ja) * | 1987-11-06 | 1989-05-15 | Mitsubishi Electric Corp | ディジタル記録再生装置 |
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| JP2713902B2 (ja) * | 1987-04-28 | 1998-02-16 | 三洋電機株式会社 | アドレス発生回路 |
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| JP2745704B2 (ja) * | 1989-07-26 | 1998-04-28 | ソニー株式会社 | 情報伝送装置 |
-
1990
- 1990-08-09 KR KR1019900012213A patent/KR930000994B1/ko not_active IP Right Cessation
-
1991
- 1991-07-18 US US07/732,144 patent/US5347640A/en not_active Expired - Lifetime
- 1991-08-06 JP JP3196876A patent/JPH04232671A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US5347640A (en) | 1994-09-13 |
| KR930000994B1 (ko) | 1993-02-12 |
| KR920004981A (ko) | 1992-03-28 |
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