JPH022134A - 絶縁ゲート型トランジスタ - Google Patents
絶縁ゲート型トランジスタInfo
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- JPH022134A JPH022134A JP14587888A JP14587888A JPH022134A JP H022134 A JPH022134 A JP H022134A JP 14587888 A JP14587888 A JP 14587888A JP 14587888 A JP14587888 A JP 14587888A JP H022134 A JPH022134 A JP H022134A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は絶縁ゲート型トランジスタ、特にゲート電極に
特徴的な構造を有する絶縁ゲート型トランジスタに関す
る。
特徴的な構造を有する絶縁ゲート型トランジスタに関す
る。
（従来の技術）
現在、絶縁ゲート屋電界効果トランジスタ（以下ＭＩＳ
ＦＥＴという）を用いた半導体デノ（イスの動作特性向
上の集積化のため、ｇ子の微細化が進められているが、
従来の槽重をそのｔま微細化すると素子内部に高電界領
域ができ、ホｖトΦヤリ了が発生して信頼性の面で問題
が生じる。この問題に対処するため優こ、第４図１こ示
すようにＭＩＳＦＥＴのソース部（４０２）またはドレ
イン部（４０３）に低濃度領域（４０４）、（４０５）
を設けて４界を緩和し。
ＦＥＴという）を用いた半導体デノ（イスの動作特性向
上の集積化のため、ｇ子の微細化が進められているが、
従来の槽重をそのｔま微細化すると素子内部に高電界領
域ができ、ホｖトΦヤリ了が発生して信頼性の面で問題
が生じる。この問題に対処するため優こ、第４図１こ示
すようにＭＩＳＦＥＴのソース部（４０２）またはドレ
イン部（４０３）に低濃度領域（４０４）、（４０５）
を設けて４界を緩和し。
更にゲート成極（４０８）を高濃度不純物領域（４０３
）上部にまで形成し、高′１界の集中によるシリコン／
ゲート酸化模への捕獲が低濃度領域やチャネルのドレイ
ン瑞で発生しないようにするいわゆるＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭＩ
ＳＦＥＴ辱が提案されている。ここで＊ （４０６）
、（４０７）。
）上部にまで形成し、高′１界の集中によるシリコン／
ゲート酸化模への捕獲が低濃度領域やチャネルのドレイ
ン瑞で発生しないようにするいわゆるＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭＩ
ＳＦＥＴ辱が提案されている。ここで＊ （４０６）
、（４０７）。
（４０８） ｉまソース、ドレイン、ゲートの′電極
であり、 （４０９）はゲート杷縁模、 （４１０
）は絶縁保護膜である。しかし、このような構造のＭＩ
ＳＦＥＴでは、低不純物濃度のｎ一部（４０４）、（４
０５）があるためにｔ流駆勧能力が低下し、また前記ｎ
部の上のゲート酸化［（４０９）にとラップされた′１
子によりｈ ｇｍの低Ｆ、しきい直直圧、ｖｔｈ
の変効が生じることが知られている。これを回避するだ
めに第５図ｉこ示すようなｎ生部（４０２ａ ） 、
（４０３ａ）上にまでゲート電極（４ｏ８ａ）を伸ばし
たＬＤＤ構造が提案されている（ ＩＥＤＭ８７ Ｔ
ｃ１ｃｈｎｉｃａｌ ＤｉｇｅｓｔＮｏ 、 ３ 、１
ｐ、３８．（１９８７） 、 Ｒ，Ｉｚａｗａ、Ｔ、
Ｋｕｒｅ、Ｓ、Ｉｉｊ−ｉｍａ、ａｎｄ Ｔ、Ｔａｋｅ
ｄａ）。この：簿：ｉ’ｔのトランジスタによればＯＦ
Ｆ状態の時も大きなドレイン成田がか力）りていると、
ドレイｙ領穢中の高飛度頃域のゲート端と重なりた部分
の表面において（＠５図中の破線で囲りた部分）％高電
界が集中し、衝突イオン化やトンネリングによるｆｊａ
れ′１這流が発生して信頼性の面で問題となる。
であり、 （４０９）はゲート杷縁模、 （４１０
）は絶縁保護膜である。しかし、このような構造のＭＩ
ＳＦＥＴでは、低不純物濃度のｎ一部（４０４）、（４
０５）があるためにｔ流駆勧能力が低下し、また前記ｎ
部の上のゲート酸化［（４０９）にとラップされた′１
子によりｈ ｇｍの低Ｆ、しきい直直圧、ｖｔｈ
の変効が生じることが知られている。これを回避するだ
めに第５図ｉこ示すようなｎ生部（４０２ａ ） 、
（４０３ａ）上にまでゲート電極（４ｏ８ａ）を伸ばし
たＬＤＤ構造が提案されている（ ＩＥＤＭ８７ Ｔ
ｃ１ｃｈｎｉｃａｌ ＤｉｇｅｓｔＮｏ 、 ３ 、１
ｐ、３８．（１９８７） 、 Ｒ，Ｉｚａｗａ、Ｔ、
Ｋｕｒｅ、Ｓ、Ｉｉｊ−ｉｍａ、ａｎｄ Ｔ、Ｔａｋｅ
ｄａ）。この：簿：ｉ’ｔのトランジスタによればＯＦ
Ｆ状態の時も大きなドレイン成田がか力）りていると、
ドレイｙ領穢中の高飛度頃域のゲート端と重なりた部分
の表面において（＠５図中の破線で囲りた部分）％高電
界が集中し、衝突イオン化やトンネリングによるｆｊａ
れ′１這流が発生して信頼性の面で問題となる。
（発明が解決しようとする課題）
以上述べたように、上記ＬＤＤ ＭＩＳＦＥＴにおい
てはＯＦＦ時に漏れ、を流が生じる恐れがあり。
てはＯＦＦ時に漏れ、を流が生じる恐れがあり。
デバイス動作の面で問題がありた。本発明では。
濁れ電流の原因となる高１界を緩和することにより、漏
れｆＩＬ流の問題がなく信頼性の高いＭＩＳ型トランジ
スタの構造を提供することを目的とする。
れｆＩＬ流の問題がなく信頼性の高いＭＩＳ型トランジ
スタの構造を提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するために本発明は、ソースまたはドレ
イン領域内の高＃に度不純物領域の上部に高電界集中を
緩和するような仕事関数を持つ導電物質でゲート電極を
形成する。つまり、チャネル領域上部のゲート電極材料
、あるいは、高濃度不純物領域よりも、ｎ型トランジス
タの場合、仕事関数のより大きな導電物質％ｐ型トラン
ジスタの場合、仕事関数のより小さな導電物質を高濃度
不純物領域のＪ：部ゲートとして用いる。
イン領域内の高＃に度不純物領域の上部に高電界集中を
緩和するような仕事関数を持つ導電物質でゲート電極を
形成する。つまり、チャネル領域上部のゲート電極材料
、あるいは、高濃度不純物領域よりも、ｎ型トランジス
タの場合、仕事関数のより大きな導電物質％ｐ型トラン
ジスタの場合、仕事関数のより小さな導電物質を高濃度
不純物領域のＪ：部ゲートとして用いる。
また、高９４度不純物領域を形成する際のチャネル４域
上部のゲート１凱側壁に、上記条件を満たす仕事関数を
待つ導、攬：勿質を用いるか、あるいは−回の１ｌｔｌ
ｌ 葉残しで高濃度不純物領域の上部昏こ充分をこゲー
）４ｆｆｌが形成されない鳴合には、更に上記条件を満
たす仕事関数を持つ導電物質でゲート成極に圃壁残しを
繰り返すこと（こより本発明の絶縁ゲートｍ′４界効果
トランジスタの構造を実現する。
上部のゲート１凱側壁に、上記条件を満たす仕事関数を
待つ導、攬：勿質を用いるか、あるいは−回の１ｌｔｌ
ｌ 葉残しで高濃度不純物領域の上部昏こ充分をこゲー
）４ｆｆｌが形成されない鳴合には、更に上記条件を満
たす仕事関数を持つ導電物質でゲート成極に圃壁残しを
繰り返すこと（こより本発明の絶縁ゲートｍ′４界効果
トランジスタの構造を実現する。
（作用）
′＄発明昏こよれば、従来のＬＤＤ ＭＯＳＦＥＴで
は高α界が果申したドレイン領域中の高濃度領域のゲー
ト端近くの表面において生じた大きなエネルギーバンド
の曲がり、つまり、高電界が緩和されて、衝突イオン化
やトンネリングによる漏れ電流を防ぐことが出来る。
は高α界が果申したドレイン領域中の高濃度領域のゲー
ト端近くの表面において生じた大きなエネルギーバンド
の曲がり、つまり、高電界が緩和されて、衝突イオン化
やトンネリングによる漏れ電流を防ぐことが出来る。
（実施例）
第１図は本発明によ、る一実施例を示すｎ形ＬＤＤＭＯ
８ＦＥＴのチャネル長方向の断面図である。また１図中
Ａ −Ａ’で示される線で切りたときのチャネル幅方向
の電子ｆこ対するエネルギーバンド図を膏２図に示す、
＠１図に３いて、第４図と同一の部分は同一の符号を付
して示し、詳泊口な説明は省略する。
８ＦＥＴのチャネル長方向の断面図である。また１図中
Ａ −Ａ’で示される線で切りたときのチャネル幅方向
の電子ｆこ対するエネルギーバンド図を膏２図に示す、
＠１図に３いて、第４図と同一の部分は同一の符号を付
して示し、詳泊口な説明は省略する。
本実施例のように、ｎ形ＬＤＤ ＭＯＳＦＥＴにおい
ては、ｎ形の高濃度不純物領域（１０３）上部のゲー）
［極部（１１２） ｌこチャネル領域上部のゲート
電極材料（１０８人あるいは、高濃度不純物領域（１０
３）よりも仕事関数ｙｊ ｍ （２０１）の大きな物質
。
ては、ｎ形の高濃度不純物領域（１０３）上部のゲー）
［極部（１１２） ｌこチャネル領域上部のゲート
電極材料（１０８人あるいは、高濃度不純物領域（１０
３）よりも仕事関数ｙｊ ｍ （２０１）の大きな物質
。
例えば、高濃度ｎ形ｐｏｌｙ−８１＋鋼（Ｃｕ）、銀（
Ａｇ）金（ＡｕＬタングステンＩＷ、レニウム（Ｒｅ）
、鉄（Ｆｅ ） 。
Ａｇ）金（ＡｕＬタングステンＩＷ、レニウム（Ｒｅ）
、鉄（Ｆｅ ） 。
コバルト（ｃｏＬ 二ｖケル（Ｎｉ ） 、オスニウム
（Ｕｓ ） 。
（Ｕｓ ） 。
イリジウム（Ｉｒ）、白金（ｉ−’ｔ）などを用いるこ
と１こより、 （１１２）が無い場合のフェルミレベ
ルＥ？を、 （１１２）がある場合のフェルミレベル
ＥＦまで下げ、エネルギーバンドの曲がりを伝導帯に８
いてＥｃ’からＥｃ、唾′鑞子帯に３いてＥ ｖ Ｉか
゛らＥｖのように、緩や力）にすることにより高′庖界
を緩和する。
と１こより、 （１１２）が無い場合のフェルミレベ
ルＥ？を、 （１１２）がある場合のフェルミレベル
ＥＦまで下げ、エネルギーバンドの曲がりを伝導帯に８
いてＥｃ’からＥｃ、唾′鑞子帯に３いてＥ ｖ Ｉか
゛らＥｖのように、緩や力）にすることにより高′庖界
を緩和する。
第３図ｆａｔ〜（１）ζこ、第１図の本発明すこよる一
実施例であるｎ形ＬＤＤＭＯ８ＦＥＴの製造方法をチャ
ネル稜方向ｆｔｌ？＋ｍ図により示す。まず通常のｎチ
ャネルＭＯ８ＦＥＴ・波造技術普こよりｐ−底板（３０
１）上（こ素子分離用フィールド酸化＠（３０２人ゲー
ト酸化を臭（３０３人を形成し、ＫｆＪ記ゲート酸化模
（３０３）上にゲートシ極（３０４）を作る（第３図楓
））。
実施例であるｎ形ＬＤＤＭＯ８ＦＥＴの製造方法をチャ
ネル稜方向ｆｔｌ？＋ｍ図により示す。まず通常のｎチ
ャネルＭＯ８ＦＥＴ・波造技術普こよりｐ−底板（３０
１）上（こ素子分離用フィールド酸化＠（３０２人ゲー
ト酸化を臭（３０３人を形成し、ＫｆＪ記ゲート酸化模
（３０３）上にゲートシ極（３０４）を作る（第３図楓
））。
次いで、リン（Ｐ）をイオン注入しＣ％ ｎ−領域（３
０５ａ）、（３０５ｂ）を形成しく第３図（ｂ））、熱
拡散してドレイ７ ｉＭ域（３０５ａ）、（３０５ｂ）
とする（＠３図（Ｃ））。
０５ａ）、（３０５ｂ）を形成しく第３図（ｂ））、熱
拡散してドレイ７ ｉＭ域（３０５ａ）、（３０５ｂ）
とする（＠３図（Ｃ））。
次いで、 ｐｏｌｙ−８ｉ （３０６）を堆積しく第
３図（ｄｌ ） −前記ゲートを甑（３０４）の側壁に
反応性イオンエＶチング技術（ＲＩＥ）による側壁残し
技術で、酌記ｐＯ１ｙ−８ｔ（３０Ｇ）を（３０６ａ）
、 （３０６ｂ）ように残す（第３図（ｅ））。
３図（ｄｌ ） −前記ゲートを甑（３０４）の側壁に
反応性イオンエＶチング技術（ＲＩＥ）による側壁残し
技術で、酌記ｐＯ１ｙ−８ｔ（３０Ｇ）を（３０６ａ）
、 （３０６ｂ）ように残す（第３図（ｅ））。
次いで、ゲート’ｔａ ｂ （３０４）、（３０６ａ）
、（３０６ｂ）をマスクとして、ヒ素（Ａ８）をイオン
注入して、高不純物領域（３０７ａ）、（３０？ｂ）を
形成する（６３図（ｆｌ ） −次いで、全面（こ（３
０４）、（３０７ａ）、（３０７ｂ）よりも仕事関数の
大きな物質であるタングステン嘆（３０９）を堆積しく
第３図は））、ゲートを構成する物′瓜を同五位にｒる
ために熱処理によりＩ）ＯＩｙ−８ｉゲート′戒ＪＩｉ
、部我・元にタングステンシリサイド（３１０，）を形
成する（第３（９αｈｌ ）。
、（３０６ｂ）をマスクとして、ヒ素（Ａ８）をイオン
注入して、高不純物領域（３０７ａ）、（３０？ｂ）を
形成する（６３図（ｆｌ ） −次いで、全面（こ（３
０４）、（３０７ａ）、（３０７ｂ）よりも仕事関数の
大きな物質であるタングステン嘆（３０９）を堆積しく
第３図は））、ゲートを構成する物′瓜を同五位にｒる
ために熱処理によりＩ）ＯＩｙ−８ｉゲート′戒ＪＩｉ
、部我・元にタングステンシリサイド（３１０，）を形
成する（第３（９αｈｌ ）。
次いで、再びｆｌ、１Ｅｆｃよる側囃残し技術Ｃ１前を
己タングステｙ 膜（３０９）・３３０９ａ）−（３０
９ｂ）のよう（こ残す（＠３図（ｉ）〕。
己タングステｙ 膜（３０９）・３３０９ａ）−（３０
９ｂ）のよう（こ残す（＠３図（ｉ）〕。
その後、全面に絶縁；莫を堆積し、この絶縁膜にソース
拳ドレイン゛：ａ ｈａとＪ＆硫ｒる７／タクトホール
を開けて、ソース及びヒフ１フ部１（’４ （メを形成
することにより、第１図にボした構造のトランジスタが
構成する。
拳ドレイン゛：ａ ｈａとＪ＆硫ｒる７／タクトホール
を開けて、ソース及びヒフ１フ部１（’４ （メを形成
することにより、第１図にボした構造のトランジスタが
構成する。
以上述べたように本発明によれば、高濃度不純吻頃戟の
ゲート端側、茂園部における高“１界を緩和できるので
、この高電界４域で発生するトラｙジスタＯＦ’Ｆ時の
１れ′１流を防げるので、トランジスタの信頼性が向上
する。
ゲート端側、茂園部における高“１界を緩和できるので
、この高電界４域で発生するトラｙジスタＯＦ’Ｆ時の
１れ′１流を防げるので、トランジスタの信頼性が向上
する。
なｊ、（、、＄：実施例ではトランジスタのチャネル部
が水平なものについて述べたが２本発明の構凛はこれに
限定されるものではなく、列えばトレ／ｆ迎１１魔に形
成された縦型トランジスタなど、高ａ度不ｇＲ物；屓域
上部に絶諌ゲートを持つ１造のデバイス（こおいても同
様な効果が得られる。
が水平なものについて述べたが２本発明の構凛はこれに
限定されるものではなく、列えばトレ／ｆ迎１１魔に形
成された縦型トランジスタなど、高ａ度不ｇＲ物；屓域
上部に絶諌ゲートを持つ１造のデバイス（こおいても同
様な効果が得られる。
また１本実施列ではソース、ドレイン部をｎ−＋−。
ｎ−の二重の拡散１−で形成したが、ｎ一部が無い４遣
についても同様な効果が得られる。
についても同様な効果が得られる。
氾１図は１本滝明（こよるー゛屋施例のｎ形ＬＤＤＭＯ
３Ｆ’ＥＴ のチャネル長方向の断面図、第２図は。 、■１図中のＡ −Ａ’ で示される線で切ったと龜の
チャネル、鴫方向の電子に対するエネルギーバンド図、
・麻３図は、■１図に示した本発明による一実施例の製
造行程を示す＠面図、第４図は、従来のＬＤＤ溝３１１
Ｍ０８ＦＥＴのチャネル長方向の断面図。 第５図は、従来の改良型ＬＤＤ構造Ｍ ＯＳ Ｆ Ｅ
Ｔのチャネル長方向の断面図である。 １０１．３０１，４０１・・・ｐ形半導体基板、１０２
゜１０３．３０７ａ、３０７ｂ、４０２，４０３・・・
高濃度ｎ形頃域、１０５，３０５ａ、３０５ｂ、４０４
，４０５−低濃度ｎ＠域、１０６，４０６・・・ソース
！Ｌ １０７，４０７・・・ドレイン電極、１０８，
１０９，１１０，１１１，１１２゜３０４．３０６ａ、
３０６ｂ、３０９ａ、３０９ｂ、３１０゜４０８・・・
ゲート′４極、 １１４，４１０・・・絶壕保護戻。 １１３．３０３，４０９・・・ゲート絶縁膜、３０２・
・・フィールド酸化膜、２０１・・・仕事関数。 代理人 弁理士 則 近 訂 右 同 松山光之 第 ■ 図
３Ｆ’ＥＴ のチャネル長方向の断面図、第２図は。 、■１図中のＡ −Ａ’ で示される線で切ったと龜の
チャネル、鴫方向の電子に対するエネルギーバンド図、
・麻３図は、■１図に示した本発明による一実施例の製
造行程を示す＠面図、第４図は、従来のＬＤＤ溝３１１
Ｍ０８ＦＥＴのチャネル長方向の断面図。 第５図は、従来の改良型ＬＤＤ構造Ｍ ＯＳ Ｆ Ｅ
Ｔのチャネル長方向の断面図である。 １０１．３０１，４０１・・・ｐ形半導体基板、１０２
゜１０３．３０７ａ、３０７ｂ、４０２，４０３・・・
高濃度ｎ形頃域、１０５，３０５ａ、３０５ｂ、４０４
，４０５−低濃度ｎ＠域、１０６，４０６・・・ソース
！Ｌ １０７，４０７・・・ドレイン電極、１０８，
１０９，１１０，１１１，１１２゜３０４．３０６ａ、
３０６ｂ、３０９ａ、３０９ｂ、３１０゜４０８・・・
ゲート′４極、 １１４，４１０・・・絶壕保護戻。 １１３．３０３，４０９・・・ゲート絶縁膜、３０２・
・・フィールド酸化膜、２０１・・・仕事関数。 代理人 弁理士 則 近 訂 右 同 松山光之 第 ■ 図
Claims (3)
- （１）第一伝導型を有する半導体基板の一主面上に第二
伝導型の第一及び第二領域が互いに所要の間隔を保持し
て形成され、前記第一及び第二領域間のチャネルを形成
するべき前記半導体基板の部分上に形成されたゲート絶
縁膜と、このゲート絶縁膜上にゲート電極が形成された
絶縁ゲート型トランジスタにおいて、前記第一または第
二領域を高濃度不純物領域で形成し、ゲート電極が第一
または第二領域の上部に達するように形成され、前記第
二伝導型上部のゲート電極材料の少なくとも基板側に面
した物質がチャネル領域上部のゲート電極材料、あるい
は高濃度不純物領域よりも、電子伝導型トランジスタの
場合、仕事関数のより大きな導電物質であり、正孔伝導
型トランジスタの場合、仕事関数のより小さな導電物質
であることを特徴とする絶縁ゲート型トランジスタ。 - （２）第一または第二領域に重なるように、第一または
第二領域よりも低不純物領域である第二導電量の第三ま
たは第四領域を有することを特徴とする請求項１記載の
絶縁ゲート型トランジスタ。 - （３）高濃度不純物領域上部にまで及ぶゲート電極を形
成するために、従来のゲート電極側壁において、チャネ
ル領域上部のゲート電極、または高濃度不純物領域の物
質とは仕事関数の異なった導電物質が形成されたもので
あることを特徴とする請求項１記載の絶縁ゲート型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587888A JPH022134A (ja) | 1988-06-15 | 1988-06-15 | 絶縁ゲート型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587888A JPH022134A (ja) | 1988-06-15 | 1988-06-15 | 絶縁ゲート型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022134A true JPH022134A (ja) | 1990-01-08 |
Family
ID=15395139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14587888A Pending JPH022134A (ja) | 1988-06-15 | 1988-06-15 | 絶縁ゲート型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022134A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225529A (ja) * | 1990-04-06 | 1992-08-14 | Applied Materials Inc | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 |
| US5371391A (en) * | 1991-12-20 | 1994-12-06 | Nippon Steel Corporation | MOS semiconductor device and method of fabricating the same |
| US6303494B1 (en) | 1998-12-24 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6693333B1 (en) | 2001-05-01 | 2004-02-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator circuit with multiple work functions |
-
1988
- 1988-06-15 JP JP14587888A patent/JPH022134A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225529A (ja) * | 1990-04-06 | 1992-08-14 | Applied Materials Inc | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 |
| US5371391A (en) * | 1991-12-20 | 1994-12-06 | Nippon Steel Corporation | MOS semiconductor device and method of fabricating the same |
| US6303494B1 (en) | 1998-12-24 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6693333B1 (en) | 2001-05-01 | 2004-02-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator circuit with multiple work functions |
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