JPH04213913A - クロック周波２逓倍器 - Google Patents
クロック周波２逓倍器Info
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- JPH04213913A JPH04213913A JP3040651A JP4065191A JPH04213913A JP H04213913 A JPH04213913 A JP H04213913A JP 3040651 A JP3040651 A JP 3040651A JP 4065191 A JP4065191 A JP 4065191A JP H04213913 A JPH04213913 A JP H04213913A
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- 230000007704 transition Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力クロック信号の２
倍周波で非重畳位相の相補的なクロック信号の発生に関
する。
倍周波で非重畳位相の相補的なクロック信号の発生に関
する。
【０００２】
【従来の技術】本発明を説明する際し、ＮＡＮＤゲート
を備えた非重畳位相を有するクロック発生器（以下、Ｎ
ＡＮＤフリップ・フロップ回路という。）の動作が想起
される。 このＮＡＮＤフリップ・フロップ回路はＮＯＲ ゲート
から作られた通常のＲＳフリップ・フロップと異なるこ
とに注意すべきである。
を備えた非重畳位相を有するクロック発生器（以下、Ｎ
ＡＮＤフリップ・フロップ回路という。）の動作が想起
される。 このＮＡＮＤフリップ・フロップ回路はＮＯＲ ゲート
から作られた通常のＲＳフリップ・フロップと異なるこ
とに注意すべきである。
【０００３】図１Ａは２つの入力端子Ｅ１及びＥ２と、
Ｑ出力及びその相補的なのＱ＊出力の２つとを有する
ＮＡＮＤフリップ・フロップ１を概要的に示す。このＮ
ＡＮＤフリップ・フロップ１は２つのＮＡＮＤゲートＡ
１及びＡ２を有する。ＮＡＮＤゲートＡ１の第１の入力
は入力端子Ｅ１に接続され、またその第２の入力はＮＡ
ＮＤゲートＡ２の Ｑ出力に接続されている。ＮＡＮＤ
ゲートＡ２の第１の入力は入力端子Ｅ２に接続され、ま
たその第２の入力はＮＡＮＤゲートＡ１のＱ＊出力に接
続されている。入力端子Ｅ１及びＥ２は、クロック信号
ＣＬＫ と、その相補的なのクロック信号ＣＬＫ＊とに
それぞれ入力している。
Ｑ出力及びその相補的なのＱ＊出力の２つとを有する
ＮＡＮＤフリップ・フロップ１を概要的に示す。このＮ
ＡＮＤフリップ・フロップ１は２つのＮＡＮＤゲートＡ
１及びＡ２を有する。ＮＡＮＤゲートＡ１の第１の入力
は入力端子Ｅ１に接続され、またその第２の入力はＮＡ
ＮＤゲートＡ２の Ｑ出力に接続されている。ＮＡＮＤ
ゲートＡ２の第１の入力は入力端子Ｅ２に接続され、ま
たその第２の入力はＮＡＮＤゲートＡ１のＱ＊出力に接
続されている。入力端子Ｅ１及びＥ２は、クロック信号
ＣＬＫ と、その相補的なのクロック信号ＣＬＫ＊とに
それぞれ入力している。
【０００４】図１Ｂは入出力における信号の波形を示す
。入力のクロック信号ＣＬＫ がローとなる状態に注目
すると、クロック信号ＣＬＫ＊はハイ、Ｑ＊出力はハイ
、 Ｑ出力はローである。クロック信号ＣＬＫ＊がロー
になると、ＮＡＮＤゲートＡ２はその状態を変化させて
、 Ｑ出力はＮＡＮＤゲートＡ１の構造に従った遅延後
にハイとなる。 Ｑ出力の切換によりＮＡＮＤゲートＡ
１が切換えられ、出力Ｑ＊は第２の遅延の後にローとな
る。
。入力のクロック信号ＣＬＫ がローとなる状態に注目
すると、クロック信号ＣＬＫ＊はハイ、Ｑ＊出力はハイ
、 Ｑ出力はローである。クロック信号ＣＬＫ＊がロー
になると、ＮＡＮＤゲートＡ２はその状態を変化させて
、 Ｑ出力はＮＡＮＤゲートＡ１の構造に従った遅延後
にハイとなる。 Ｑ出力の切換によりＮＡＮＤゲートＡ
１が切換えられ、出力Ｑ＊は第２の遅延の後にローとな
る。
【０００５】
【発明が解決しようとする課題】当該技術分野で知られ
ているように、ハイ／ローの切換による遅延、例えばＱ
＊出力の遅延は、ハイ／ローの切換に関連した遅延、例
えば Ｑ出力の遅延と異なることに注意すべきである。
ているように、ハイ／ローの切換による遅延、例えばＱ
＊出力の遅延は、ハイ／ローの切換に関連した遅延、例
えば Ｑ出力の遅延と異なることに注意すべきである。
【０００６】次いで、クロック信号ＣＬＫ＊がハイとな
ると、クロック信号ＣＬＫ のロー・レベルへの遷移に
よってＮＡＮＤゲートＡ１を切換えさせ、更に、第１の
遅延の後にＱ＊出力をハイ・レベルへ遷移させる。また
、ＮＡＮＤゲートＡ２は第２の遅延後に切換えをしてＱ
出力をロー・レベルにさせる。従って、クロック信号
ＣＬＫ 及びＣＬＫ＊と同一の周期を有する Ｑ出力
及びＱ＊出力が得られる。しかし、 Ｑ出力及びＱ＊出
力がロー・レベルとなる期間は、重畳しない。即ち、ロ
ー期間が非重畳のクロック信号が発生した。
ると、クロック信号ＣＬＫ のロー・レベルへの遷移に
よってＮＡＮＤゲートＡ１を切換えさせ、更に、第１の
遅延の後にＱ＊出力をハイ・レベルへ遷移させる。また
、ＮＡＮＤゲートＡ２は第２の遅延後に切換えをしてＱ
出力をロー・レベルにさせる。従って、クロック信号
ＣＬＫ 及びＣＬＫ＊と同一の周期を有する Ｑ出力
及びＱ＊出力が得られる。しかし、 Ｑ出力及びＱ＊出
力がロー・レベルとなる期間は、重畳しない。即ち、ロ
ー期間が非重畳のクロック信号が発生した。
【０００７】本発明の目的は、入力クロック信号から、
２倍周波で非重畳の相補的なクロック信号が得られる、
非常に簡単かつ完全に一体化可能な回路を提供すること
にある。
２倍周波で非重畳の相補的なクロック信号が得られる、
非常に簡単かつ完全に一体化可能な回路を提供すること
にある。
【０００８】更に、本発明の目的は、第１に、入力クロ
ック信号から、同一周波数で非重畳の相補的な複数のク
ロック信号を供給し、第２に、単一周波信号と、その２
倍周波信号との間に所定の位相関係が確立している２倍
周波で非重畳の相補的な複数のクロック信号を得る簡単
かつ集積可能な回路を提供することにある。
ック信号から、同一周波数で非重畳の相補的な複数のク
ロック信号を供給し、第２に、単一周波信号と、その２
倍周波信号との間に所定の位相関係が確立している２倍
周波で非重畳の相補的な複数のクロック信号を得る簡単
かつ集積可能な回路を提供することにある。
【０００９】
【課題を解決するための手段】これらの目的を達成する
ために、本発明は、ＮＡＮＤゲート及び２倍周波のクロ
ック信号が得られる相補的な出力を有するＮＡＮＤフリ
ップ・フロップと、そのクロック入力に前記ＮＡＮＤフ
リップ・フロップの出力のうちの一つを入力し、かつそ
の出力をインバータを介してそのデータ入力に接続して
いる Ｄ型フリップ・フロップと、それぞれの第１の入
力に前記入力クロック信号及びその相補的なのクロック
信号をそれぞれ入力し、かつその第２の入力に前記 Ｄ
型フリップ・フロップの出力を入力し、かつその出力を
前記ＮＡＮＤフリップ・フロップの入力に接続している
２つの排他的論理和ゲートとを備え、前記入力クロック
信号から非重畳で相補的なクロック信号を発生するクロ
ック周波２逓倍器を提供する。
ために、本発明は、ＮＡＮＤゲート及び２倍周波のクロ
ック信号が得られる相補的な出力を有するＮＡＮＤフリ
ップ・フロップと、そのクロック入力に前記ＮＡＮＤフ
リップ・フロップの出力のうちの一つを入力し、かつそ
の出力をインバータを介してそのデータ入力に接続して
いる Ｄ型フリップ・フロップと、それぞれの第１の入
力に前記入力クロック信号及びその相補的なのクロック
信号をそれぞれ入力し、かつその第２の入力に前記 Ｄ
型フリップ・フロップの出力を入力し、かつその出力を
前記ＮＡＮＤフリップ・フロップの入力に接続している
２つの排他的論理和ゲートとを備え、前記入力クロック
信号から非重畳で相補的なクロック信号を発生するクロ
ック周波２逓倍器を提供する。
【００１０】本発明の以上及び他の目的、構成並びに効
果は、添付している図面に示す好ましい実施例について
の以下の詳細な説明から明らかとなるであろう。
果は、添付している図面に示す好ましい実施例について
の以下の詳細な説明から明らかとなるであろう。
【００１１】添付する殆どの図面において、信号は完全
な矩形であるとして表わされている。当該技術分野に習
熟する者には、これらの信号が実際において、それぞれ
ハイからローへ、及びその逆への遷移で僅かな傾斜を有
するものであることに気付くであろう。
な矩形であるとして表わされている。当該技術分野に習
熟する者には、これらの信号が実際において、それぞれ
ハイからローへ、及びその逆への遷移で僅かな傾斜を有
するものであることに気付くであろう。
【００１２】
【実施例】図２Ａは本発明によるクロック周波２逓倍器
を示す。この周波２逓倍器はＮＡＮＤフリップ・フロッ
プ２と、 Ｄ型フリップ・フロップ３とを有する。ＮＡ
ＮＤフリップ・フロップ２は図１Ａに示す方法により形
成されている。ＮＡＮＤフリップ・フロップ２のＱ＊出
力はインバータＩ１ を介してＮＡＮＤフリップ・フロ
ップ２のクロック入力Ｈに接続されている。 Ｄ型フリ
ップ・フロップ３のＱＤデータ出力はインバータＩ２
を介してその Ｄデータ入力に接続されている。更に、
ＱＤデータ出力は排他的論理和ゲートＸＯ１ 及びＸＯ
２ の第２の入力に接続されている。排他的論理和ゲー
トＸＯ１ 及びＸＯ２ の第１の入力は、それぞれクロ
ック信号ＣＬＫ＊及びＣＬＫ を入力している。排他的
論理和ゲートＸＯ１ の出力はＮＡＮＤフリップ・フロ
ップ２の入力端子Ｅ１に接続され、また排他的論理和ゲ
ートＸＯ２ の出力はＮＡＮＤフリップ・フロップ２の
入力端子Ｅ２に接続されている。
を示す。この周波２逓倍器はＮＡＮＤフリップ・フロッ
プ２と、 Ｄ型フリップ・フロップ３とを有する。ＮＡ
ＮＤフリップ・フロップ２は図１Ａに示す方法により形
成されている。ＮＡＮＤフリップ・フロップ２のＱ＊出
力はインバータＩ１ を介してＮＡＮＤフリップ・フロ
ップ２のクロック入力Ｈに接続されている。 Ｄ型フリ
ップ・フロップ３のＱＤデータ出力はインバータＩ２
を介してその Ｄデータ入力に接続されている。更に、
ＱＤデータ出力は排他的論理和ゲートＸＯ１ 及びＸＯ
２ の第２の入力に接続されている。排他的論理和ゲー
トＸＯ１ 及びＸＯ２ の第１の入力は、それぞれクロ
ック信号ＣＬＫ＊及びＣＬＫ を入力している。排他的
論理和ゲートＸＯ１ の出力はＮＡＮＤフリップ・フロ
ップ２の入力端子Ｅ１に接続され、また排他的論理和ゲ
ートＸＯ２ の出力はＮＡＮＤフリップ・フロップ２の
入力端子Ｅ２に接続されている。
【００１３】このクロック周波２逓倍器は図２Ｂに関連
して説明される。初期設定状態において、クロック信号
ＣＬＫ はロー・レベル、クロック信号ＣＬＫ＊はハイ
・レベル、入力端子Ｅ１はロー・レベル、入力端子Ｅ２
はハイ・レベル、Ｑ＊出力はハイ・レベル、Ｑ 出力は
ロー・レベル、及びＱＤデータ出力はハイ・レベルであ
る。図１Ｂの場合と同様に、入力端子Ｅ２がロー・レベ
ルへ遷移すると、第１の遅延後、 Ｑ出力がハイ・レベ
ルに遷移し、次いで第２の遅延後、Ｑ＊出力がロー・レ
ベルに遷移する。Ｑ＊出力がロー・レベルへ遷移すると
、Ｄ型フリップ・フロップ３がそのＱＤデータ出力をそ
の Ｄ入力の信号に対応した状態にし、 Ｄ型フリップ
・フロップ３の遷移時間に従った第３の遅延後、ＱＤデ
ータ出力はハイ・レベルからロー・レベルに遷移する。 これは、排他的論理和ゲートＸＯ１ 及びＸＯ２ が何
ら遅延を発生させななければ、入力端子Ｅ１及びＥ２を
スイッチングさせることになる。次いで、図１Ｂに関連
して説明したものと同様に、入力端子Ｅ１がロー・レベ
ルへ遷移すると、第１の遅延後、Ｑ＊出力がハイ・レベ
ルへ遷移して、 Ｑ出力がロー・レベルに遷移する。次
のスイッチングは、クロック信号ＣＬＫ 及びＣＬＫ＊
の状態における変化に関連される。
して説明される。初期設定状態において、クロック信号
ＣＬＫ はロー・レベル、クロック信号ＣＬＫ＊はハイ
・レベル、入力端子Ｅ１はロー・レベル、入力端子Ｅ２
はハイ・レベル、Ｑ＊出力はハイ・レベル、Ｑ 出力は
ロー・レベル、及びＱＤデータ出力はハイ・レベルであ
る。図１Ｂの場合と同様に、入力端子Ｅ２がロー・レベ
ルへ遷移すると、第１の遅延後、 Ｑ出力がハイ・レベ
ルに遷移し、次いで第２の遅延後、Ｑ＊出力がロー・レ
ベルに遷移する。Ｑ＊出力がロー・レベルへ遷移すると
、Ｄ型フリップ・フロップ３がそのＱＤデータ出力をそ
の Ｄ入力の信号に対応した状態にし、 Ｄ型フリップ
・フロップ３の遷移時間に従った第３の遅延後、ＱＤデ
ータ出力はハイ・レベルからロー・レベルに遷移する。 これは、排他的論理和ゲートＸＯ１ 及びＸＯ２ が何
ら遅延を発生させななければ、入力端子Ｅ１及びＥ２を
スイッチングさせることになる。次いで、図１Ｂに関連
して説明したものと同様に、入力端子Ｅ１がロー・レベ
ルへ遷移すると、第１の遅延後、Ｑ＊出力がハイ・レベ
ルへ遷移して、 Ｑ出力がロー・レベルに遷移する。次
のスイッチングは、クロック信号ＣＬＫ 及びＣＬＫ＊
の状態における変化に関連される。
【００１４】従って、クロック信号ＣＬＫ に対して２
倍周波で、非重畳のロー・レベル期間を有するＱ＊出力
及び Ｑ出力が得られた。
倍周波で、非重畳のロー・レベル期間を有するＱ＊出力
及び Ｑ出力が得られた。
【００１５】入力端子Ｅ１及びＥ２の中間遷移は、クロ
ック・インターバルの中間に示された。前述のように、
これらの中間遷移は３つの遅延の総和によるものなので
、実際にはこの場合のようにはならない。
ック・インターバルの中間に示された。前述のように、
これらの中間遷移は３つの遅延の総和によるものなので
、実際にはこの場合のようにはならない。
【００１６】前記回路を説明する他の方法では、ＱＤデ
ータ出力の信号がクロック信号ＣＬＫ に対して位相遅
延を有する信号であることに注意すべきである。従来技
術では、クロック信号と、このものを位相シフトさせた
クロック信号とを組み合わせることにより、２倍周波ク
ロック信号を得る方法が知られている。しかし、従来技
術の回路は、製造が複雑であり、また集積回路に対する
外部部品、例えば大容量のコンデンサを通常必要とする
遅延回路の使用が含まれる。本発明による方法は、特に
簡単な回路により同一の結果が得られ、集積回路上では
小さな表面を占める。この集積回路では、外部部品を必
要とせず、かつ技術及び環境における変化に関連して自
己調節される。
ータ出力の信号がクロック信号ＣＬＫ に対して位相遅
延を有する信号であることに注意すべきである。従来技
術では、クロック信号と、このものを位相シフトさせた
クロック信号とを組み合わせることにより、２倍周波ク
ロック信号を得る方法が知られている。しかし、従来技
術の回路は、製造が複雑であり、また集積回路に対する
外部部品、例えば大容量のコンデンサを通常必要とする
遅延回路の使用が含まれる。本発明による方法は、特に
簡単な回路により同一の結果が得られ、集積回路上では
小さな表面を占める。この集積回路では、外部部品を必
要とせず、かつ技術及び環境における変化に関連して自
己調節される。
【００１７】図３Ａは、第１の周波数、及び単一周波数
信号に対して、例えばその立ち上がり端又はその立ち下
がり端のうちの一つに対して所定の位相シフトを有する
２倍周波において、非重畳信号を得る本発明の他の特徴
を示す。
信号に対して、例えばその立ち上がり端又はその立ち下
がり端のうちの一つに対して所定の位相シフトを有する
２倍周波において、非重畳信号を得る本発明の他の特徴
を示す。
【００１８】例えば、データ処理システムに対する応用
では、複数のワードを所定の精度、例えば８ビット・ワ
ードにより、倍精度のワードに、例えば１６ビット・ワ
ードに変換して、高速かつ正確な計算を実行し、かつ１
６ビット・ワードの８最上位ビットを保持したいことが
しばしばある。この場合には、単一周波数でシフトされ
るレジスタから２倍周波でシフトされるレジスタへ書き
込むことが必要である。このために、第１の２倍周波パ
ルスの立ち上がり端は、第２の単一周波数パルスの立ち
下がり端の前に来る必要がある。逆に、２倍周波レジス
タの内容を単一周波数レジスタに満足に書き込ませるた
めには、第１の単一周波数パルスの立ち上がり端が、第
２の２倍周波パルスの立ち下がり端の前に来る必要があ
る。
では、複数のワードを所定の精度、例えば８ビット・ワ
ードにより、倍精度のワードに、例えば１６ビット・ワ
ードに変換して、高速かつ正確な計算を実行し、かつ１
６ビット・ワードの８最上位ビットを保持したいことが
しばしばある。この場合には、単一周波数でシフトされ
るレジスタから２倍周波でシフトされるレジスタへ書き
込むことが必要である。このために、第１の２倍周波パ
ルスの立ち上がり端は、第２の単一周波数パルスの立ち
下がり端の前に来る必要がある。逆に、２倍周波レジス
タの内容を単一周波数レジスタに満足に書き込ませるた
めには、第１の単一周波数パルスの立ち上がり端が、第
２の２倍周波パルスの立ち下がり端の前に来る必要があ
る。
【００１９】このような結果を得るために、例えば図１
Ａのような単一周波数で非重畳の相補的なクロック・パ
ルス発生器を、例えば図２Ａのような２倍周波で非重畳
の相補的なクロック・パルスにおける発生器に、図３Ａ
に示す方法によりＮＡＮＤフリップ・フロップ１及び２
の各ＮＡＮＤゲートのうちの一つに付加的なエネーブル
条件を付加することにより、関連付けることが可能であ
る。この付加的な条件は、 Ｄ型フリップ・フロップ３
のＱＤデータ出力を受け取る各入力を、図に示すように
論理和ゲート０１及び０２により加える。各論理和ゲー
トの出力は、ＮＡＮＤゲートの入力に入力され、その出
力は位相制御される。 また、各論理和ゲートは、その第２の入力に位相制御が
要求される他のフリップ・フロップのＮＡＮＤゲートの
出力を入力している。
Ａのような単一周波数で非重畳の相補的なクロック・パ
ルス発生器を、例えば図２Ａのような２倍周波で非重畳
の相補的なクロック・パルスにおける発生器に、図３Ａ
に示す方法によりＮＡＮＤフリップ・フロップ１及び２
の各ＮＡＮＤゲートのうちの一つに付加的なエネーブル
条件を付加することにより、関連付けることが可能であ
る。この付加的な条件は、 Ｄ型フリップ・フロップ３
のＱＤデータ出力を受け取る各入力を、図に示すように
論理和ゲート０１及び０２により加える。各論理和ゲー
トの出力は、ＮＡＮＤゲートの入力に入力され、その出
力は位相制御される。 また、各論理和ゲートは、その第２の入力に位相制御が
要求される他のフリップ・フロップのＮＡＮＤゲートの
出力を入力している。
【００２０】図３Ｂは図３Ａの回路により得られる信号
の波形を示す。Ｑ１及びＱ１＊ はＮＡＮＤフリップ・
フロップ１の出力を表わし、Ｑ２及びＱ２＊ はＮＡＮ
Ｄフリップ・フ＊ ップ２の出力を表わす。これらの出
力は、ロー・レベルで非重畳であり、所望の相互位相関
係が得られる。
の波形を示す。Ｑ１及びＱ１＊ はＮＡＮＤフリップ・
フロップ１の出力を表わし、Ｑ２及びＱ２＊ はＮＡＮ
Ｄフリップ・フ＊ ップ２の出力を表わす。これらの出
力は、ロー・レベルで非重畳であり、所望の相互位相関
係が得られる。
【００２１】Ｄ型フリップ・フロップ３は、Ｓ／Ｄ（単
一／ ２ 倍周波） 信号を印加するリセット入力Ｒを
有することにも注意すべきである。このＳ／Ｄ 信号が
Ｄ型フリップ・フロップ３のリセット入力をエネーブ
ルしないときは、動作は前述したもののようになる。こ
のＳ／Ｄ 信号が Ｄ型フリップ・フロップ３にリセッ
ト信号を常時印加するときは、ＱＤデータ出力の状態は
変化せず、ＮＡＮＤフリップ・フロップ２は、ＮＡＮＤ
フリップ・フロップ１のように、単一周波数で非重畳信
号を供給する。この構成は各接続間で所定の位相関係を
もつ２組の非重畳の単一周波数信号を供給する。
一／ ２ 倍周波） 信号を印加するリセット入力Ｒを
有することにも注意すべきである。このＳ／Ｄ 信号が
Ｄ型フリップ・フロップ３のリセット入力をエネーブ
ルしないときは、動作は前述したもののようになる。こ
のＳ／Ｄ 信号が Ｄ型フリップ・フロップ３にリセッ
ト信号を常時印加するときは、ＱＤデータ出力の状態は
変化せず、ＮＡＮＤフリップ・フロップ２は、ＮＡＮＤ
フリップ・フロップ１のように、単一周波数で非重畳信
号を供給する。この構成は各接続間で所定の位相関係を
もつ２組の非重畳の単一周波数信号を供給する。
【００２２】
【発明の効果】本発明の効果は、使用した種々のフリッ
プ・フロップが単一の集積回路上で同一技術により製造
されることである。従って、システムの自己調節は、外
部条件（温度等）又は製造条件が変化するときに、発生
することになる。特に、Ｑ＊出力がロー・レベルへ遷移
する時間は、本質的に Ｄ型フリップ・フロップ３の転
送時間に従うものであり、他の同一種類の回路に必然的
に十分である。
プ・フロップが単一の集積回路上で同一技術により製造
されることである。従って、システムの自己調節は、外
部条件（温度等）又は製造条件が変化するときに、発生
することになる。特に、Ｑ＊出力がロー・レベルへ遷移
する時間は、本質的に Ｄ型フリップ・フロップ３の転
送時間に従うものであり、他の同一種類の回路に必然的
に十分である。
【図１Ａ】非重畳の相補的なクロック信号を発生するＮ
ＡＮＤフリップ・フロップ回路を示す回路図である。
ＡＮＤフリップ・フロップ回路を示す回路図である。
【図１Ｂ】図１Ａに示すＮＡＮＤフリップ・フロップ回
路の入出力に現われる信号を示す図である。
路の入出力に現われる信号を示す図である。
【図２Ａ】本発明による非重畳期間を有するクロック周
波２逓倍器の回路図を示す。
波２逓倍器の回路図を示す。
【図２Ｂ】図２Ａの回路の種々の点に現われる信号を示
す図である。
す図である。
【図３Ａ】単一周波数信号と２倍周波信号との間で同期
を確保して、単一及び２倍周波で非重畳の相補的なクロ
ック信号を得る回路を示す。
を確保して、単一及び２倍周波で非重畳の相補的なクロ
ック信号を得る回路を示す。
【図３Ｂ】図３Ａの回路の種々の点に現われる信号を示
す。
す。
Claims (3)
- 【請求項１】 入力クロック信号から２倍周波の非重
畳の相補的なクロック信号を発生するクロック周波２逓
倍器において、ＮＡＮＤゲート及び２倍周波のクロック
信号が得られる相補的な出力（Ｑ、Ｑ＊）を有するＮＡ
ＮＤフリップ・フロップ（２） と、データ入力（Ｄ）
、クロック入力（Ｈ） 、及び一出力（ＱＤ）を有し
、前記クロック入力（Ｈ） に前記ＮＡＮＤフリップ・
フロップの出力のうちの一つを入力し、かつその出力（
ＱＤ）をインバータ（Ｉ２）を介してそのデータ入力（
Ｄ） に接続している Ｄ型フリップ・フロップ（３）
と、それぞれの第１の入力に前記入力クロック信号（
ＣＬＫ） 及びその相補的なのクロック信号（ＣＬＫ＊
）をそれぞれ入力し、かつその第２の入力に前記 Ｄ型
フリップ・フロップの出力（ＱＤ）を入力し、かつその
出力を前記ＮＡＮＤフリップ・フロップの入力（Ｅ１、
Ｅ２） に接続している２つの排他的論理和ゲート（Ｘ
Ｏ１、ＸＯ２） とを備えていることを特徴とするクロ
ック周波２逓倍器。 - 【請求項２】 入力クロック信号から２倍周波を有す
る非重畳の相補的なクロック信号（Ｑ２、Ｑ２＊）を発
生すると共に、前記非重畳の相補的なクロック信号がそ
の入力周波数で非重畳の相補的なクロック信号（Ｑ１、
Ｑ１＊）に対して所定の位相関係を有するクロック周波
２逓倍器において、請求項１による２倍回路と、非重畳
の相補的なクロック信号を発生するＮＡＮＤフリップ・
フロップ回路と、ＮＡＮＤフリップ・フロップ回路の出
力のうちの一つが切換えられたときは、前記ＮＡＮＤフ
リップ・フロップ回路の一方の入力をエネーブルする各
ＮＡＮＤフリップ・フロップ回路のうちの一入力のエネ
ーブル手段（０１、０２） とを備えたことを特徴とす
るクロック周波２逓倍器。 - 【請求項３】 前記ＮＡＮＤフリップ・フロップ回路
（１、２） はハイ・レベルからロー・レベルへの切換
がロー・レベルからハイ・レベルへの切換と同一の遅延
ではないことを特徴とするクロック周波２逓倍器。
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Cited By (1)
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