JPH04212996A

JPH04212996A - Effect device

Info

Publication number: JPH04212996A
Application number: JP2400638A
Authority: JP
Inventors: Yoji Kaneko; 洋二金子
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1990-12-06
Filing date: 1990-12-06
Publication date: 1992-08-04
Anticipated expiration: 2016-06-25
Also published as: JP3180351B2

Abstract

PURPOSE:To offer an effect device which can easily deal with system construction of various price ranges. CONSTITUTION:When a DSP 105 makes access to a delay RAM 6, data is transmitted via a selector 106 and the data is input via a selector 109. In the case of mode 2 16 bits output data of the DSP 105 is multiplexed into 8 bits X2 times by the selector 106 and reversely data of 8 bits data X 2 times from RAM 6 is demultiplexed into 16 bits data by the selector 109. At mode 1 the 16 bits data is exchanged between the DSP 105 the RAM 6, as it is. When the mode 1 is for high grade machines the mode 2 deals with the case of using low grade machines.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【発明の技術分野】本発明は、安価なシステムで基本的
なエフェクト処理を可能とし、遅延用のメモリを追加（
増設）した、あるいは大容量の遅延用のメモリを採用し
たシステムでは、多機能なエフェクト処理を実行できる
エフェクト装置に関する。TECHNICAL FIELD OF THE INVENTION The present invention enables basic effect processing with an inexpensive system, and adds delay memory (
This invention relates to an effect device that can perform multi-functional effect processing in systems that have been expanded (extended) or that employ large-capacity delay memory.

【０００２】0002

【従来技術とその問題点】従来より電子楽器の分野にお
いては、音源から発生した楽音信号に対し、リバーブ効
果、コーラス効果等のエフェクト（効果）を付加するこ
とが行われている。このエフェクトを付加する構成とし
ては、最近ＤＳＰ（ディジタルシグナルプロセッサ）に
よるものが多い。BACKGROUND OF THE INVENTION Conventionally, in the field of electronic musical instruments, effects such as reverb effects and chorus effects have been added to musical sound signals generated from sound sources. Recently, many configurations that add this effect are based on a DSP (digital signal processor).

【０００３】このようなエフェクト装置は、現在高機能
用と低機能用に分れており、夫々別々のシステムで構成
されるのが一般的である。その為、１つのエフェクト用
ＤＳＰ　　ＬＳＩで低級機から高級機までカバーするこ
とはできず、夫々別々のエフェクト用ＬＳＩを作る必要
があった。[0003] Such effect devices are currently divided into high-function and low-function devices, and they are generally configured as separate systems. For this reason, it was not possible to cover everything from low-end machines to high-end machines with one effect DSP LSI, and it was necessary to create separate effect LSIs for each.

【０００４】また、電子楽器の音源ＬＳＩにエフェクタ
を内蔵する場合も、様々な価格帯の電子楽器を同一の音
源ＬＳＩシステムで作る場合は、低級機は内蔵エフェク
タ、高級機は外部エフェクタというように分ける必要が
あり、電子楽器としてのシステム構成が、複雑になると
いう欠点があった。[0004] Also, when an effector is built into the sound source LSI of an electronic musical instrument, when electronic musical instruments of various price ranges are made using the same sound source LSI system, low-end instruments use built-in effectors, high-end instruments use external effectors, and so on. This had the disadvantage of complicating the system configuration as an electronic musical instrument.

【０００５】[0005]

【発明の目的】本発明は、このような事情に鑑みてなさ
れたものであり、種々の価格帯のシステム構築をする場
合も簡単に対応できるエフェクト装置を提供することを
目的とする。OBJECTS OF THE INVENTION The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide an effect device that can be easily adapted to the construction of systems in various price ranges.

【０００６】[0006]

【発明の構成、作用】本発明は、上記目的を達成すべく
、エフェクト処理の為のマイクロプログラムを記憶する
マイクロプログラム記憶手段と、このマイクロプログラ
ム記憶手段に記憶された上記マイクロプログラムに従っ
て、エフェクト処理の為に順次ディジタル信号処理演算
を行う演算手段と、上記演算手段がアクセスする遅延処
理用の遅延用記憶手段と、上記演算手段が、上記遅延用
記憶手段をアクセスする際、上記演算手段のデータと上
記遅延用記憶手段のデータバスとが等しい長さのときは
、上記演算手段の１演算サイクル内で１回アクセスする
ようにし、上記演算手段のデータが上記遅延用記憶手段
のデータバスより長いときは上記演算手段の１演算サイ
クル内で複数回多重化してアクセスするアクセス手段と
、を具備したことを特徴とするエフェクト装置を提供す
る。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a microprogram storage means for storing a microprogram for effect processing, and an effect processing method according to the microprogram stored in the microprogram storage means. a calculation means that sequentially performs digital signal processing calculations for the purpose of the calculation, a delay storage means for delay processing accessed by the calculation means, and when the calculation means accesses the delay storage means, the data of the calculation means is When the data bus of the delay storage means and the data bus of the delay storage means are of equal length, access is made once within one calculation cycle of the calculation means, and the data of the calculation means is longer than the data bus of the delay storage means. Another object of the present invention is to provide an effect device characterized by comprising: access means for multiplexing and accessing a plurality of times within one calculation cycle of the calculation means.

【０００７】このような構成によれば、遅延用記憶手段
の容量に従ったエフェクト処理を演算手段は実行できる
。つまり、例えば、高級機については、大容量の遅延用
記憶手段を搭載し、演算手段は、このような遅延用記憶
手段を高速でアクセスし（演算手段のデータと遅延用記
憶手段のデータバスの長さを等しくする）、低級機につ
いては、小容量の遅延用記憶手段を搭載し、演算手段は
、このような遅延用記憶手段を１演算サイクル内で複数
回多重化してアクセスする（演算手段のデータが遅延用
記憶手段のデータバスより長い）ようにすることができ
る。[0007] According to such a configuration, the calculation means can execute effect processing according to the capacity of the delay storage means. In other words, for example, high-end machines are equipped with large-capacity delay storage means, and the calculation means accesses such delay storage means at high speed (the data of the calculation means and the data bus of the delay storage means are connected). For low-grade machines, a small-capacity delay storage means is installed, and the calculation means multiplexes and accesses such delay storage means multiple times within one calculation cycle (the calculation means (the data of the delay storage means may be longer than the data bus of the delay storage means).

【０００８】より具体的な一例としては、上記マイクロ
プログラム記憶手段は、１サンプリング周期内の実行命
令が異なるステップ数で表現されたマイクロプログラム
を記憶しており、上記演算手段が１サンプリング周期内
で実行するマイクロプログラムのステップ数が長い場合
は、上記演算手段のデータと上記遅延用記憶手段のデー
タバスとが同じ長さに設定されていて、上記アクセス手
段は、上記演算手段の１演算サイクル内で１回上記遅延
用記憶手段をアクセスし、上記演算手段が１サンプリン
グ周期内で実行するマイクロプログラムのステップ数が
短い場合は、上記演算手段のデータが上記遅延用記憶手
段のデータバスより長く設定されていて、上記アクセス
手段は、上記演算手段の１演算サイクル内で複数回上記
遅延用記憶手段をアクセスすることになる。As a more specific example, the microprogram storage means stores a microprogram in which instructions to be executed within one sampling period are expressed by different numbers of steps, and the arithmetic means executes instructions within one sampling period. When the number of steps of the microprogram to be executed is long, the data of the arithmetic means and the data bus of the delay storage means are set to the same length, and the access means can be accessed within one arithmetic cycle of the arithmetic means. When the delay storage means is accessed once and the number of steps of the microprogram executed by the calculation means within one sampling period is short, the data of the calculation means is set to be longer than the data bus of the delay storage means. The access means accesses the delay storage means multiple times within one calculation cycle of the calculation means.

【０００９】このような構成によれば、マイクロプログ
ラムの複雑さに対応する形で、上記遅延用記憶手段の容
量を変更できる。従って、例えば、高級機においては、
高速で複雑なディジタル信号処理を大容量の遅延用記憶
手段をアクセスしながら実行してエフェクト音を発生す
るようにし、低級機においては、低速で比較的簡単なデ
ィジタル信号処理を小容量の遅延用記憶手段をアクセス
しながら実行してエフェクト音を発生することができる
。According to such a configuration, the capacity of the delay storage means can be changed in accordance with the complexity of the microprogram. Therefore, for example, in a high-end machine,
High-speed and complex digital signal processing is performed while accessing a large-capacity delay storage means to generate effect sounds, while low-end machines perform slow and relatively simple digital signal processing for small-capacity delays. The effect sound can be generated by executing while accessing the storage means.

【００１０】0010

【実施例】以下、この発明を適用した一実施例につき詳
述する。[Embodiment] An embodiment to which the present invention is applied will be described in detail below.

【００１１】＜構成＞図１は、ワンチップ構成の楽音発生装置（音源ＬＳＩ）
を用いて構成した電子楽器の全体構成を示し、図中１は
マイクロコンピュータ等からなるＣＰＵである。このＣ
ＰＵ１に鍵盤２、スイッチ３が接続され、鍵情報やスイ
ッチ情報がスキャンによって取込まれる。そして、ＣＰ
Ｕ１には、音源ＬＳＩ４が接続され、ＣＰＵ１から、発
音制御情報や、音色情報等がこの音源ＬＳＩ４に転送さ
れる。<Configuration> FIG. 1 shows a musical tone generator (sound source LSI) with a one-chip configuration.
The overall configuration of an electronic musical instrument constructed using the following is shown, and numeral 1 in the figure is a CPU consisting of a microcomputer or the like. This C
A keyboard 2 and switches 3 are connected to the PU 1, and key information and switch information are taken in by scanning. And C.P.
A sound source LSI 4 is connected to U1, and sound generation control information, timbre information, etc. are transferred from the CPU 1 to this sound source LSI 4.

【００１２】この音源ＬＳＩ４は、後述する通り、波形
発生回路とＤＳＰ部とが一体的にワンチップ構成となっ
ている。そして、この波形発生回路としては、各種音源
方式、例えば、ＰＣＭ方式、ｉＰＤ方式、ＦＭ方式等が
採用できるが、この実施例としては、ＰＣＭ方式によっ
ている。As will be described later, this sound source LSI 4 has a one-chip configuration in which a waveform generation circuit and a DSP section are integrated. As this waveform generation circuit, various sound source methods such as PCM method, iPD method, FM method, etc. can be adopted, but in this embodiment, the PCM method is used.

【００１３】つまり、音源ＬＳＩ４は、楽音波形を表現
するデータがストアされたＰＣＭＲＯＭ５をアクセスす
るため、アドレス信号を端子ＰＡＤを介して送り、ＰＣ
Ｍ波形データを端子ＰＤＴを介して取込み、それに内部
の回路で、エンベロープを付加した後、所望のエフェク
トを楽音波形信号に付加するために内部のＤＳＰ部に送
る。このＤＳＰ部は、遅延用のＲＡＭ６をアクセスして
、エフェクト演算を実行する。このＲＡＭ６とは、端子
ＤＡＤを介して、アドレス信号が音源ＬＳＩ４から送ら
れ、端子ＤＤＴを介して、音源ＬＳＩ４と波形データの
やり取りを行う。In other words, the sound source LSI 4 sends an address signal via the terminal PAD to access the PCMROM 5 in which data representing musical sound waveforms is stored.
The M waveform data is taken in through the terminal PDT, an envelope is added to it by an internal circuit, and then sent to the internal DSP section in order to add a desired effect to the musical waveform signal. This DSP section accesses the delay RAM 6 and executes effect calculations. An address signal is sent from the sound source LSI 4 to the RAM 6 via the terminal DAD, and waveform data is exchanged with the sound source LSI 4 via the terminal DDT.

【００１４】そして、音源ＬＳＩ４からエフェクトが付
与された波形データが端子ＥＯＵＴを介して、ＤＡＣ（
ディジタルアナログコンバータ）７に送られ、更にアン
プ８Ａ、８Ｂにて増幅された後スピーカ９Ａ、９Ｂを経
て、ステレオ出力される。[0014] Then, the waveform data to which effects have been applied from the sound source LSI 4 is sent to the DAC (
The signal is sent to a digital-to-analog converter) 7, further amplified by amplifiers 8A and 8B, and then output in stereo through speakers 9A and 9B.

【００１５】図２は、音源ＬＳＩ４の具体的なブロック
回路構成例を示し、１１はＣＰＵインタフェースで、Ｃ
ＰＵ１からの非同期的な制御データを端子ＩＮにて受け
て、音源ＬＳＩ４の内部回路動作に同期したタイミング
で各回路ブロックに制御データを端子ＯＵＴから分配す
る。FIG. 2 shows a concrete block circuit configuration example of the sound source LSI 4, in which 11 is a CPU interface;
Asynchronous control data from the PU1 is received at the terminal IN, and the control data is distributed to each circuit block from the terminal OUT at a timing synchronized with the internal circuit operation of the sound source LSI4.

【００１６】このＣＰＵインタフェース１１と接続され
て、発生すべき楽音の特性（音高、音色、音量、エンベ
ロープ等）が端子ＩＮから与えられるデータに従って決
定される波形発生回路１２からは、上述したＰＣＭ　　
ＲＯＭ５をアクセスするためのアドレス信号が端子Ａｄ
ｄから出力し、音源ＬＳＩ４の端子ＰＡＤに送られる。そして、音源ＬＳＩ４の端子ＰＤＴから供給される波形
データは端子Ｄａｔａを介し波形発生回路１２内部に与
えられ、エンベロープ等の処理が施されてから、ＤＳＰ
部１０に端子Ｗｏｕｔを介して送出される。この実施例
では、波形発生回路１２は時分割処理によって、複数音
分の楽音波形信号を時分割発生するが、それらが適宜合
成された後ＤＳＰ部１０に供給される。The waveform generating circuit 12, which is connected to this CPU interface 11 and determines the characteristics of musical tones to be generated (pitch, timbre, volume, envelope, etc.) according to data provided from the terminal IN, outputs the above-mentioned PCM.
The address signal for accessing ROM5 is the terminal Ad.
d and sent to the terminal PAD of the sound source LSI4. The waveform data supplied from the terminal PDT of the sound source LSI 4 is given to the inside of the waveform generation circuit 12 via the terminal Data, and after being subjected to processing such as an envelope, it is sent to the DSP.
The signal is sent to the unit 10 via the terminal Wout. In this embodiment, the waveform generation circuit 12 time-divisionally generates musical waveform signals for a plurality of tones by time-division processing, which are appropriately combined and then supplied to the DSP section 10.

【００１７】ＤＳＰ部１０は、ＣＰＵインタフェース１
１から端子ＩＮを介して供給する制御情報に従って、エ
フェクト処理をディジタル信号処理によって実現してい
る。つまり、ＤＳＰ部１０はＣＰＵ１から与えられるマ
イクロプログラムや、各種係数データにより任意のエフ
ェクト処理が、合成された各グループ毎の波形データに
対して独立的に実行可能である。このＤＳＰ部１０の端
子Ａｄｄは音源ＬＳＩ４の端子ＤＡＤと接続されて、遅
延用のＲＡＭ６をアクセスし、データのやり取りは、音
源ＬＳＩ４の端子ＤＤＴと、このＤＳＰ部１０の端子Ｄ
ａｔａを介して行う。[0017] The DSP unit 10 has a CPU interface 1
According to the control information supplied from 1 through the terminal IN, effect processing is realized by digital signal processing. In other words, the DSP section 10 can independently perform arbitrary effect processing on the synthesized waveform data of each group using the microprogram and various coefficient data given from the CPU 1. The terminal Add of this DSP section 10 is connected to the terminal DAD of the sound source LSI 4 to access the delay RAM 6, and data is exchanged between the terminal DDT of the sound source LSI 4 and the terminal D of this DSP section 10.
This is done via ata.

【００１８】そして、ＤＳＰ部１０の出力端子ＥＷｏｕ
ｔから、エフェクト処理を施した楽音波形信号が出力さ
れて、音源ＬＳＩ４の出力端子ＥＯＵＴに送られる。Then, the output terminal EWou of the DSP section 10
From t, a musical waveform signal subjected to effect processing is output and sent to the output terminal EOUT of the sound source LSI 4.

【００１９】図３は、ＤＳＰ部１０のブロック回路構成
を示しており、このＤＳＰ部１０は与えられるモード信
号ａによって高級機用（モード信号ａ＝０でモード１と
言い、遅延用ＲＡＭ６が１６ビットバスであり、１サン
プリング周期内に１２８ステップ（演算サイクル）の演
算を実行する。）と低級機用（モード信号ａ＝１でモー
ド２と言い、遅延用ＲＡＭ６が８ビットバスであり、１
サンプリング周期内に６４ステップの演算を実行する。）の２段階の処理形態を選択的に取る。FIG. 3 shows a block circuit configuration of the DSP unit 10, and this DSP unit 10 is configured for high-end machines (when the mode signal a=0, it is called mode 1, and the delay RAM 6 is set to 16 It is a bit bus and executes 128 steps (operation cycles) within one sampling period.
64 steps of calculation are executed within the sampling period. ) is selectively adopted.

【００２０】カウンタ１０１は、システムクロックφを
端子ＣＫにうけて動作するもので、その出力の下位７ビ
ットは、シフタ１０２の入力端子Ｉに送られ、端子Ｓに
与えられるモード信号ａによってシフト動作が制御され
た後、マイクロプログラムメモリ１０３の端子ＡＤＲに
アドレス信号として供給される。つまりこのシフタ１０
２から出力される７ビットの信号がディジタル信号処理
の各演算サイクルを指定する。具体的には、シフタ１０
２はモード１のときは何もシフト動作を行わないので、
カウンタ１０１の下位７ビットがそのまま０〜１２７の
ステップを指定するが、モード２のときは、１ビット下
位ビット側へシフトを行い最上位ビットＭＳＢに“０”
を付加することになって、結局シフタ１０２は１サンプ
リング周期内で０〜６３のステップを指定することにな
る。The counter 101 operates by receiving the system clock φ at the terminal CK, and the lower 7 bits of its output are sent to the input terminal I of the shifter 102, and the shift operation is performed by the mode signal a applied to the terminal S. After being controlled, it is supplied to the terminal ADR of the microprogram memory 103 as an address signal. In other words, this shifter 10
A 7-bit signal output from 2 specifies each operation cycle of digital signal processing. Specifically, shifter 10
2 does not perform any shift operation in mode 1, so
The lower 7 bits of the counter 101 directly specify steps from 0 to 127, but in mode 2, they are shifted by 1 bit to the lower bit side and the most significant bit MSB is set to "0".
As a result, the shifter 102 ends up specifying steps 0 to 63 within one sampling period.

【００２１】なお、上記モード信号ａは、ＣＰＵ１から
ＣＰＵインタフェース１１を介して与えられるか、ある
いは、音源ＬＳＩ４の特定の端子に対応する電圧レベル
が印加されることによって与えられる。The mode signal a is given from the CPU 1 via the CPU interface 11, or by applying a corresponding voltage level to a specific terminal of the sound source LSI 4.

【００２２】また、このカウンタ１０１の上位１５ビッ
トは、エフェクト用の遅延用ＲＡＭ６（モード１のとき
は、３２Ｋ×１６ビット、モード２のときは、３２Ｋ×
８ビット）の歩進アドレスとして使われる。Furthermore, the upper 15 bits of this counter 101 are used as delay RAM 6 for effects (32K×16 bits in mode 1, 32K×16 bits in mode 2).
8 bits) is used as a progressive address.

【００２３】マイクロプログラムメモリ１０３は、シフ
タ１０２の出力を受け、ＤＳＰ１０５が行うディジタル
演算を制御する為の２４ビットのマイクロプログラムデ
ータ（マイクロインスロラクション）を端子ＭＰから出
力する。このマイクロプログラムメモリ１０３のモード
端子ＭＯＤＥには、上記モード信号ａが入力し、モード
１とモード２とで異なるステップ数（モード１で１２８
ステップ、モード２で６４ステップ）のマイクロインス
トラクションを出力する。Microprogram memory 103 receives the output of shifter 102 and outputs 24-bit microprogram data (microinstruction) for controlling digital operations performed by DSP 105 from terminal MP. The mode signal a is input to the mode terminal MODE of this microprogram memory 103, and the number of steps differs between mode 1 and mode 2 (128 in mode 1).
step, 64 steps in mode 2) is output.

【００２４】尚、このマイクロプログラムメモリ１０３
をＲＡＭとし、ＣＰＵ１から実行しようとするモードに
対応して異なるステップ数のマイクロプログラムをＣＰ
Ｕインタフェース１１を介して書込可能とすることもで
きる。その場合は、ディレイＲＡＭオフセットメモリ１
１１もＲＡＭとして、必要なオフセットデータのセット
をＣＰＵ１は書込むようにする。また、各種係数なども
書込可能とすることもできるが、その為の接続構成は図
３では省略してある。Note that this microprogram memory 103
is RAM, and a microprogram with a different number of steps is stored in the CPU 1 according to the mode to be executed from the CPU 1.
It can also be writable via the U interface 11. In that case, delay RAM offset memory 1
11 is also used as a RAM, and the CPU 1 writes a set of necessary offset data therein. Furthermore, various coefficients can also be written, but the connection configuration for this purpose is omitted in FIG.

【００２５】ＤＳＰ１０５は、マイクロプログラムデー
タを受けて、対応するディジタル信号処理を実行し、端
子ＩＮを介し入力するデータＥＷｉｎから所望のエフェ
クトデータＥＷｏｕｔを生成し、端子ＯＵＴから出力す
る。この、ＤＳＰ１０５の端子ＣＬＫには動作クロック
（システムクロック）がセレクタ１０４を介して供給さ
れる。このセレクタ１０４には、上記システムクロック
φと、それを分周したクロックφ１（カウンタ１０１の
最下位ビットＬＳＢ出力）の論理反転をインバータ１１
３にて取ったクロックバーφ１とが入力端子ＡとＢとに
与えられ、端子Ｓに与えられるモード信号ａにより出力
端子Ｙから選択出力される。具体的には、モード信号ａ
が０（モード１）のときクロックφを選択出力し、モー
ド信号ａが１（モード２）のときクロックバーφ１を選
択出力する。従って、ＤＳＰ１０５は、モード１のとき
とモード２のときで動作速度が２対１の関係になり、モ
ード１のときの方が高速に演算を実行する。The DSP 105 receives the microprogram data, executes corresponding digital signal processing, generates desired effect data EWout from the data EWin inputted through the terminal IN, and outputs it from the terminal OUT. An operating clock (system clock) is supplied to the terminal CLK of the DSP 105 via the selector 104. This selector 104 is connected to an inverter 11 that outputs the logical inversion of the system clock φ and the clock φ1 (the least significant bit LSB output of the counter 101) obtained by dividing it.
The clock bar φ1 taken at step 3 is applied to input terminals A and B, and selectively outputted from output terminal Y according to mode signal a applied to terminal S. Specifically, the mode signal a
When the mode signal a is 0 (mode 1), the clock φ is selectively output, and when the mode signal a is 1 (mode 2), the clock bar φ1 is selectively output. Therefore, the DSP 105 has a two-to-one operating speed in mode 1 and mode 2, and executes calculations faster in mode 1.

【００２６】ＤＳＰ１０５は、本実施例の場合モード１
、モード２とも１６ビットでデータを入出力し、ディレ
イ用ＲＡＭ６にデータの書込／読出を行う。In this embodiment, the DSP 105 is in mode 1.
, mode 2 input/output data in 16 bits, and write/read data to/from the delay RAM 6.

【００２７】具体的には、書込時には、ＤＳＰ１０５の
端子ＤＯＵＴから出力された１６ビットデータは、上位
８ビットが直接もしくはセレクタ１０６の端子Ｂを通り
、下位８ビットがセレクタ１０６の端子Ａを通り、更に
バッファ１０８を介してＲＡＭ６に与えられる（ＲＡＭ
６には、モード１のとき１６ビットデータ、モード２の
とき８ビットデータの形式でデータが供給記憶される）
。尚、このバッファ１０８の開閉動作は、マイクロプロ
グラムメモリ１０３からのマイクロインストラクション
による。Specifically, during writing, the upper 8 bits of the 16-bit data output from the terminal DOUT of the DSP 105 pass directly or through the terminal B of the selector 106, and the lower 8 bits pass through the terminal A of the selector 106. , further provided to the RAM 6 via the buffer 108 (RAM
6, data is supplied and stored in the form of 16-bit data in mode 1 and 8-bit data in mode 2)
. Note that the opening/closing operation of the buffer 108 is based on microinstructions from the microprogram memory 103.

【００２８】上記セレクタ１０６には、入力端子Ａ、Ｂ
に与えられるデータのいずれを端子Ｙから出力するかを
制御するために端子Ｓにアンドゲート１０７から制御信
号が与えられる。つまり、セレクタ１０６は端子Ｓに与
えられる制御信号が“０”のときは端子Ａへの入力を選
択出力し、制御信号が“１”のときは端子Ｂへの入力を
選択出力する。なお、アンドゲート１０７には、上述し
たクロックバーφ１とモード信号ａとが与えられその論
理積が取られて上記制御信号となる。このセレクタ１０
６の具体的な動作は、更に後述する。The selector 106 has input terminals A and B.
A control signal is applied to the terminal S from the AND gate 107 in order to control which of the data applied to the terminal Y is output from the terminal Y. That is, the selector 106 selects and outputs the input to the terminal A when the control signal applied to the terminal S is "0", and selects and outputs the input to the terminal B when the control signal is "1". Note that the clock bar φ1 and the mode signal a described above are applied to the AND gate 107, and the logical product thereof is taken to obtain the above-mentioned control signal. This selector 10
The specific operation of 6 will be described further below.

【００２９】また、読み出し時には、ＲＡＭ６からのデ
ータ（モード１のときは、１６ビットデータ、モード２
のときは８ビットデータ）がセレクタ１０９、フリップ
フロップ（以下、ＦＦ）１１０の動作で、１６ビットデ
ータに変換されて、ＤＳＰ１０５のデータ入力端子ＤＩ
Ｎに与えられる。Furthermore, when reading, data from the RAM 6 (16-bit data in mode 1, 16-bit data in mode 2)
8-bit data) is converted into 16-bit data by the operation of the selector 109 and flip-flop (hereinafter referred to as FF) 110, and is sent to the data input terminal DI of the DSP 105.
given to N.

【００３０】つまり、端子Ｄａｔａから与えられるデー
タの下位８ビットは直接、もしくはＦＦ１１０を通りセ
レクタの端子Ｂを介して、ＤＳＰ１０５に与えられ、上
位８ビットは、セレクタ１０９の端子Ａを介して、ＤＳ
Ｐ１０５に与えられる。そして、ＦＦ１１０には読み込
みクロックとして、クロックφ１が与えられる。また、
セレクタ１０９の端子Ｓにはモード信号ａが供給され、
このモード信号ａが“０”のとき端子Ａに与えられるデ
ータを端子Ｙから出力し、モード信号ａが“１”のとき
端子Ｂから与えられるデータを端子Ｙから出力する。こ
の端子Ｙから出力される８ビットデータが、ＤＳＰ１０
５に供給される１６ビットデータのうちの上位８ビット
となる。このセレクタ１０９、ＦＦ１１０の動作につい
ても後に詳述する。That is, the lower 8 bits of data applied from the terminal Data are applied to the DSP 105 directly or through the FF 110 and the terminal B of the selector, and the upper 8 bits are applied to the DS through terminal A of the selector 109.
given to P105. Then, the clock φ1 is given to the FF 110 as a read clock. Also,
A mode signal a is supplied to the terminal S of the selector 109,
When the mode signal a is "0", the data applied to the terminal A is outputted from the terminal Y, and when the mode signal a is "1", the data applied from the terminal B is outputted from the terminal Y. The 8-bit data output from this terminal Y is
These are the upper 8 bits of the 16-bit data supplied to 5. The operations of the selector 109 and FF 110 will also be described in detail later.

【００３１】ディレイ用ＲＡＭ６は、遅延処理の為ＲＡ
Ｍをシフトレジスタの代わりとして使用するもので、上
記カウンタ１０１の上位１５ビットを循環アドレスとし
、それにシフトレジスタの入出力位置を表わすオフセッ
トデータを加算して、アドレスデータとするものである
。つまり、ディレイＲＡＭオフセットメモリ１０７は、
カウンタ１０１の下位７ビットを受けるシフタ１０２か
らの７ビットデータを入力端子ＡＤＲに入力し、この値
に応じた１５ビットのオフセットデータを出力端子Ｏか
ら加算器１１２のＡ端子に送り、更にカウンタ１０１か
ら与えられる上位１５ビットデータ（Ｂ端子入力）と加
算した後、１５ビットの上記アドレスデータ（Ｓ端子出
力）とする。そして、この１５ビットデータの最下位ビ
ットにカウンタ１０１の最下位ビット出力であるクロッ
クφ１が付け加えられて全１６ビットのアドレスデータ
となる。また、上記ディレイＲＡＭオフセットメモリ１
１１にもモード信号ａがその端子ＭＯＤＥに与えられ、
モード１とモード２とで異なったディジタル信号処理を
ＤＳＰ１０５が実行するのにあわせ異なったオフセット
データをモード毎に出力する。[0031] The delay RAM 6 is used for delay processing.
M is used in place of a shift register, and the upper 15 bits of the counter 101 are used as a circular address, and offset data representing the input/output position of the shift register is added thereto to obtain address data. In other words, the delay RAM offset memory 107 is
7-bit data from the shifter 102 that receives the lower 7 bits of the counter 101 is input to the input terminal ADR, and 15-bit offset data corresponding to this value is sent from the output terminal O to the A terminal of the adder 112. After adding it to the upper 15 bit data (B terminal input) given from , the above address data of 15 bits (S terminal output) is obtained. Then, the clock φ1, which is the least significant bit output of the counter 101, is added to the least significant bit of this 15-bit data, resulting in a total of 16 bits of address data. In addition, the delay RAM offset memory 1
11 also has a mode signal a applied to its terminal MODE,
As the DSP 105 executes different digital signal processing in mode 1 and mode 2, different offset data is output for each mode.

【００３２】＜動作＞次に本実施例の動作につき、特に図４を参照しながら説
明する。<Operation> Next, the operation of this embodiment will be explained with particular reference to FIG.

【００３３】モード１　　まず、モードが１のとき、つまり遅延用ＲＡＭ６と
して、３２Ｋ×１６ビットのＲＡＭが接続されていて、
ＤＳＰ１０５が高速演算動作をシステムクロックφに従
って実行する場合について説明する。このとき１サンプ
リング周期内で１２８ステップのマイクロプログラムに
従った処理を実行する。Mode 1 First, when the mode is 1, that is, a 32K×16 bit RAM is connected as the delay RAM 6.
A case will be described in which the DSP 105 executes high-speed arithmetic operations in accordance with the system clock φ. At this time, processing according to a 128-step microprogram is executed within one sampling period.

【００３４】即ち、このモード１のときは、モード信号
ａが“０”として図３のシフタ１０２、マイクロプログ
ラムメモリ１０３、セレクタ１０４、１０９、アンドゲ
ート１０７、及びディレイＲＡＭオフセットメモリ１１
１に供給される。That is, in this mode 1, the mode signal a is set to "0" and the shifter 102, microprogram memory 103, selectors 104, 109, AND gate 107, and delay RAM offset memory 11 in FIG.
1.

【００３５】従って、マイクロプログラムメモリ１０３
の端子ＡＤＲには、図４に示すごとく０〜１２７のアド
レス信号が与えられる。そして、これに対応して、マイ
クロインストラクションがＤＳＰ１０５に供給される。ＤＳＰ１０５は、１６ビットデータを１演算サイクルに
つき１回端子ＤＯＵＴから出力したり、端子ＤＩＮから
入力したりすることができる。Therefore, the microprogram memory 103
Address signals 0 to 127 are applied to terminal ADR of , as shown in FIG. Then, correspondingly, microinstructions are supplied to the DSP 105. The DSP 105 can output 16-bit data once per operation cycle from the terminal DOUT, or input it from the terminal DIN.

【００３６】このとき、セレクタ１０６、１０９の夫々
の端子Ｓには、“０”が与えられるので端子Ａの入力を
端子Ｙを介して出力する。具体的には、ＤＳＰ１０５か
らデータを出力する場合、１６ビットデータのうち上位
８ビットは直接、下位８ビットは、セレクタ１０６の端
子Ａをとおって、バッファ１０８に与えられ、しかる後
ＲＡＭ６に１６ビットデータとして格納される。また、
ＲＡＭ６からＤＳＰ１０５に１６ビットデータが供給さ
れる場合は、その下位８ビットは直接ＤＳＰ１０５に与
えられ、その上位８ビットは、セレクタ１０９の端子Ａ
を介して、ＤＳＰ１０５に与えられる。At this time, since "0" is applied to the terminals S of the selectors 106 and 109, the input from the terminal A is outputted via the terminal Y. Specifically, when outputting data from the DSP 105, the upper 8 bits of the 16-bit data are directly applied, the lower 8 bits are applied to the buffer 108 through terminal A of the selector 106, and then the 16 bits are transferred to the RAM 6. Stored as data. Also,
When 16-bit data is supplied from the RAM 6 to the DSP 105, the lower 8 bits are directly supplied to the DSP 105, and the upper 8 bits are supplied to the terminal A of the selector 109.
The signal is provided to the DSP 105 via.

【００３７】なお、ＲＡＭ６のアドレスは、カウンタ１
０１の下位７ビットの循環出力がディレイＲＡＭオフセ
ットメモリ１１１からのオフセットデータと加算されて
供給される。このとき、最下位ビットＬＳＢにクロック
φ１が付加されてアドレス信号となるが、結局モード１
のときは上位１５ビットを実際にアドレスとして使用す
ることになる。Note that the address of RAM6 is the address of counter 1.
The cyclic output of the lower 7 bits of 01 is added to the offset data from the delay RAM offset memory 111 and supplied. At this time, clock φ1 is added to the least significant bit LSB to become an address signal, but in the end mode 1
In this case, the upper 15 bits are actually used as the address.

【００３８】モード２　　次に、モードが２のとき、つまり遅延用ＲＡＭ６と
して、３２Ｋ×８ビットのＲＡＭが接続されていて（１
６ビットバスの下位８ビットラインに接続される。）、
ＤＳＰ１０５が低速演算動作をシステムクロックバーφ
１（図４のＤＳＰ１０５クロック参照）に従って実行す
る場合について説明する。このとき１サンプリング周期
内で６４ステップのマイクロプログラムに従った処理を
実行する。Mode 2 Next, when the mode is 2, a 32K×8 bit RAM is connected as the delay RAM 6 (1
Connected to the lower 8 bit lines of the 6-bit bus. ),
DSP105 performs low-speed calculation operation using system clock bar φ
1 (see the DSP 105 clock in FIG. 4). At this time, processing according to a 64-step microprogram is executed within one sampling period.

【００３９】即ち、このモード２のときは、モード信号
ａが“１”として図３のシフタ１０２、マイクロプログ
ラムメモリ１０３、セレクタ１０４、１０９、アンドゲ
ート１０７、及びディレイＲＡＭオフセットメモリ１１
１に供給される。That is, in this mode 2, the mode signal a is set to "1" and the shifter 102, microprogram memory 103, selectors 104, 109, AND gate 107, and delay RAM offset memory 11 in FIG.
1.

【００４０】従って、マイクロプログラムメモリ１０３
の端子ＡＤＲには、図４に示すごとく０〜６３のアドレ
ス信号がシフタ１０２の動作により与えられる。そして
、これに対応したマイクロインストラクションがＤＳＰ
１０５に供給される。ＤＳＰ１０５は、１６ビットデー
タを１演算サイクルにつき１回端子ＤＯＵＴから出力し
たり、端子ＤＩＮから入力したりすることができる。しかし接続されているＲＡＭ６は、８ビットデータバス
に依っているため、１６ビットデータを８ビットデータ
にマルチプレクシングしたり、逆に８ビットデータを１
６ビットデータにデマルチプレクシングしたりする必要
がある。Therefore, the microprogram memory 103
Address signals 0 to 63 are applied to the terminal ADR by the operation of the shifter 102, as shown in FIG. The corresponding microinstructions are DSP
105. The DSP 105 can output 16-bit data once per operation cycle from the terminal DOUT, or input it from the terminal DIN. However, since the connected RAM 6 relies on an 8-bit data bus, it is possible to multiplex 16-bit data into 8-bit data, or vice versa.
It is necessary to demultiplex the data into 6-bit data.

【００４１】そこで、まずＤＳＰ１０５からＲＡＭ６へ
データを格納するときは、ＤＳＰ１０５の端子ＤＯＵＴ
からの１６ビットデータのうち、上位８ビットデータが
セレクタ１０６の端子Ｂを介して（セレクタ１０６の端
子Ｓにはクロックバーφ１が与えられるので）、図４に
示すように１演算サイクルの前半にＲＡＭ６ヘ供給され
る。１演算サイクルの後半には下位８ビットがセレクタ
１０６の端子Ａを介して供給される。そして、ＲＡＭ６
には、１演算サイクル内で２つの順番のアドレス信号が
与えられる（クロックφ１がアドレスデータの最下位ビ
ットとなっているので）ことにより、ＤＳＰ１０５から
出力される１６ビットデータは結局上位８ビット、下位
ビットの順で記憶されることになる。Therefore, first, when storing data from the DSP 105 to the RAM 6, the terminal DOUT of the DSP 105 is
Of the 16-bit data from It is supplied to RAM6. In the latter half of one calculation cycle, the lower 8 bits are supplied via terminal A of the selector 106. And RAM6
is given two sequential address signals within one operation cycle (because the clock φ1 is the least significant bit of the address data), the 16-bit data output from the DSP 105 ends up being the upper 8 bits, It will be stored in the order of the lower bits.

【００４２】逆に、ＲＡＭ６から１６ビットデータが多
重化されて２回の８ビットデータとして供給されるとき
は、先ず上位８ビットデータがＦＦ１１０に図４に示す
ように１演算サイクルの前半のタイミング、つまりクロ
ックφ１でラッチされる。そして、この上位８ビットデ
ータは、セレクタの端子Ｂを介してＤＳＰ１０５の端子
ＤＩＮに供給される。下位８ビットデータは、１演算サ
イクルの後半のタイミングで直接ＤＳＰ１０５の端子Ｄ
ＩＮに供給される。従って、ＤＳＰ１０５は、このよう
にしてデマルチプレクスされた１６ビットデータを図４
に示す通りクロックバーφ１のタイミングで取込むこと
になる。Conversely, when 16-bit data is multiplexed from the RAM 6 and supplied as 8-bit data twice, the upper 8-bit data is first sent to the FF 110 at the timing of the first half of one operation cycle as shown in FIG. , that is, it is latched by clock φ1. This upper 8-bit data is then supplied to the terminal DIN of the DSP 105 via the terminal B of the selector. The lower 8-bit data is directly sent to terminal D of the DSP 105 in the latter half of one calculation cycle.
Supplied to IN. Therefore, the DSP 105 demultiplexes the 16-bit data as shown in FIG.
As shown in the figure, the data is captured at the timing of the clock bar φ1.

【００４３】なお、ＲＡＭ６のアドレスは、カウンタ１
０１の下位７ビットの循環出力がディレイＲＡＭオフセ
ットメモリ１１１からのオフセットデータと加算されて
供給される。このとき、最下位ビットＬＳＢにクロック
φ１が付加されてアドレス信号となりモード２のときは
下位１５ビットを実際にアドレスとして使用することに
なる。Note that the address of RAM6 is the address of counter 1.
The cyclic output of the lower 7 bits of 01 is added to the offset data from the delay RAM offset memory 111 and supplied. At this time, the clock φ1 is added to the least significant bit LSB to become an address signal, and in mode 2, the lower 15 bits are actually used as an address.

【００４４】以上説明した実施例によれば、遅延用ＲＡ
Ｍ６のリード／ライトアクセスを１６ビット×１回また
は８ビット×２回の態様で選択的に実行するようにした
ので、高機能のエフェクト装置も低機能のエフェクト装
置もひとつのＤＳＰ１０５を用いて、実現できる。According to the embodiment described above, the delay RA
Since M6 read/write access is performed selectively in 16 bits x 1 time or 8 bits x 2 times, both high- and low-function effect devices can use one DSP105. realizable.

【００４５】尚、この発明は、上記実施例に限定される
ものではなく、種々の変形が可能である。例えば、上記
実施例では、音源ＬＳＩの内部にＤＳＰ部１０を設けて
あったが、ＤＳＰ部を波形発生回路とは別体のＬＳＩ構
成としてもよい。It should be noted that the present invention is not limited to the above embodiments, and various modifications are possible. For example, in the above embodiment, the DSP unit 10 is provided inside the sound source LSI, but the DSP unit may be configured as an LSI separate from the waveform generation circuit.

【００４６】また、上記実施例では、遅延用ＲＡＭ６の
アクセス態様を２通り取れるようにしたが、それ以上の
段階に切換えて取れるようにしてもよい。例えば、１演
算サイクル内で、１回（１６ビット×１回）、２回（８
ビット×２回）、４回（４ビット×４回）の３段階の多
重化アクセスを選択的に採用するようにすることもでき
る。Further, in the above embodiment, the delay RAM 6 can be accessed in two ways, but it may be possible to switch to more stages. For example, within one calculation cycle, once (16 bits x 1 time), twice (8 bits x 1 time),
It is also possible to selectively employ three stages of multiplexed access: bit x 2 times) and 4 times (4 bits x 4 times).

【００４７】更に、上記実施例では、ＤＳＰ１０５の１
サンプリング周期内での処理ステップ数が接続された遅
延用ＲＡＭの大きさに対応するかたちで変更されたが、
必ずしもその必要はない。また、１サンプリング周期内
で実行するマイクロプログラムのステップ数も上記実施
例のように１２８ステップと６４ステップとに限られる
ものではない。Furthermore, in the above embodiment, one of the DSPs 105
The number of processing steps within the sampling period was changed to correspond to the size of the connected delay RAM, but
It's not necessarily necessary. Further, the number of steps of the microprogram executed within one sampling period is not limited to 128 steps and 64 steps as in the above embodiment.

【００４８】[0048]

【発明の効果】請求項１の発明は、遅延用記憶手段の容
量に従ったエフェクト処理が演算手段にて実行できる。従って、種々の価格帯のエフェクト装置を実現する際に
ひとつの信号処理回路（ＤＳＰ等）を適用できる。According to the first aspect of the invention, effect processing according to the capacity of the delay storage means can be executed by the calculation means. Therefore, one signal processing circuit (DSP, etc.) can be applied to realize effect devices of various price ranges.

【００４９】請求項２の発明は、更に、マイクロプログ
ラムの複雑さに対応する形で、上記遅延用記憶手段の容
量を変更できる。According to the second aspect of the present invention, the capacity of the delay storage means can be changed in accordance with the complexity of the microprogram.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の一実施例の全体構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing the overall configuration of an embodiment of the present invention.

【図２】図１の回路内の音源ＬＳＩの内部構成を示す回
路図である。FIG. 2 is a circuit diagram showing the internal configuration of a sound source LSI in the circuit of FIG. 1;

【図３】図２のＤＳＰ部の具体的構成を示す回路図であ
る。FIG. 3 is a circuit diagram showing a specific configuration of the DSP section in FIG. 2;

【図４】遅延用ＲＡＭに対する入出力処理のタイムチャ
ートを示す図である。FIG. 4 is a diagram showing a time chart of input/output processing for a delay RAM.

【符号の説明】[Explanation of symbols]

１・・・ＣＰＵ、４・・・音源ＬＳＩ、５・・・ＰＣＭ　　ＲＯＭ、６・・・ＲＡＭ、１０・・・ＤＳＰ部、１２・・・波形発生回路、１０１・・・カウンタ、１０３・・・マイクロプログラムメモリ、１０５・・・
ＤＳＰ、１０６、１０９・・・セレクタ、１１１・・・ディレイＲＡＭオフセットメモリ。DESCRIPTION OF SYMBOLS 1... CPU, 4... Sound source LSI, 5... PCM ROM, 6... RAM, 10... DSP part, 12... Waveform generation circuit, 101... Counter, 103...・Micro program memory, 105...
DSP, 106, 109...Selector, 111...Delay RAM offset memory.

Claims

【特許請求の範囲】[Claims]

【請求項１】　　エフェクト処理の為のマイクロプログ
ラムを記憶するマイクロプログラム記憶手段と、このマ
イクロプログラム記憶手段に記憶された上記マイクロプ
ログラムに従って、エフェクト処理の為に順次ディジタ
ル信号処理演算を行う演算手段と、上記演算手段がアク
セスする遅延処理用の遅延用記憶手段と、上記演算手段
が、上記遅延用記憶手段をアクセスする際、上記演算手
段のデータと上記遅延用記憶手段のデータバスとが等し
い長さのときは、上記演算手段の１演算サイクル内で１
回アクセスするようにし、上記演算手段のデータが上記
遅延用記憶手段のデータバスより長いときは上記演算手
段の１演算サイクル内で複数回多重化してアクセスする
アクセス手段と、を具備したことを特徴とするエフェク
ト装置。1. Microprogram storage means for storing a microprogram for effect processing; and calculation means for sequentially performing digital signal processing calculations for effect processing according to the microprogram stored in the microprogram storage means. , a delay storage means for delay processing accessed by the calculation means, and when the calculation means accesses the delay storage means, the data bus of the calculation means and the data bus of the delay storage means are of equal length. In this case, 1 operation is performed within 1 calculation cycle of the calculation means
access means for multiplexing and accessing multiple times within one calculation cycle of the calculation means when the data of the calculation means is longer than the data bus of the delay storage means. effect device.

【請求項２】　　上記マイクロプログラム記憶手段は、
１サンプリング周期内の実行命令が異なるステップ数で
表現されたマイクロプログラムを記憶しており、上記演
算手段が１サンプリング周期内で実行するマイクロプロ
グラムのステップ数が長い場合は、上記演算手段のデー
タと上記遅延用記憶手段のデータバスとが同じ長さに設
定されていて、上記アクセス手段は、上記演算手段の１
演算サイクル内で１回上記遅延用記憶手段をアクセスし
、上記演算手段が１サンプリング周期内で実行するマイ
クロプログラムのステップ数が短い場合は、上記演算手
段のデータが上記遅延用記憶手段のデータバスより長く
設定されていて、上記アクセス手段は、上記演算手段の
１演算サイクル内で複数回上記遅延用記憶手段をアクセ
スすることを特徴とする請求項１記載のエフェクト装置
。2. The microprogram storage means comprises:
If a microprogram in which execution instructions within one sampling period are expressed by different numbers of steps is stored, and the number of steps of the microprogram that the above-mentioned calculation means executes within one sampling period is long, the data of the above-mentioned calculation means and The data bus of the delay storage means is set to have the same length, and the access means is set to have the same length as the data bus of the delay storage means.
If the delay storage means is accessed once in an arithmetic cycle and the number of steps of the microprogram executed by the arithmetic means within one sampling period is short, the data of the arithmetic means is transferred to the data bus of the delay storage means. 2. The effect device according to claim 1, wherein the delay time is set to be longer, and the access means accesses the delay storage means a plurality of times within one calculation cycle of the calculation means.