JPH04204897A - Effect device - Google Patents

Abstract

PURPOSE:To improve the quality of the effect sound to be obtd. by executing compression and expansion processing at the time of storage and reproduction of a digital signal to and from a memory means for delay. CONSTITUTION:After 20-bit data are compressed to total 16 bits of 3-bit exponent data and 13-bit mantissa data by a compressing circuit 104, the data are written at the time of writing the data to a RAM 6 for delay from a digital signal processor(DSP) 103. After the compressed 16 bits are expanded to the original 20-bit data by an expansion circuit 105, the digital data processing is executed by the DSP 103. Then, the DSP 103 is made into the circuitry consisting of fixed decimal point computation. The circuit scale is thus reduced. Since the data delayed by the RAM 6 is subjected to the compression and expansion processing, the accuracy of the data at the time of a small signal is improved by the bit expression of a relatively small number. The high-quality effect processing is executed in this way.

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、簡単な構成で高品質なエフェクト音を生成で
きるエフェクト装置に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to an effect device that can generate high-quality effect sound with a simple configuration.

〈従来技術とその問題点〉 従来より電子電器の分野においては、音源から発生した
集音信号に対し、リバーブ効果、コーラス効果等のエフ
ェクト（効果）を付加することが行われている。このエ
フェクトを付加する構成としては、最近ＤＳＰ　（ディ
ジタルシグナルプロセッサ）によるものが多い。<Prior art and its problems> Conventionally, in the field of electronics and electrical appliances, effects such as reverb effects and chorus effects have been added to collected sound signals generated from sound sources. Recently, many configurations that add this effect are based on a DSP (digital signal processor).

このようなエフェクト処理をＤＳＰにて行う際に、固定
小数点演算によると演算レジスタ長に対応するビット数
のデイレイＲＡＭ　（遅延用のＲＡＭ）が必要になり、
高品質なエフェクト音を生成するためには、容量の大き
いＲＡＭ若しくは多チップのＲＡＭが必要になる。When performing such effect processing on a DSP, fixed-point arithmetic requires a delay RAM (RAM for delay) with a number of bits corresponding to the operation register length.
In order to generate high-quality effect sounds, a large-capacity RAM or a multi-chip RAM is required.

また、同様な演算を浮動小数点演算にて行うと、演算回
路が大規模なものになってしまうという欠点があった。Furthermore, if similar calculations were performed using floating point calculations, there was a drawback that the calculation circuit would become large-scale.

〈発明の目的〉 本発明は、このような事情に鑑みてなされたものであり
、簡単な構成で、高品質なエフェクト処理を行うことが
できるエフェクト装置を提供することを目的とする。<Objective of the Invention> The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an effect device that has a simple configuration and can perform high-quality effect processing.

〈発明の構成、作用〉 本発明は、上記目的を達成すべく、エフェクト処理の為
のマイクロプログラムを記憶するマイクロプログラム記
憶手段と、このマイクロプログラム記憶手段に記憶され
た上記マイクロプログラムに従って、順次ディジタル信
号処理演算を行う演算手段と、上記演算手段の演算精度
より低い精度に対応するビット数表現でディジタル信号
を記憶することにより遅延処理を行う遅延用記憶手段と
、上記演算手段が上記遅延用記憶手段に上記ディジタル
信号を記憶する際に、データ圧縮してから書き込む圧縮
手段と、上記演算手段が上記遅延用記憶手段から上記デ
ィジタル信号を読み出す際に、上記データ圧縮されたデ
ィジタル信号をデータ伸張してから上記演算手段に与え
る伸張手段と、を具備し、上記遅延用記憶手段に対して
、ディジタル信号を圧縮伸張しながらアクセスすること
によってエフェクト処理を実行することを特徴とするエ
フェクト装置を提供する。<Structure and operation of the invention> In order to achieve the above object, the present invention includes a microprogram storage means for storing a microprogram for effect processing, and a digital program that sequentially stores a microprogram stored in the microprogram storage means. a calculation means for performing a signal processing operation; a delay storage means for performing delay processing by storing a digital signal in a bit number expression corresponding to a precision lower than the calculation accuracy of the calculation means; Compression means compresses data before writing it when storing the digital signal in the means, and data decompression means compresses the compressed digital signal when the calculation means reads out the digital signal from the delay storage means. and a decompression means for applying the digital signal to the arithmetic means, and performs effect processing by accessing the delay storage means while compressing and decompressing the digital signal. .

このような構成によれば、演算手段は、固定小数点演算
を採用でき、しかも遅延用記憶手段に対するディジタル
信号の入出力の際に、圧縮伸張処理を行うことで、遅延
用記憶手段に格納されるデータのダイナミックレンジを
大きくすることができる。According to such a configuration, the arithmetic means can employ fixed-point arithmetic, and when inputting and outputting digital signals to and from the delay storage means, compression and decompression processing is performed so that the digital signals are stored in the delay storage means. The dynamic range of data can be increased.

〈実施例〉 以下、この発明を適用した一実施例につき詳述する。<Example> Hereinafter, one embodiment to which this invention is applied will be described in detail.

１１１図は、ワンチップ構成の楽音発生装置（音源ＬＳ
　Ｉ）を用いて構成した電子楽器の全体構成を示し、図
中１はマイクロコンピュータ等からなるＣＰＵである。Figure 111 shows a one-chip musical tone generator (sound source LS
The overall configuration of an electronic musical instrument constructed using I) is shown, and numeral 1 in the figure is a CPU consisting of a microcomputer or the like.

このＣＰＵＩに鍵ｇｉ１２、スイッチ３が接続され、鍵
情報やスイッチ情報がスキャンによって取込まれる。そ
して、ＣＰＵＩには。A key gi12 and a switch 3 are connected to this CPUI, and key information and switch information are taken in by scanning. And for the CPUI.

音源ＬＳＩ４が接続され、ＣＰＵＩから、発音制御情報
や、音色情報などがこの音源ＬＳＩ４に転送される。A sound source LSI 4 is connected, and sound generation control information, timbre information, etc. are transferred from the CPU to this sound source LSI 4.

この音源ＬＳＩ４は、後述する通り、波形発生回路とＤ
ＢＰ部とが一体的にワンチップ構成となっている。そし
て、この波形発生回路としては、各種音源方式、例えば
、ＰＣＭ方式、ｉＰＤ方艮ＦＭ方式等が採用できるが、
この実施例としては、ＰＣＭ方式によっている。As described later, this sound source LSI 4 includes a waveform generation circuit and a D
The BP section is integrated into a one-chip configuration. As this waveform generation circuit, various sound source methods such as PCM method, iPD method FM method, etc. can be adopted.
This embodiment uses the PCM method.

つまり、音源ＬＳＩ４は、電音波形を表現するデータが
ストアされたＰＣＭ　　ＲＯＭ５をアクセスするため、
アドレス信号を嫡子ＰＡＤを介して送り、ＰＣＭ波形デ
ータを端子ＰＤＴを介して取込み、それに内部の回路で
、エンベロープを付加した後、所望のエフェクトを楽音
波形信号に付加するために内部のＤＳＰ＃に送る。この
ＤＢＰ部は、遅延用のＲＡＭ６をアクセスして、エフェ
クト演算を実行する。このＲＡＭ６とは、嫡子ＤＡＤを
介して、アドレス信号が音［ＬＳＩ４から送られ、端子
ＤＤＴを介して、音［ＬＳＩ４と波形データのやり取り
を行う。In other words, since the sound source LSI 4 accesses the PCM ROM 5 in which data representing the electric waveform is stored,
Send the address signal via the legitimate child PAD, take in the PCM waveform data via the terminal PDT, add an envelope to it in the internal circuit, and then send it to the internal DSP# in order to add the desired effect to the musical waveform signal. send. This DBP section accesses the delay RAM 6 and executes effect calculations. An address signal is sent from the sound LSI 4 to the RAM 6 via the legitimate child DAD, and waveform data is exchanged with the sound LSI 4 via the terminal DDT.

そして、音源ＬＳＩ４からエフェクトが付与された波形
データが端子ＥＯＵＴを介して、ＤＡＣ（ディジタルア
ナログコンバータ）７に送られ、更にアンプ８Ａ、８Ｂ
にて増幅された後スピーカ９Ａ、９Ｂを経て、ステレオ
出力される。Then, the waveform data to which effects have been applied from the sound source LSI 4 is sent to the DAC (digital analog converter) 7 via the terminal EOUT, and further to the amplifiers 8A and 8B.
After being amplified at , the signal is outputted in stereo through speakers 9A and 9B.

１１２図は、音１［ＬｓＩ４の具体的なブロック回路構
成例を示し、１１はＣＰＵインタフェースで、ＣＰＵＩ
からの非同期的な制御データを端子ＩＮにて受けて、音
源ＬＳＩ４の内部回路動作に同期したタイミングで各回
路ブロックに制御データを端子ＯＵＴから分配する。Figure 112 shows a specific block circuit configuration example of sound 1 [LsI4, 11 is a CPU interface,
It receives asynchronous control data from the terminal IN and distributes the control data to each circuit block from the terminal OUT at a timing synchronized with the internal circuit operation of the sound source LSI 4.

このＣＰＵインタフェース１１と接続されて、発生すべ
き楽音の特性（音高、音色、音量、エンベロープ等）が
端子ＩＮから与えられるデータに従って決定される波形
発生回路１２からは、上述したＰＣＭ　　ＲＯＭ５をア
クセスするためのアドレス信号が端子Ａｄｄから出力し
、音ｆｉＬｓＩ４の端子ＰＡＤに送られる。そして、音
源ＬＳＩ４の端子ＰＤＴから供給される波形データは端
子Ｄａｔａを介し波形発生回路１２内部に与えられ、エ
ンベロープ等の処理が施されてから、ＤＳＰ部１０に端
子Ｗ　ｏ　ｕ　ｔを介して送出される。この実施例では
、波形発生回路１２は時分割処理によって、複数前置の
楽音波形信号を時分割発生するが、それらが適宜合成さ
れた後ＤＳＰ部１０に供給される。The waveform generation circuit 12, which is connected to the CPU interface 11 and determines the characteristics of the musical tone to be generated (pitch, timbre, volume, envelope, etc.) according to data provided from the terminal IN, accesses the PCM ROM 5 described above. An address signal for this purpose is output from the terminal Add and sent to the terminal PAD of the sound fiLsI4. The waveform data supplied from the terminal PDT of the sound source LSI 4 is provided inside the waveform generation circuit 12 via the terminal Data, and after being subjected to processing such as an envelope, is sent to the DSP unit 10 via the terminal W out. be done. In this embodiment, the waveform generation circuit 12 time-divisionally generates a plurality of prefix musical waveform signals by time-division processing, which are appropriately combined and then supplied to the DSP unit 10.

ＤＳＰ部１０は、ＣＰＵインタフェース１１から端子Ｉ
Ｎを介して供給する制御情報に従って、エフェクト処理
をディジタル信号処理によって実現している。つまり、
ＤＳＰ部１０はＣＰＵＩから与えられるマイクロプログ
ラムや、各種係数データにより任意のエフェクト処理が
、合成された各グループ毎の波形データに対して独立的
に実行可能である。このＤＳＰ部１０の端子Ａｄｄは音
源ＬＳＩ４の端子ＤＡＤと接続されて、遅延用のＲＡＭ
６をアクセスし、データのやり取りは、音１９１ＬｓＩ
４の端子ＤＤＴと、このＤＳＰ部１０の端子Ｄ　ａ　ｔ
　ａを介して行う。The DSP unit 10 connects the CPU interface 11 to the terminal I.
Effect processing is realized by digital signal processing according to control information supplied via N. In other words,
The DSP unit 10 can independently perform arbitrary effect processing on the synthesized waveform data of each group using a microprogram provided from the CPUI and various coefficient data. The terminal Add of this DSP section 10 is connected to the terminal DAD of the sound source LSI 4, and the delay RAM
6 and data exchange is done using sound 191LsI.
4 terminal DDT and this DSP section 10 terminal D a t
This is done via a.

そして、０８２部１０の出力端子Ｅ　Ｗ　ｏ　ｕ　ｔか
ら、エフェクト処理を施した楽音波形信号が出力されて
、音１［ＬｓＩ４の出力端子ＥＯＵＴに送られる。Then, the effect-processed musical waveform signal is output from the output terminal E W out of the 082 section 10 and sent to the output terminal EOUT of the sound 1 [LsI4.

第３図は、ＤＳＰ部１０のブロック回路構成を示してお
り、カウンタ１０１は、システムクロックφをうけて動
作するもので、その出力の下位７ビツトは、ディジタル
信号処理の演算サイクルに対応し、１周期（１サンプリ
ング周期）に１２８回のディジタル演算を行わせる。ま
た、その上位１５ビツトは、エフェクト用の遅延用ＲＡ
Ｍ　６（３２にワード）の歩進アドレスとして使われる
。FIG. 3 shows the block circuit configuration of the DSP unit 10. The counter 101 operates in response to the system clock φ, and the lower 7 bits of its output correspond to the calculation cycle of digital signal processing. Digital operations are performed 128 times in one period (one sampling period). Also, the upper 15 bits are the delay RA for effects.
M6 (32 words) is used as a progressive address.

マイクロプログラムメモリ１０２は、カウンタ１０１の
出力のうちの下位７ビツトを受け、ＤＳＰ１０３が行う
ディジタル演算を制御する為のマイクロプログラムデー
タＭＰを出力する。尚、このマイクロプログラムメモリ
１０２をＲＡＭとし、ＣＰＵＩから実行しようとする演
算処理に対応するマイクロプログラムをＣＰＵインタフ
ェース１１を介して、書込可能とすることもできる。ま
た、各種係数なども書込可能とすることもできるが、そ
の為の接続構成は第３図では省略しである。Microprogram memory 102 receives the lower 7 bits of the output of counter 101 and outputs microprogram data MP for controlling digital operations performed by DSP 103. Note that this microprogram memory 102 may be a RAM, and a microprogram corresponding to the arithmetic processing to be executed from the CPU can be written therein via the CPU interface 11. It is also possible to write various coefficients, but the connection configuration for this purpose is omitted in FIG.

ＤＳＰ１０３は、マイクロプログラムデータ受けて、対
応するディジタル信号処理を実行し、端子ＩＮを介し入
力するデータＥ　Ｗ　ｉ　ｎから所望のエフェクトデー
タＥ　Ｗ　ｏ　ｕ　ｔを生成し、端子○ＵＴから出力す
る。The DSP 103 receives the microprogram data, executes corresponding digital signal processing, generates desired effect data E W out from the data E W in inputted through the terminal IN, and outputs it from the terminal UT.

ＤＳＰ１０３は、ディジタル信号処理の際、デイレイ用
ＲＡＭ６にデータの書込／１１！出を行うが、書込時に
は、２０ビツトのデータを圧縮回路１０４（その入力端
子がＣＩ、出力端子がＣＹである。The DSP 103 writes data to the delay RAM 6 during digital signal processing. However, during writing, 20-bit data is transferred to the compression circuit 104 (its input terminal is CI and its output terminal is CY).

）にて１６ビツトに圧縮してからＲＡＭ６に供給し、読
出時には１６ビツトの圧縮データを伸張回路１０５（そ
の入力端子がＥＩ、出力端子がＥＹである。）にて伸張
して２０ビツトに復元してから演算を行う。圧縮回路１
０４の出力に接続されたバッファ１０６は、デイレイ用
ＲＡＭ６のデータバスへ、ライトデータを出力する為の
ものである。このバッファ１０６の開閉動作は、マイク
ロプログラムメモリ１０２からのマイクロインストラク
シ冒ンによる。) and then supplies it to the RAM 6. When reading, the 16-bit compressed data is expanded by the expansion circuit 105 (its input terminal is EI, and its output terminal is EY) to restore it to 20 bits. Then perform the calculation. Compression circuit 1
A buffer 106 connected to the output of 04 is for outputting write data to the data bus of the delay RAM 6. This opening/closing operation of the buffer 106 is based on microinstructions from the microprogram memory 102.

デイレイ用ＲＡＭ６は、遅延処理の為ＲＡＭをシフトレ
ジスタの代わりとして使用するもので、上記カウンタ１
０１の上位１５ビツトを循環アドレスとし、それにシフ
トレジスタの入出力位置を表わすオフセットデータを加
算して、アドレスデータとするものである。つまり、デ
イレイＲＡＭオフセットメモリ１０７は、カウンタ１０
１の下位７ビツトを入力端チエに入力し、この値に応じ
た１５ビツトのオフセットデータを出力端子Ｏから加算
１）１０８のＡ端子に送り、更にカウンタ１０１から与
えられる上位１５ビツトデータ（Ｂ端子入力）と加算し
た後、１５ビツトの上記アドレスデータ（Ｓ端子出力）
とする。The delay RAM 6 is used as a shift register for delay processing.
The upper 15 bits of 01 are used as a circular address, and offset data representing the input/output position of the shift register is added thereto to obtain address data. In other words, the delay RAM offset memory 107
The lower 7 bits of 1 are input to the input terminal chain, 15 bits of offset data corresponding to this value is sent from the output terminal O to the A terminal of addition 1) 108, and the upper 15 bits of data (B 15-bit address data (S terminal output)
shall be.

第４図（ａ）、（ｂ）は、夫々、圧縮図ｊｌｌ。FIGS. 4(a) and 4(b) are compressed views, respectively.

４と伸張回路１０５とで実行される圧縮伸張のデータフ
ォーマットを示しており、（ａ）の圧縮処理の際には、
ＭＳＢ側から何ビット“０”または“１”が続くかによ
って指数データ、仮数データが図示のごとく決定される
。つまり、正又は負の入力データの絶対値が大きくなる
につれて指数データが大きくなるとともに、仮数データ
としては上位ビット側のデータが使用されることになる
。4 and the decompression circuit 105. In the compression process shown in (a),
The exponent data and mantissa data are determined as shown in the figure, depending on how many bits "0" or "1" continue from the MSB side. In other words, as the absolute value of positive or negative input data becomes larger, the exponent data becomes larger, and data on the upper bit side is used as the mantissa data.

そして、圧縮後の１６ビツトデータは、３ビツトの指数
データと１３ビツトの仮数データとなる。The 16-bit data after compression becomes 3-bit exponent data and 13-bit mantissa data.

また、第４図の（ｂ）は、伸張時のデータ変換であり、
指数データの大きさに従って、仮数データのビットシフ
ト位置が決定される。ただし、図示の通り、指数データ
が００１以上のときは、下位ビット側にデータ“０”が
つけられる。In addition, (b) in FIG. 4 shows data conversion during decompression,
The bit shift position of the mantissa data is determined according to the size of the exponent data. However, as shown in the figure, when the exponent data is 001 or more, data "0" is added to the lower bit side.

このような圧縮伸張処理を実行する圧縮回路１０４と伸
張回路１０５との具体例を、３１５図及び第６図に示す
。Specific examples of the compression circuit 104 and the expansion circuit 105 that execute such compression/expansion processing are shown in FIG. 315 and FIG. 6.

即ち、第５図は、上記圧縮回路１０４の回路構成を示す
ものであり、入力される２０ビツトのうち、最上位ビッ
ト（符号ビット）ＭＳＢと、それ以下の８ビツト（第１
１ビツト〜第１８ビツト）とが、ＥＸノア回路１０４０
〜１０４７に入力されル、　コ（１）　Ｅ　Ｘ　／　７
　回路１０４０〜１０４７は、両入力が一致しておれば
“１″を、異なれば１４０ｎをエンコーダ１０４８に対
し出力する。That is, FIG. 5 shows the circuit configuration of the compression circuit 104. Among the 20 input bits, the most significant bit (sign bit) MSB and the following 8 bits (first
1 bit to 18th bit) are the EX NOR circuit 1040
~1047 is input, ko(1) EX/7
The circuits 1040 to 1047 output "1" to the encoder 1048 if both inputs match, and output 140n if they differ.

エンコーダ１０４８は、入力Ｏ〜７（ＥＸノア回路１０
４０〜１０４７の出力）が、全て“１”または入力Ｏの
みが“０″のときは、”ｏ　ｏ　ｏ”を出力し、入力１
が“ｏ″２〜７が“１″のときは、”００１″を出力し
、・・・・、入カフが“ＯＦ＋のとき“１１１”を出力
する。従って、エンコーダ１０４８の出力は、第４図（
ａ）のように符号ビットに続く同一内容のビットの数に
対応する。The encoder 1048 has inputs O to 7 (EX NOR circuit 10
40 to 1047) are all “1” or only input O is “0”, outputs “o o o” and input 1
When "o" 2 to 7 are "1", "001" is output, and when the input cuff is "OF+", "111" is output. Therefore, the output of encoder 1048 is Figure 4 (
It corresponds to the number of bits with the same content following the sign bit as in a).

第５図中セレクタ１０４９は、入力端子Ｓに与えられる
エンコーダ１０４８の３ビツト出力（ＡＯ−Ａ２）に従
って、下位１９ビツトの入力（端チエへの供給信号）か
ら１２ビツトを選択して端子０から送出する。この出力
１２ビツトと符号ビット（ＭＳＢ）とが、上述した１３
ビツトの仮数データとなり、上記３ビツトのエンコーダ
１０４８出力（つまり指数データ）とともに、圧縮処理
がなされたデータ（１！４図（ａ）の最下段の変換後の
データ）として端子ＣＹから出力する。The selector 1049 in FIG. 5 selects 12 bits from the lower 19 bits of input (signal supplied to the end chain) according to the 3-bit output (AO-A2) of the encoder 1048 applied to the input terminal S, and outputs the selected bits from the terminal 0. Send. These 12 bits of output and the sign bit (MSB) are the 13 bits mentioned above.
This becomes bit mantissa data and is output from terminal CY as compressed data (data after conversion in the bottom row of FIG. 1!4 (a)) together with the 3-bit encoder 1048 output (that is, exponent data).

第６図は、伸張回路１０４の構成を示し、シフト回路１
０５１は、端子ＥＩを介して供給される１６ビツトデー
タのうちの上位３ビット即ち指数データによって、シフ
ト動作を実行する。つまり、３ビツトの指数データは端
子Ｓに与えられ、１３ビツトの仮数データは端チエに与
えられ、シフト回路１０５１は、入力データＥＩに対し
ＭＳＢと同じ値を１４〜２０ビツト目まで付加した後、
指数データによって第４図（ｂ）の如くシフト制御を行
うとともに、下位ビットに“Ｏ”を適宜付加し、出力端
子０からシフト制御された結果の２０ビツトデータＥＹ
を出力する。FIG. 6 shows the configuration of the decompression circuit 104, and the shift circuit 1
051 executes a shift operation using the upper three bits of the 16-bit data supplied via the terminal EI, that is, the exponent data. In other words, the 3-bit exponent data is given to the terminal S, the 13-bit mantissa data is given to the end chain, and the shift circuit 1051 adds the same value as the MSB to the input data EI from the 14th to 20th bits. ,
Shift control is performed using the exponent data as shown in FIG. 4(b), and "O" is appropriately added to the lower bits, and the resulting 20-bit data EY is shifted from output terminal 0.
Output.

以上説明した実施例によれば、ＤＳＰ１０３から遅延用
のＲＡＭ６ヘデータを書込む際は、圧縮回路１０４にて
、２０ビツトデータを３ビツトの指数データと１３ビツ
トの仮数データとの計１６ビツトに圧縮してから書込み
、読み出し時には、伸張回路１０５にて、圧縮された１
６ビツトを元の２０ビツトデータに伸張してからＤＳＰ
１０３にてディジタル信号処理を実行するようにしたの
で、ＤＳＰ１０３では、固定小数点演算による回路構成
とすることができ、回路規模を小さくすることが可能で
ある。また、ＲＡＭ６にて遅延されるデータは、圧縮伸
張処理が施されるため、比較的小数のビット表現にて、
小信号時のデータの精度の向上が図れ、聴感上のＳ／Ｎ
比を向上することができる。更に、ＲＡＭ６の記憶容量
を小さくできることになる。According to the embodiment described above, when data is written from the DSP 103 to the delay RAM 6, the compression circuit 104 compresses the 20-bit data into a total of 16 bits, including 3-bit exponent data and 13-bit mantissa data. Then, when writing or reading, the decompression circuit 105 compresses the compressed 1
Decompress 6 bits to original 20 bit data and then send to DSP
Since digital signal processing is executed in the DSP 103, the DSP 103 can have a circuit configuration based on fixed-point arithmetic, and the circuit scale can be reduced. In addition, since the data delayed in RAM 6 is compressed and expanded, it is expressed in a relatively small number of bits.
Improves data accuracy during small signals and improves audible S/N
ratio can be improved. Furthermore, the storage capacity of the RAM 6 can be reduced.

尚、この発明は、上記実施例に限定されるものではなく
、種々の変形が可能である０例えば、上記実施例では、
音源ＬＳＩの内部にＤＳＰ部１０を設けてあったが、Ｄ
ＳＰ部を波形発生回路とは別体のＬＳＩ構成としてもよ
い。Note that this invention is not limited to the above embodiments, and various modifications are possible.For example, in the above embodiments,
A DSP unit 10 was provided inside the sound source LSI, but D
The SP section may have an LSI configuration separate from the waveform generation circuit.

また、上記実施例では、圧縮伸張処理を２０ビツトデー
タと１６ビツトデータとの間で行ったが、ビット数は、
適宜変更でき、それに併せて、圧縮伸張処理の為の回路
構成を変更することができる。In addition, in the above embodiment, compression and expansion processing was performed between 20-bit data and 16-bit data, but the number of bits was
It can be changed as appropriate, and the circuit configuration for compression/expansion processing can be changed accordingly.

更に、第５図及び第６図にて、圧縮回路及び伸張回路の
具体例を示したが、これに限定されるものでなく、例え
ば、マイクロプログラム制御によって演算回路にて同様
の圧縮伸張処理を実現することができることは言うまで
もない。Furthermore, although specific examples of the compression circuit and the expansion circuit are shown in FIGS. 5 and 6, the present invention is not limited to this. For example, similar compression and expansion processing can be performed in an arithmetic circuit under microprogram control. It goes without saying that this can be achieved.

〈発明の効果〉 この発明は、上述したように遅延用記憶手段に対するデ
ィジタル信号の記憶再生時に、圧縮伸張処理を実行する
ため、得られるエフェクト音の音質が向上し、また演算
手段、遅延用記憶手段の回路規模を小さくすることがで
きる。<Effects of the Invention> As described above, the present invention executes compression/expansion processing when storing and reproducing digital signals in the delay storage means, so that the sound quality of the obtained effect sound is improved. The circuit scale of the means can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は、本発明の実施例を示し、第１図は、一実施例の
全体構成を示す回路図、第２図は、音源ＬＳＩの内部構
成を示す回路図、１１３図は、音源ＬＳＩ内のＤＳＰ部
の構成を示す図、第４図は、ＤＳＰ部にて実行される圧
縮伸張処理の動作状態を示す図、第５図は、第３図の圧
縮回路の構成を示す回路図、１１６図は、９Ｂ３図の伸
張回路の構成を示す回路図である。 １・・・ＣＰＵ。 ４・・・音源ＬＳＩ、 ５　・　・　・　ＰＣＭ　　　ＲＯＭ、６　・　・　・
　ＲＡＭ。 １０・・・ＤＳＰ部、 １２・・・波形発生回路。 １０１・・・カウンタ、 １０２・・・マイクロプログラムメモリ。 １０３・・・ＤＳＰ、 １０４・・・圧縮回路、 １０５・・・伸張回路、 １０７・・・デイレイＲＡＭオフセットメモリ。 １０４８・・・エンコーダ、 １０４９・・・セレクタ、 １０５１・・・シフト回路。 特許出願人　　カシオ計算機株式会社 ｌｌ５１！ｌ ＠６１！１The drawings show an embodiment of the present invention, FIG. 1 is a circuit diagram showing the overall configuration of one embodiment, FIG. 2 is a circuit diagram showing the internal structure of the sound source LSI, and FIG. 113 is a circuit diagram showing the internal structure of the sound source LSI. FIG. 4 is a diagram showing the configuration of the DSP unit; FIG. 4 is a diagram showing the operating state of compression/expansion processing executed in the DSP unit; FIG. 5 is a circuit diagram showing the configuration of the compression circuit in FIG. 3; FIG. 9B is a circuit diagram showing the configuration of the decompression circuit shown in FIG. 9B3. 1...CPU. 4...Sound source LSI, 5... PCM ROM, 6...
RAM. 10... DSP section, 12... Waveform generation circuit. 101... Counter, 102... Micro program memory. 103...DSP, 104...Compression circuit, 105...Decompression circuit, 107...Delay RAM offset memory. 1048...Encoder, 1049...Selector, 1051...Shift circuit. Patent applicant Casio Computer Co., Ltd.ll51! l @61!1

Claims (1)

【特許請求の範囲】[Claims] （１）エフェクト処理の為のマイクロプログラムを記憶
するマイクロプログラム記憶手段と、 このマイクロプログラム記憶手段に記憶された上記マイ
クロプログラムに従つて、順次デイジタル信号処理演算
を行う演算手段と、 上記演算手段の演算精度より低い精度に対応するビット
数表現でディジタル信号を記憶することにより遅延処理
を行う遅延用記憶手段と、 上記演算手段が上記遅延用記憶手段に上記ディジタル信
号を記憶する際に、データ圧縮してから書き込む圧縮手
段と、 上記演算手段が上記遅延用記憶手段から上記ディジタル
信号を読み出す際に、上記データ圧縮されたディジタル
信号をデータ伸張してから上記演算手段に与える伸張手
段と、 を具備し、上記遅延用記憶手段に対して、ディジタル信
号を圧縮伸張しながらアクセスすることによつてエフェ
クト処理を実行することを特徴とするエフェクト装置。(1) a microprogram storage means for storing a microprogram for effect processing; a calculation means for sequentially performing digital signal processing calculations according to the microprogram stored in the microprogram storage means; a delay storage means for performing delay processing by storing a digital signal in a bit number representation corresponding to a precision lower than the calculation precision; and a data compression method when the calculation means stores the digital signal in the delay storage means. and a decompression means for decompressing the data-compressed digital signal and then providing it to the arithmetic means when the arithmetic means reads the digital signal from the delay storage means. An effects device characterized in that effect processing is executed by accessing the delay storage means while compressing and decompressing the digital signal.