JPH028319B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

〔発明の技術分野〕 本発明は、メロデイ音と伴奏音とを効率良く、
しかも簡単な構成で生成することができるデイジ
タル電子楽器に関する。 〔従来技術とその問題点〕 近年デイジタル的手法により楽音を生成するよ
うにした電子楽器が実用化されている。この種の
デイジタル電子楽器を開示したものとして、例え
ば、特開昭55−89894号公報、特公昭52−30844号
公報、特開昭53−53310号公報がある。 ところで、この種のデイジタル電子楽器におい
て、複数チヤンネルの楽音生成手段を、メロデイ
音と伴奏音とに共用して、選択的に使用すること
は、従来から考えられている（例えば上記特開昭
53−53310号公報の従来技術の説明を参照のこ
と。）ものの、このような楽音生成手段からの出
力される楽音情報（デイジタル信号）を、アナロ
グ信号に変換した後に、施す処理、例えばフイル
タ処理や音量制御処理をメロデイ音と伴奏音とで
異ならせるようにするには、いまなお、不十分な
構成しかとつていないものであり、改善の余地が
あつた。 〔発明の目的〕 この発明は、上記の点に鑑みてなされたもの
で、メロデイ音と伴奏音とを効率的に、コンパク
トな回路構成にて生成できるようにしたもので、
しかも、アナログ信号に変換した後に、メロデイ
音と伴奏音とで適切な信号処理を別々に行えるよ
うにしたデイジタル電子楽器を提供することを目
的とする。 〔発明の要点〕 即ち、この発明は、上記目的を達成すべく、メ
ロデイ音を表わすデイジタル楽音情報と伴奏音を
表わすデイジタル楽音情報とを選択的に生成可能
なメロデイ音／伴奏音生成手段を設け、更に、こ
のメロデイ音／伴奏音生成手段からメロデイ音を
表わすデイジタル楽音情報を生成する際は、メロ
デイ音を専ら生成するメロデイ音生成手段へ上記
デイジタル楽音情報をデータ転送して、メロデイ
音生成手段で発生されるメロデイ音を表わすデイ
ジタル楽音情報とデイジタル合成した後、第１の
デイジタルアナログ変換器へ供給してアナログ信
号とし、上記メロデイ音／伴奏音生成手段から伴
奏音を表わすデイジタル楽音情報を生成する際
は、自身に接続された第２のデイジタルアナログ
変換器へ供給してアナログ信号とするようにした
ことをその要点とする。 〔実施例〕 以下、この発明の一実施例につき詳細に説明す
る。 第１図は、本実施例の回路ブロツクを示すもの
で、図中２０１はマイクロプロセツサなどより成
るCPUである。このCPU２０１には図示してな
いが、外部スイツチあるいは鍵スイツチなどの外
部操作信号が供給され、如何なる楽音を生成すべ
きかという情報（音階、音色などを指定する。）
をコントロールバスＣ２を介して、LSI（大規模
集積回路）Ｌ３，Ｌ４，Ｌ５に供給する。この
LSI Ｌ３，Ｌ４，Ｌ５は夫々１チツプ構成であ
る。更に、CPU２０１からは、LSI Ｌ３，Ｌ４，
Ｌ５のチツプセレクト信号Ｃ１，Ｃ２，Ｃ３を
夫々の端子CSを介して供給する。従つて、この
チツプセレクト信号Ｃ１，Ｃ２，Ｃ３の夫々が
“１”であれば対応するLSI Ｌ３，Ｌ４，Ｌ５が
選択され、“０”であれば、当該LSIは選択され
ない。 LSI Ｌ３，Ｌ４，Ｌ５は、全く同一の回路構
成で、例えば、各LSI Ｌ３，Ｌ４，Ｌ５では４
音までの楽音を時分割処理により生成可能となつ
ている。なお、その楽音生成の方式としては、従
来より種々開発されており、如何なるデイジタル
方式のものでも適用出来ることは勿論であるが、
例えば、本実施例のLSI Ｌ３，Ｌ４，Ｌ５は正
弦波合成方式の回路構成をとつており、１楽音な
５つの倍音より成るものとする。従つて、各LSI
Ｌ３，Ｌ４，Ｌ５は夫々同時に20（＝５倍音×４
楽音）の正弦波を合成出力する機能をもつてい
る。 そして、各LSI Ｌ３，Ｌ４，Ｌ５は楽音の振
幅情報と、エンベロープ情報とを夫々信号伝送ラ
インを介してシリアルにデータ転送する機能を有
する。即ち、各LSI Ｌ３，Ｌ４，Ｌ５のマスタ
ー／スレーブ端子Ｍ／Ｓに“１”信号を与えてお
けば、そのLSIはマスターとして機能し“０”信
号を与えておけばそのLSIはスレーブとして機能
するもので、マスターに設定されたLSIに、スレ
ーブに設定されたLSIのデータが転送され、マス
ターに設定されたLSIにて生成されたデータと合
成される。 従つて、マスターに設定されたLSIからは、例
えば16ビツトの振幅データ（ただし、最大８音ま
で、換言すれば最大40個の正弦波が合成されて得
られるデータ）が、後述するようにエンベロープ
データに基づき所定ビツトシフトされて端子D₀
〜D₁₅から出力される。 更に、各LSI Ｌ３，Ｌ４からは端子S₀，S₁を
介して増幅率を決定する２ビツトのデータが出力
する。 そして、本実施例の場合、このLSI Ｌ３は４
音までのメロデイ音を生成する機能を果たし、
LSI Ｌ４は制御信号AUTO／MNの切換によつ
て４音までのメロデイ音か伴奏音を生成する機能
を果たし、LSI Ｌ５は１つのベース音を生成す
る機能を果たす。なお、LSI Ｌ５は４音まで生
成出来る機能をもつが、ベース音としては１音し
か出力しないようになつている。 上記制御信号AUTO／MNは、LSI Ｌ４のマ
スター／スレーブ端子Ｍ／Ｓに供給されると共
に、インバータ２０２を介してアンドゲート２０
３，２０４に印加される。そして、LSI Ｌ４か
らは楽音情報が端子DATAを介してアンドゲー
ト２０３に印加され、エンベロープデータが端子
ENVを介してアンドゲート２０４に印加される。
そして、アンドゲート２０３の出力はLSI Ｌ３
の端子DATAに接続され、アンドゲート２０４
の出力はLSI Ｌ５の端子ENVに接続される。 また、LSI Ｌ４，Ｌ５の端子DATA、ENVが
接続されている。そして、LSI Ｌ５のマスタ
ー／スレーブ端子Ｍ／Ｓには“０”信号が供給さ
れる。その為、このLSI、Ｌ５は常にデータを
LSI Ｌ４へ転送するように設定される。 また、LSI Ｌ３のマスター／スレーブ端子
Ｍ／Ｓには常に“１”信号が供給される。その
為、このLSI Ｌ３は常にアンドゲート２０３，
２０４を介して与えられる信号（“０”信号であ
る場合もある。）を合成し、振幅情報を圧縮処理
してＤ−Ａ変換器２０５へ出力すると共に、この
Ｄ−Ａ変換器２０５の出力が供給される増幅器２
０６に対し増幅率を決定する２ビツトのデータを
端子S₀，S₁から出力する。 同様に、LSI Ｌ４からはＤ−Ａ変換器２０７
に対し、振幅データが供給され、その出力が増幅
器２０８にてLSI Ｌ４から供給される２ビツト
のデータにより決定される増幅率にて増幅されて
出力されることになる。 更に、LSI Ｌ３からはサンプル／ホールド回
路２０９に直接、サンプル／ホールド回路２１０
にアンドゲート２１１を介してサンプリングクロ
ツク端子Ｓ／HCLKから供給されることになる。
このサンプル／ホールド回路２０９，２１０はＤ
−Ａ変換出力のグリツチ防止の為に設けられてい
るもので、サンプル／ホールド回路２０９は増幅
器２０６の出力をサンプルホールドしてメロデイ
音として出力し、サンプル／ホールド回路２１０
は増幅器２０８の出力をサンプルホールドして伴
奏音（ベース音も含む）として出力する。なお、
このサンプル／ホールド回路２１０にはサンプリ
ングクロツクが、アンドゲート２１１に与えられ
る制御信号AUTO／MNが“１”である場合に
限り供給されることになる。 次にLSI Ｌ３の要部の詳細な構成について第
２図を参照して説明する。なお、この第２図の各
端子と第１図の各端子の位置は対応していない部
分がある。また、他のLSI Ｌ４，Ｌ５も全く同
様の構成をしている。 しかして、LSI Ｌ３では、４音までの楽音の
振幅情報（エンペロープ制御された振幅情報の最
大４音までの加算値）d₀〜d₁₄が時分割処理によ
り生成され、トランスフアゲートＧ１〜Ｇ１５に
与えられる。なお、トランスフアゲートG₁₆には
“０”信号が常に印加されている。そして、この
トランスフアゲートG₁〜G₁₆は後述するタイミン
グ信号t₁₅により開成され、その出力信号はラツ
チ１１〜２６に印加される。従つて、楽音の各振
幅値はタイミングt₁₅毎に変更すべく処理が行わ
れて得られる。 このラツチ１１〜２６はクロツクφ₁（後述）に
て読込動作を行ない、上記タイミング信号t₁₅が
“１”信号となる時点では、上述したようにトラ
ンスフアゲートG₁〜G₁₆の出力信号を読み込む
が、それ以外のタイミング即ちt₀〜t₁₄のタイミン
グでは、上位ビツト側のラツチ１２〜２６の出力
及びフルアダー２７の加算出力を夫々トランスフ
アゲートG₁₇〜G₃₂を介して読込む。即ち、この
トランスフアゲートG₁₇〜G₃₂にはゲート信号と
してタイミング信号t₁₅がインバータ２８を介て
反転されて供給されており、従つてタイミングt₀
〜t₁₄では、トランスフアゲートG₁₇〜G₃₂が開成
することになる。 上記フルアダー２７には、ラツチ１１の出力
DOがＢ入力端子に与えられ、そのＡ入力端子に
は、データ入力端子DATAから入力するスレー
ブのLSIから供給されたシリアルデータがアンド
ゲート２９を介して印加されている。 このアンドゲート２９は、マスターに設定され
ておれば“１”信号が一端に印加され開成される
が、スレーブに設定されれば“０”信号が一端に
印加され開成される。その為、このマスターの
LSIでは、アンドゲート２９を介してスレーブの
LSIの出力がフルアダー２７に供給される。 一方、スレーブのLSIでは、対応するアンドゲ
ート２９が閉成される。しかし、インバータ３０
にて反転されたマスター／スレーブ信号がトラン
スフアゲートG₃₃に供給される為、トランスフア
ゲートG₃₃が開成し、ラツチ１１の出力DOが端
子DATAを介して出力することになる。 なお、このアンドゲート２９の一方の入力端子
とトランスフアゲートG₃₃の入力端子とは抵抗R₁
を介してグランドレベル（“０”レベル）に設定
されている。 しかして、端子DATAは、マスターのLSIでは
入力端子として、スレーブのLSIでは出力端子と
して機能設定される。 従つて、マスターのLSI内のフルアダー２７で
は、マスターのLSI内で生成された楽音情報と、
スレーブのLSI内で生成された楽音情報とを１ビ
ツト毎にシリアルに加算し、トランスフアゲート
G₃₂を介してラツチ２６に印加する。 また、フルアダー２７のキヤリー出力端子
COUTからはキヤリー信号が出力して、アンド
ゲート３１を介してラツチ３２に印加される。な
お、このアンドゲート３１にはインバータ２８の
出力信号が供給されており、タイミングt₀〜t₁₄に
て、アンドゲート３１は開成する。そして、上記
ラツチ３２はクロツクφ₁にて読込動作を行ない、
その出力は、フルアダー２７のキヤリー入力端子
CINに印加されることになる。 このようにして、マスターのLSIにて生成され
た楽音情報と、スレーブのLSIにて生成された楽
音情報とがフルアダー２７にて加算され、その結
果データがラツチ１１〜２６にラツチされると、
その情報が、ラツチ３３〜４８にクロツクφ₁₆（後
述）のタイミングでパラレルに転送されラツチさ
れる。 そして、このラツチ３３〜４８の出力は、トラ
ンスフアゲートG₃₄〜G₄₉を介して、クロツクφL
（後述）にて読込動作を行なうラツチ４９〜６４
に印加される。なお、上記トランスフアゲート
G₃₄〜G₄₉のゲートには、タイミング信号t₁₅が供
給されており、タイミングt₁₅のときに限り、ラ
ツチ３３〜４８の内容がラツチ４９〜６４に転送
される。そして、それ以外のタイミングでは、ラ
ツチ４９〜６３の出力端子と接続されているトラ
ンスフアゲートG₅₀〜G₆₄が開成し、夫々上位ビ
ツト側のラツチ５０〜６４の入力端子に印加され
ることになる。なお、上記トランスフアゲート
G₅₀〜G₆₄の各ゲートには、タイミング信号t₁₅が
インバータ６５により反転されて供給されてい
る。 従つて、クロツクφLによつてラツチ３３〜４
８から供給された楽音情報を、必要に応じて上位
ビツト側へシフトして、換言すれば圧縮して、ラ
ツチ６６〜８１へ出力することになる。 上記ラツチ６６〜８１はクロツクφ₁₆にて読込
動作を行ない、その出力を上述した端子D₀〜D₁₅
へ供給する。なお、最上位ビツト即ち符号ビツト
に対応するラツチ８１の出力はインバータ８２に
より反転されて、出力端子D₁₅に印加される。即
ち、波形の演算処理は、本実施例の場合２の補数
演算で行われており、このラツチ６６〜８１は、
最大レベル（正）が「01…１」で、零レベルが
「０…０」で最小レベル（負）は「10…01」とな
るが、このインバータ８２によつて、リニアな出
力特性が得られることになる。即ち、最大レベル
が「11…１」で、零レベル（グランドレベル）が
「10…０」で、最小レベルが「00…01」となる。 次に、エンベロープデータの合成回路について
説明する。マスターのLSIでは、上述した楽音の
振幅情報と同時に最大４音までのエンベロープ情
報が合成されて、トランスフアゲートG₆₅〜G₇₁
に印加される。なお、このエンベロープデータ
は、本来のエンベロープデータをそのまま加算し
ても良いが、上位ビツトだけを加算するようにし
ても良く、本実施例の場合４音までのエンベロー
プデータの加算データは、７ビツト（E₀〜E₆）
にて表現されるとする。また、このエンベロープ
データは、図示していないが、上述した楽音の振
幅情報d₀〜d₁₄を生成する場合にも用いられてお
り、各楽音は、本来の波形の振幅データと、その
際のエンベロープデータとを乗算して得られてい
る。 しかして、上記トランスフアゲートG₆₅〜G₇₁
及びトランスフアゲートG₇₂には、タイミング信
号t₁₅がゲート信号として供給されており、タイ
ミングt₁₅の際に限り、ゲートが開成してエンベ
ロープデータがラツチ８３〜９０に供給される。
なお、トランスフアゲートG₇₂には“０”信号が
印加されている。 このラツチ８３〜９０はクロツクφ₂（後述）に
て読込動作を行ない、上記タイミング信号t₁₅が
“１”信号となる時点では、上述したようにトラ
ンスフアゲートG₆₅〜G₇Bの出力信号を読込むが、
それ以外のタイミング即ちt₀〜t₁₄のタイミングで
は、上位ビツト側のラツチ８４〜９０の出力及び
フルアダー９１の加算出力を夫々トランスフアゲ
ートG₇₃〜G₈₀を介して読込む。即ち、このトラ
ンスフアゲートG₇₃〜G₈₀にはゲート信号として
タイミング信号t₁₅がインバータ９２を介して反
転されて供給されており、従つてタイミングt₀〜
t₁₄では、トランスフアゲートG₇₃〜G₈₀が開成す
ることになる。 上記フルアダー９１には、ラツチ８３の出力
EOがＢ入力端子に与えられ、そのＡ入力端子に
は、エンベロープデータ入力端子ENVから入力
するシリアルデータがアンドゲート９３を介して
印加されている。 このアンドゲート９３は、マスターに設定され
ておれば“１”信号が一端に印加され開成される
が、スレーブに設定されれば“０”信号が一端に
印加され閉成される。その為、マスターのLSIで
は、アンドゲート９３を介してスレーブのLSIの
出力がフルアダー９１に供給される。 一方スレーブのLSIでは、対応するアンドゲー
ト９３が閉成される。しかしインバータ９４にて
反転されたマスター／スレーブ信号がトランスフ
アゲートG₈₁に供給される為、トランスフアゲー
トG₈₁が開成し、ラツチ８３の出力EOが端子
ENVを介して出力することになる。 なお、このアンドゲート９３の一方の入力端子
とトランスフアゲートG₈₁の入出力端子とは抵抗
R₂を介してグランドレベル（“０”レベル）に設
定されている。 しかして、端子ENVは、マスターのLSIでは
入力端子として、スレーブのLSIでは出力端子と
して機能設定される。従つてマスターのLSI内の
フルアダー９１でマスターのLSI内で生成された
エンベロープ情報とスレーブのLSIで生成された
エンベロープ情報とを１ビツト毎にシリアルに加
算し、トランスフアゲートG₈₀を介してラツチ９
０に印加する。 また、フルアダー９１のキヤリー出力端子
COUTからは、キヤリー信号が出力して、アン
ドゲート９５を介してラツチ９６に印加される。
なお、このアンドゲート９５には、インバータ９
２の出力信号が供給されており、タイミングt₀〜
t₁₄にて、アンドゲート９５は開成する。そして、
上記ラツチ９６はクロツクφ₂にて読込動作を行
ない、その出力は、フルアダー９１のキヤリー入
力端子CINに印加されることになる。 このようにして、マスターのLSIにて生成され
たエンベロープデータと、スレーブのLSIにて生
成されたエンベロープデータとがフルアダー９１
にて加算され、その結果データがラツチ８３〜９
０にラツチされると、その上位３ビツトの情報
が、ラツチ９７〜９９にクロツクφ₁₆のタイミン
グでパラレルにラツチされる。 そして、このラツチ９７〜９９の出力は、直接
及びインバータ１００〜１０２を介して、デコー
ダ１０３に入力する。なお、このデコーダ１０３
はノアマトリクス回路より成り、このデコーダ１
０３の出力ラインm₁〜m₄，m₅，m₆の出力と、
ラツチ９７〜９９との関係は第１表の如くなる。 [Technical Field of the Invention] The present invention efficiently combines melody sounds and accompaniment sounds.
Furthermore, the present invention relates to a digital electronic musical instrument that can be produced with a simple configuration. [Prior art and its problems] In recent years, electronic musical instruments that generate musical tones using digital methods have been put into practical use. This type of digital electronic musical instrument is disclosed in, for example, Japanese Patent Application Laid-Open No. 55-89894, Japanese Patent Publication No. 52-30844, and Japanese Patent Application Laid-open No. 53310/1989. By the way, in this type of digital electronic musical instrument, it has been considered in the past to share and selectively use the musical tone generation means of multiple channels for melody sounds and accompaniment sounds (for example, in the above-mentioned Japanese Patent Laid-Open Publication No.
See the description of the prior art in Publication No. 53-53310. ) However, after converting the musical sound information (digital signal) output from such musical sound generating means into an analog signal, it is possible to perform different processing, such as filter processing and volume control processing, for melody sounds and accompaniment sounds. However, the structure is still insufficient to achieve this goal, and there is room for improvement. [Object of the Invention] This invention has been made in view of the above points, and is an object that enables melody sounds and accompaniment sounds to be generated efficiently with a compact circuit configuration.
Moreover, it is an object of the present invention to provide a digital electronic musical instrument in which appropriate signal processing can be performed separately on melody sounds and accompaniment sounds after they are converted into analog signals. [Summary of the Invention] That is, in order to achieve the above object, the present invention provides a melody sound/accompaniment sound generation means that can selectively generate digital musical sound information representing a melody sound and digital musical sound information representing an accompaniment sound. Furthermore, when generating digital musical sound information representing a melody sound from this melody sound/accompaniment sound generating means, the digital musical sound information is data-transferred to a melody sound generating means that exclusively generates melody sounds, and the melody sound generating means After digitally synthesizing the digital musical tone information representing the melody tone generated by the melody tone, the digital musical tone information is supplied to the first digital-to-analog converter to generate an analog signal, and the digital musical tone information representing the accompaniment tone is generated from the melody tone/accompaniment tone generating means. When doing so, the key point is to supply it to a second digital-to-analog converter connected to itself to convert it into an analog signal. [Example] Hereinafter, an example of the present invention will be described in detail. FIG. 1 shows a circuit block of this embodiment. In the figure, 201 is a CPU consisting of a microprocessor or the like. Although not shown, external operation signals such as an external switch or key switch are supplied to the CPU 201, and information indicating what kind of musical tone should be generated (specifying scale, timbre, etc.)
is supplied to LSIs (Large Scale Integrated Circuits) L3, L4, and L5 via the control bus C2. this
LSIs L3, L4, and L5 each have a one-chip configuration. Furthermore, from the CPU 201, LSI L3, L4,
Chip select signals C1, C2, and C3 of L5 are supplied through respective terminals CS. Therefore, if each of the chip select signals C1, C2, C3 is "1", the corresponding LSI L3, L4, L5 is selected, and if it is "0", the corresponding LSI is not selected. LSIs L3, L4, and L5 have exactly the same circuit configuration. For example, each LSI L3, L4, and L5 has 4
It is now possible to generate musical tones up to the pitch by time-sharing processing. Note that various methods of musical tone generation have been developed in the past, and it goes without saying that any digital method can be applied.
For example, it is assumed that the LSIs L3, L4, and L5 of this embodiment have a circuit configuration based on a sine wave synthesis method, and are composed of five overtones of one musical tone. Therefore, each LSI
L3, L4, and L5 are each 20 at the same time (=5 overtones x 4
It has a function to synthesize and output sine waves of musical tones. Each of the LSIs L3, L4, and L5 has a function of serially transmitting musical tone amplitude information and envelope information via signal transmission lines. That is, if a "1" signal is given to the master/slave terminal M/S of each LSI L3, L4, L5, that LSI will function as a master, and if a "0" signal is given, that LSI will function as a slave. The data from the LSI set as the slave is transferred to the LSI set as the master, and is combined with the data generated by the LSI set as the master. Therefore, from the LSI set as the master, for example, 16-bit amplitude data (up to 8 tones, in other words, data obtained by synthesizing up to 40 sine waves) is converted into an envelope as described later. A predetermined bit shift is made based on the data and the terminal _D0
Output from ~ _D15 . Furthermore, 2-bit data for determining the amplification factor is output from each LSI L3 and L4 via terminals _S0 and _S1 . In the case of this embodiment, this LSI L3 is 4
Performs the function of generating melody sounds up to the sound,
LSI L4 functions to generate up to four melody tones or accompaniment tones by switching the control signal AUTO/MN, and LSI L5 functions to generate one bass tone. Although the LSI L5 has the ability to generate up to four tones, it is designed to output only one bass tone. The control signal AUTO/MN is supplied to the master/slave terminal M/S of LSI L4, and is also supplied to the AND gate 20 via the inverter 202.
3,204. Then, musical tone information is applied from LSI L4 to the AND gate 203 via the terminal DATA, and envelope data is applied to the terminal
Applied to AND gate 204 via ENV.
And the output of AND gate 203 is LSI L3
is connected to the terminal DATA of the AND gate 204
The output of is connected to terminal ENV of LSI L5. Also, terminals DATA and ENV of LSI L4 and L5 are connected. Then, a "0" signal is supplied to the master/slave terminal M/S of LSI L5. Therefore, this LSI, L5, always sends data.
It is set to be transferred to LSI L4. Further, a "1" signal is always supplied to the master/slave terminal M/S of LSI L3. Therefore, this LSI L3 always uses AND gate 203,
204 , the amplitude information is compressed and output to the D-A converter 205 , and the output of this D-A converter 205 is Amplifier 2 is supplied with
06, 2-bit data that determines the amplification factor is output from terminals S ₀ and S ₁ . Similarly, from LSI L4, DA converter 207
Amplitude data is supplied to the LSI L4, and the output thereof is amplified by an amplification factor determined by the 2-bit data supplied from the LSI L4 in the amplifier 208 and then output. Furthermore, the LSI L3 directly connects the sample/hold circuit 209 to the sample/hold circuit 210.
is supplied from the sampling clock terminal S/HCLK via the AND gate 211.
These sample/hold circuits 209 and 210 are D
- The sample/hold circuit 209 is provided to prevent glitches in the A conversion output, and the sample/hold circuit 209 samples and holds the output of the amplifier 206 and outputs it as a melody sound.
sample-holds the output of the amplifier 208 and outputs it as an accompaniment sound (including bass sound). In addition,
A sampling clock is supplied to this sample/hold circuit 210 only when the control signal AUTO/MN applied to the AND gate 211 is "1". Next, the detailed configuration of the main parts of LSI L3 will be explained with reference to FIG. Note that the positions of the terminals in FIG. 2 and the terminals in FIG. 1 do not correspond in some parts. Further, the other LSIs L4 and L5 have exactly the same configuration. Therefore, in LSI L3, amplitude information of up to four tones (addition value of up to four tones of envelope-controlled amplitude information) _d0 to _d14 is generated by time-sharing processing and sent to transfer gates G1 to G15. Given. Note that a "0" signal is always applied to the transfer gate _G16 . The transfer gates _G1 - _G16 are opened by a timing signal _t15 , which will be described later, and their output signals are applied to the latches 11-26. Therefore, each amplitude value of a musical tone is obtained by performing processing to change it at every timing _t15 . These latches 11 to 26 perform a read operation using the clock φ ₁ (described later), and when the timing signal t ₁₅ becomes a “1” signal, they read the output signals of the transfer gates G ₁ to _{G 16} as described above. However, at other timings, that is, from _t0 to _t14 , the outputs of the latches 12 to 26 on the upper bit side and the addition output of the full adder 27 are read through transfer gates _G17 to _G32, respectively. That is, the timing signal _t15 is inverted and supplied as a gate signal to the transfer gates _G17 to _G32 via the inverter 28, so that the timing signal _t0 is supplied to the transfer gates G17 to G32.
At ~t ₁₄ , transfer gates G ₁₇ ~ _{G 32} will be opened. The full adder 27 has the output of the latch 11.
DO is applied to the B input terminal, and serial data supplied from the slave LSI input from the data input terminal DATA is applied to the A input terminal via the AND gate 29. If the AND gate 29 is set as a master, a "1" signal is applied to one end and the gate is opened, but if it is set as a slave, a "0" signal is applied to one end and the AND gate 29 is opened. Therefore, this master
In LSI, the slave is connected via AND gate 29.
The output of the LSI is supplied to the full adder 27. On the other hand, in the slave LSI, the corresponding AND gate 29 is closed. However, inverter 30
Since the master/slave signal inverted at is supplied to the transfer gate _G33 , the transfer gate _G33 is opened and the output DO of the latch 11 is outputted via the terminal DATA. Note that one input terminal of the AND gate 29 and the input terminal of the transfer gate _G33 are connected to a resistor _R1 .
It is set to the ground level (“0” level) via. Thus, the terminal DATA is set to function as an input terminal in the master LSI and as an output terminal in the slave LSI. Therefore, in the full adder 27 in the master LSI, musical tone information generated in the master LSI and
The musical tone information generated within the slave LSI is serially added bit by bit, and the transfer gate is
G ₃₂ to latch 26. In addition, the carry output terminal of Full Adder 27
A carry signal is output from COUT and applied to latch 32 via AND gate 31. Note that the output signal of the inverter 28 is supplied to this AND gate 31, and the AND gate 31 is opened at timings _t0 to _t14 . Then, the latch 32 performs a reading operation at clock _φ1 ,
Its output is the carry input terminal of the full adder 27
It will be applied to CIN. In this way, the musical tone information generated by the master LSI and the musical tone information generated by the slave LSI are added by the full adder 27, and the resulting data is latched in the latches 11 to 26.
The information is transferred and latched in parallel to the latches 33-48 at the timing of clock _φ16 (described later). The outputs of the latches 33-48 are sent to the clock φL via transfer gates _G34 - _G49 .
The latches 49 to 64 perform the reading operation (described later).
is applied to In addition, the above transfer gate
A timing signal _t15 is supplied to the gates of _G34 - _G49 , and the contents of latches 33-48 are transferred to latches 49-64 only at timing _t15 . At other timings, transfer gates _G50 to G64 connected to the output terminals of latches 49 to 63 are opened, and the voltage is applied to the input terminals of latches 50 to ₆₄ on the upper bit side, respectively. . In addition, the above transfer gate
A timing signal _t15 is inverted by an inverter 65 and supplied to each gate of _G50 to _G64 . Therefore, the latches 33 to 4 are set by the clock φL.
The musical tone information supplied from 8 is shifted to the upper bit side as necessary, in other words, it is compressed and output to latches 66-81. The above-mentioned latches 66 to 81 perform a reading operation using the clock _φ16 , and their outputs are sent to the above-mentioned terminals _D0 to _D15.
supply to Note that the output of latch 81 corresponding to the most significant bit, ie, the sign bit, is inverted by inverter 82 and applied to output terminal _D15 . That is, the waveform calculation process is performed by two's complement calculation in this embodiment, and the latches 66 to 81 are
The maximum level (positive) is "01...1", the zero level is "0...0", and the minimum level (negative) is "10...01", but this inverter 82 provides linear output characteristics. It will be done. That is, the maximum level is "11...1", the zero level (ground level) is "10...0", and the minimum level is "00...01". Next, the envelope data synthesis circuit will be explained. In the master LSI, envelope information for up to four notes is synthesized at the same time as the above-mentioned musical tone amplitude information, and the transfer gate G ₆₅ ~ _{G 71}
is applied to For this envelope data, the original envelope data may be added as is, but only the upper bits may be added. In this embodiment, the addition data of envelope data of up to 4 notes is 7 bits. ( _E0 ~ _E6 )
Suppose that it is expressed as . Although not shown, this envelope data is also used to generate the amplitude information d ₀ to _{d 14} of the musical tones described above, and each musical tone is generated using the amplitude data of the original waveform and the amplitude information at that time. It is obtained by multiplying the envelope data. However, the above transfer gate G ₆₅ ~ _{G 71}
A timing signal _t15 is supplied as a gate signal to the transfer gate _G72 , and only at timing _t15 , the gate is opened and envelope data is supplied to the latches 83-90.
Note that a "0" signal is applied to the transfer gate _G72 . These latches 83 to 90 perform a read operation using the clock φ ₂ (described later), and when the timing signal t ₁₅ becomes a “1” signal, the output signals of the transfer gates G ₆₅ to _{G 7} B are read as described above. It loads, but
At other timings, that is, from _t0 to _t14 , the outputs of the latches 84 to 90 on the upper bit side and the addition output of the full adder 91 are read through transfer gates _G73 to _G80 , respectively. That is, the timing signal t ₁₅ is inverted and supplied as a gate signal to the transfer gates G ₇₃ to _{G 80} via the inverter 92, and therefore the timing signal t ₀ to G 80 is
At t ₁₄ , transfer gates G ₇₃ to G ₈₀ will be opened. The full adder 91 has the output of the latch 83.
EO is applied to the B input terminal, and serial data input from the envelope data input terminal ENV is applied to the A input terminal via an AND gate 93. If this AND gate 93 is set as a master, a "1" signal is applied to one end and the gate is opened, but if it is set as a slave, a "0" signal is applied to one end and the AND gate 93 is closed. Therefore, in the master LSI, the output of the slave LSI is supplied to the full adder 91 via the AND gate 93. On the other hand, in the slave LSI, the corresponding AND gate 93 is closed. However, since the master/slave signal inverted by the inverter 94 is supplied to the transfer gate _G81 , the transfer gate _G81 is opened and the output EO of the latch 83 is connected to the terminal.
It will be output via ENV. Note that one input terminal of this AND gate 93 and the input/output terminal of transfer gate G ₈₁ are connected to a resistor.
It is set to ground level (“0” level) via _R2 . Therefore, the terminal ENV is set to function as an input terminal in the master LSI and as an output terminal in the slave LSI. Therefore, the full adder 91 in the master LSI serially adds the envelope information generated in the master LSI and the envelope information generated in the slave LSI bit by bit, and adds the envelope information bit by bit to the latch ₉ via the transfer gate G80.
Apply to 0. In addition, the carry output terminal of Full Adder 91
A carry signal is output from COUT and applied to latch 96 via AND gate 95.
Note that this AND gate 95 includes an inverter 9
2 output signals are supplied, and the timing t ₀ ~
At t ₁₄ , AND gate 95 is opened. and,
The latch 96 performs a read operation at the clock φ ₂ and its output is applied to the carry input terminal CIN of the full adder 91. In this way, the envelope data generated by the master LSI and the envelope data generated by the slave LSI are transferred to the full adder 91.
The resulting data is added to the latches 83-9.
When latched to 0, the information of the upper 3 bits is latched in parallel in latches 97 to 99 at the timing of clock _φ16 . The outputs of latches 97-99 are input to decoder 103 directly and via inverters 100-102. Note that this decoder 103
consists of a Noah matrix circuit, and this decoder 1
03 output lines m ₁ to _{m 4} , m ₅ , m ₆ outputs,
The relationship with latches 97-99 is as shown in Table 1.

【表】 なお、第１表において、×は「０」または「１」
のいずれであつても良いことを示すものである。
そして、上記ラインm₁〜m₄の出力はアンドゲー
ト１０４〜１０９の一方の入力端子に印加され
る。そして、このアンドゲート１０４〜１０７に
は、オアゲート１０８，１０９，１１０の出力及
びタイミング信号t₁₅が供給される。なお、この
オアゲート１０８にはタイミング信号t₀，t₁，t₂，
t₁₅が供給され、オアゲート１０９にはタイミン
グ信号t₀，t₁，t₁₅が供給され、オアゲート１１０
にはタイミング信号t₀，t₁₅が供給される。そし
て、このアンドゲート１０４〜１０７の出力はオ
アゲート１１１に供給され、アンドゲート１１２
を介してクロツクφLとして出力することになる。
なお、このアンドゲート１１２の一端にはクロツ
クφ₁が供給される。 このようにして、アンドゲート１１２を介して
出力するクロツクφLは、第２表に示す如く出力
されることになる。[Table] In Table 1, × is “0” or “1”
This indicates that it may be either of the following.
The outputs of the lines m ₁ to _{m 4} are applied to one input terminal of AND gates 104 to 109. The AND gates 104 to 107 are supplied with the outputs of the OR gates 108, 109, and 110 and the timing signal _t15 . Note that this OR gate 108 has timing signals t ₀ , t ₁ , t ₂ ,
t ₁₅ is supplied, the OR gate 109 is supplied with timing signals t ₀ , t ₁ , t ₁₅ , and the OR gate 110 is supplied with timing signals t 0 , t 1 , t 15 .
are supplied with timing signals t ₀ and t ₁₅ . The outputs of the AND gates 104 to 107 are supplied to the OR gate 111, and the AND gates 112
It will be output as clock φL via .
Note that one end of this AND gate 112 is supplied with a clock φ ₁ . In this way, the clock φL output through the AND gate 112 is output as shown in Table 2.

【表】 また、上記デコーダ１０３からラインm₅，m₆
を介して出力するデータはラツチ１１３，１１４
にクロツクφ₁₆により読込まれる。そして、この
ラツチ１１３，１１４の出力は、端子S₀，S₁を介
して増幅器４に与えられ増幅率が決定される。例
えば、本実施例の場合、その増幅率は、第３表の
如くなる。[Table] Also, lines m ₅ and m ₆ from the decoder 103
The data output through the latches 113 and 114
is read by clock _φ16 . The outputs of the latches 113 and 114 are applied to the amplifier 4 via terminals S ₀ and S ₁ to determine the amplification factor. For example, in the case of this embodiment, the amplification factors are as shown in Table 3.

【表】 次に、本実施例の動作を説明する。先ず、各
LSIの動作を先に説明する。第３図は本実施例の
電子楽器に供給されるクロツク及びタイミング信
号などを示すもので、上述したラツチ１１〜２
６，３２の書込みは、第３図ａに示すクロツク
φ₁にて行なわれ、また、上述したラツチ８３〜
９０，９６の書込みは、第３図ｂに示すクロツク
φ₂にて行なわれる。そして、これらのラツチの
ほか、上述したラツチは全て第３図ｃに示すクロ
ツクφRと同期して読出しが行なわれる。 そして、第２図に示した各回路はt₀〜t₁₅（第３
図ｅ参照）を基本サイクルとして動作するもの
で、各楽音の振幅データと合成データとエンベロ
ープデータの合成データとは、タイミングt₁₅ま
でに決定されている。 従つて、タイミングt₁₅（第３図ｆ参照）におい
て、マスターのLSI、スレーブのLSIともにトラ
ンスフアゲートG₁〜G₁₆，G₆₅〜G₇₂が開成し、
夫々のデータがラツチ１１〜２６，８３〜９０に
印加される。従つて、ラツチ１１〜２６にはクロ
ツクφ₁でラツチ８３〜９０にはクロツクφ₂で当
該データがラツチされる。 そして、次のタイミングt₀〜t₁₄においては、ラ
ツチ１１〜２６の内容はクロツクφ₁と同期して、
下位ビツトから順次フルアダー２７及びトランス
フアゲートG₃₃に供給されるようになり、またラ
ツチ８３〜９０の内容はクロツクφ₂と同期して、
下位ビツトから順次フルアダー９１及びトランス
フアゲートG₈₁に供給されるようになる。 しかして、マスターのLSIにおいては、トラン
スフアゲートG₃₃，G₈₁が閉成し、且つアンドゲ
ート２９，９３が開成する一方、スレーブのLSI
においては、トランスフアゲートG₃₃，G₈₁が開
成し、且つアンドゲート２９，９３が閉成する。 従つて、マスターのLSIのフルアダー２７，９
１は、スレーブのLSIからシリアルに転送されて
くる振幅データ及びエンベロープデータと、マス
ターのLSIで生成された振幅データ及びエンベロ
ープデータとを加算することになる。 スレーブのLSIのフルアダー２７，９１では、
各Ｂ入力端子から供給されるデータを単に出力す
るだけである。 第３図ｇ，ｈは、ラツチ１１から出力されるデ
ータDOの変化及びラツチ８３から出力されるデ
ータEOの変化を夫々示すものである。このよう
にして、マスターのLSIにおいては、マスターの
LSIのデータとスレーブのLSIのデータとが加算
されて得られた結果データが、第３図ｄに示すク
ロツクφ₁₆により、ラツチ３３〜４８，９７〜９
９に読込まれる。 そして、このラツチ３３〜４８，９７〜９９に
読込まれた振幅値データと、エンベロープデータ
（上位３ビツトデータ）とは、次のt₀〜t₁₅のサイ
クルの間保持され、その間に、楽音データの圧縮
処理が行なわれる。 即ち、上記第２表に示したように、ラツチ９７
〜９９に記憶された３ビツトのデータに基づき、
クロツクφLがアンドゲート１１２から出力する
ことになる。また、そのクロツクは第３図ｉにも
示してある。即ち、ラツチ９７〜９９の内容が如
何なる値としても、第３図ｉ−１〜ｉ−４に示し
てあるようにタイミングt₁₅の時点ではクロツク
φLが出力し、ラツチ３３〜４８の出力をラツチ
４９〜６４が記憶する。 そして、その後、クロツクφLの出力が“１”
となる毎に、このラツチ４９〜６４の内容は上位
ビツト側へシフトしてゆく。つまり、第２表及び
第３図ｉからも理解されるように、エンベロープ
値が大であれば、即ちラツチ９９〜９７の内容が
「１××」であれば、シフトは行なわれないが、
その内容が「01×」であれば１ビツトシフトし、
また「001」であれば２ビツトシフトし、更に
「000」であれば３ビツトシフトした後ラツチ４９
〜６４はその内容を保持する。 そして、クロツクφ₁₆にて、エンベロープ値の
大きさに応じてシフトされて得られた結果データ
をラツチ６６〜８１はラツチする。同時に、ラツ
チ１１３，１１４はデコーダ１０３から供給され
るラインm₅，m₆から出力される２ビツトのデー
タをラツチするようになる。 このようにして、マスターのLSIでは、スレー
ブのLSIからの振幅データ、エンベロープデータ
が、マスターのLSIにて生成される振幅データ、
エンベロープデータと合成されて出力する。即
ち、エンベロープデータから得られる増幅率を表
わす２ビツトのデータは後段の増幅器に供給さ
れ、圧縮された振幅データはＤ−Ａ変換器に供給
され、アナログ信号に変換された後、上記増幅器
に与えられる。 さて、本実施例の場合、CPU２０１からは、
制御信号AUTO／MNが第４表の如く与えられ
る。 即ち、この第４表は、制御信号AUTO／MN
が“０”であるか“１”であるかによつて、LSI
Ｌ３〜Ｌ５の機能が如何に設定されるかを示して
いる。[Table] Next, the operation of this embodiment will be explained. First, each
The operation of the LSI will be explained first. FIG. 3 shows the clock and timing signals etc. supplied to the electronic musical instrument of this embodiment.
The writing of 6 and 32 is performed by the clock _φ1 shown in FIG. 3a, and the above-mentioned latches 83 to
The writing of 90 and 96 is performed by clock _φ2 shown in FIG. 3b. In addition to these latches, all the latches mentioned above are read out in synchronization with the clock φR shown in FIG. 3c. Each circuit _shown in _FIG .
(see Figure e) as a basic cycle, and the amplitude data, composite data, and composite data of envelope data of each tone are determined by timing _t15 . Therefore, at timing t ₁₅ (see FIG. 3 f), transfer gates G ₁ to _{G 16} and G ₆₅ to _{G 72} of both the master LSI and slave LSI are opened,
Respective data is applied to latches 11-26, 83-90. Therefore, the data is latched in latches 11-26 at clock _.phi.1 and in latches 83-90 at clock _.phi.2 . Then, at the next timing _t0 to _t14 , the contents of the latches 11 to 26 are synchronized with the clock _φ1 .
The bits are sequentially supplied to the full adder 27 and the transfer gate _G33 starting from the lower bit, and the contents of the latches 83 to 90 are synchronized with the clock _φ2 .
The bits are sequentially supplied to the full adder 91 and the transfer gate _G81 starting from the lower bit. Therefore, in the master LSI, transfer gates G ₃₃ and G ₈₁ are closed and AND gates 29 and 93 are opened, while the slave LSI
, transfer gates G ₃₃ and G ₈₁ are opened, and AND gates 29 and 93 are closed. Therefore, the master LSI full adder 27,9
1 adds the amplitude data and envelope data serially transferred from the slave LSI to the amplitude data and envelope data generated by the master LSI. In the slave LSI full adder 27,91,
It simply outputs the data supplied from each B input terminal. FIGS. 3g and 3h show changes in the data DO output from the latch 11 and changes in the data EO output from the latch 83, respectively. In this way, in the master LSI, the master
The resultant data obtained by adding the data of the LSI and the data of the slave LSI is applied to the latches 33-48, _97-9 by the clock φ16 shown in FIG. 3d.
9. The amplitude value data and envelope data (upper 3 bit data) read into the latches 33-48, 97-99 are held for the next cycle from _t0 to _t15 , and during that time, the musical tone data compression processing is performed. That is, as shown in Table 2 above, latch 97
Based on the 3-bit data stored in ~99,
Clock φL is output from AND gate 112. The clock is also shown in FIG. 3i. That is, no matter what value the contents of the latches 97 to 99 have, the clock φL outputs at timing _t15 and the outputs of the latches 33 to 48 are latched, as shown in FIG. 49 to 64 are stored. After that, the output of clock φL becomes “1”
Each time, the contents of the latches 49-64 shift toward the higher bits. In other words, as can be understood from Table 2 and Figure 3 i, if the envelope value is large, that is, if the contents of latches 99 to 97 are "1xx", no shift is performed;
If the content is “01×”, shift by 1 bit,
Also, if it is "001", it is shifted by 2 bits, and if it is "000", it is shifted by 3 bits, and then the latch is set to 49.
~64 retains its contents. Then, at clock _φ16 , latches 66 to 81 latch the resultant data shifted in accordance with the magnitude of the envelope value. At the same time, latches 113 and 114 begin to latch the 2-bit data output from lines m ₅ and m ₆ supplied from decoder 103. In this way, the master LSI converts the amplitude data and envelope data from the slave LSI into the amplitude data and envelope data generated by the master LSI.
Combined with envelope data and output. That is, 2-bit data representing the amplification factor obtained from the envelope data is supplied to the subsequent amplifier, and compressed amplitude data is supplied to the D-A converter, converted to an analog signal, and then supplied to the amplifier. It will be done. Now, in the case of this embodiment, from the CPU 201,
Control signal AUTO/MN is given as shown in Table 4. That is, this Table 4 shows the control signal AUTO/MN.
Depending on whether is “0” or “1”, LSI
It shows how the functions of L3 to L5 are set.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、メロデイ音生
成手段とメロデイ音／伴奏音生成手段との間でデ
ータ転送可能とし、メロデイ音を表わすデイジタ
ル楽音情報は、上記メロデイ音生成手段にてデイ
ジタル合成された後にそれに接続された第１のデ
イジタルアナログ変換器でアナログ信号に変換さ
れ、伴奏音を表わすデイジタル楽音情報は、上記
メロデイ音／伴奏音生成手段に接続された第２の
デイジタルアナログ変換器でアナログ信号に変換
されるようにしたので、上記メロデイ音／伴奏音
生成手段は、メロデイ音を生成するときも伴奏音
を生成するときも使用され、効率的であり、しか
も、必ずメロデイ音信号は第１のデイジタルアナ
ログ変換器からまとめて出力され、伴奏音信号は
第２のデイジタルアナログ変換器から出力される
から後段のアナログ処理が容易に行え、しかも適
切なものとなるという効果がある。 As explained above, the present invention enables data transfer between the melody sound generation means and the melody sound/accompaniment sound generation means, and digital musical sound information representing the melody sound is digitally synthesized by the melody sound generation means. After that, the digital musical tone information representing the accompaniment tone is converted into an analog signal by the first digital-to-analog converter connected thereto, and the digital musical tone information representing the accompaniment tone is converted into an analog signal by the second digital-to-analog converter connected to the melody tone/accompaniment tone generating means. Since the melody sound/accompaniment sound generation means is used both when generating melody sounds and when generating accompaniment sounds, it is efficient, and moreover, the melody sound signal is always the first one. Since the accompaniment sound signals are output from the first digital-to-analog converter and the accompaniment sound signals are output from the second digital-to-analog converter, analog processing at the subsequent stage can be easily performed and is more appropriate.

【図面の簡単な説明】[Brief explanation of drawings]

図面は本発明の実施例を示し、第１図は同実施
例の回路ブロツク図、第２図は同実施例の要部詳
細図、第３図は同実施例のタイムチヤート、第４
図は同実施例の出力音量の変化を示す図である。 ２０１……CPU、２０５，２０７……Ｄ−Ａ
変換器、２０６，２０８……増幅器、２７，９１
……フルアダー、９７〜９９……ラツチ、１０３
……デコーダ、４９〜６４……ラツチ、Ｌ３〜Ｌ
５……LSI。 The drawings show an embodiment of the present invention; FIG. 1 is a circuit block diagram of the embodiment, FIG. 2 is a detailed view of the main parts of the embodiment, FIG. 3 is a time chart of the embodiment, and FIG.
The figure is a diagram showing changes in the output volume of the same embodiment. 201...CPU, 205,207...D-A
Converter, 206, 208...Amplifier, 27, 91
...Full Adder, 97-99...Ratsuchi, 103
...Decoder, 49-64...Latch, L3-L
5...LSI.

Claims (1)

【特許請求の範囲】 １ メロデイ音を表わすデイジタル楽音情報を生
成可能なメロデイ音生成手段と、 このメロデイ音生成手段に接続され、与えられ
る上記メロデイ音を表わすデイジタル楽音情報を
アナログ信号に変換する第１のデイジタルアナロ
グ変換器と、 メロデイ音を表わすデイジタル楽音情報と伴奏
音を表わすデイジタル楽音情報とを選択的に生成
可能なメロデイ音／伴奏音生成手段と、 上記メロデイ音／伴奏音生成手段に接続され、
該メロデイ音／伴奏音生成手段が、伴奏音を生成
する際、生成された上記伴奏者を表わすデイジタ
ル楽音情報をアナログ信号に変換する第２のデイ
ジタルアナログ変換器と、 上記メロデイ音／伴奏音生成手段が、メロデイ
音を生成する際、生成された上記メロデイ音を表
わすデイジタル楽音情報を上記メロデイ音生成手
段にデータ転送し、上記メロデイ音生成手段が生
成したメロデイ音を表わすデイジタル楽音情報と
合成した後、上記第１のデイジタルアナログ変換
器に供給する手段と、 を具備して成ることを特徴とするデイジタル電子
楽器。 ２ 上記メロデイ音生成手段と上記メロデイ音／
伴奏音生成手段とは、時分割動作により複数のデ
イジタル楽音情報を生成可能であることを特徴と
する特許請求の範囲第１項記載のデイジタル電子
楽器。 ３ 上記メロデイ音生成手段と上記メロデイ音／
伴奏音生成手段とは、それぞれ１チツプの半導体
集積回路で形成されて成ることを特徴とする特許
請求の範囲第１項又は第２項記載のデイジタル電
子楽器。[Scope of Claims] 1. A melody sound generating means capable of generating digital musical sound information representing a melody sound, and a second circuit connected to the melody sound generating means and converting the provided digital musical sound information representing the melody sound into an analog signal. 1, a digital-to-analog converter, a melody sound/accompaniment sound generating means capable of selectively generating digital musical sound information representing a melody sound and digital musical sound information representing an accompaniment sound, and connected to the melody sound/accompaniment sound generating means. is,
a second digital-to-analog converter that converts the generated digital musical tone information representing the accompanist into an analog signal when the melody sound/accompaniment sound generation means generates the accompaniment sound; and the melody sound/accompaniment sound generation means When generating a melody sound, the means transfers digital musical sound information representing the generated melody sound to the melody sound generating means, and synthesizes it with digital musical sound information representing the melody sound generated by the melody sound generating means. and a means for supplying the first digital-to-analog converter to the first digital-to-analog converter. 2 The melody sound generating means and the melody sound/
2. The digital electronic musical instrument according to claim 1, wherein the accompaniment sound generation means is capable of generating a plurality of digital musical tone information by time-sharing operation. 3 The melody sound generating means and the melody sound/
3. The digital electronic musical instrument according to claim 1, wherein each of the accompaniment sound generating means is formed of a one-chip semiconductor integrated circuit.