JPH0421128A

JPH0421128A - Instruction reading circuit

Info

Publication number: JPH0421128A
Application number: JP12628290A
Authority: JP
Inventors: Hironaga Yamashita; 浩永山下
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1990-05-16
Filing date: 1990-05-16
Publication date: 1992-01-24
Anticipated expiration: 2014-01-06
Also published as: JP2842930B2

Abstract

PURPOSE:To execute processing at a rapid speed by reading out instructions, alternatively storing respective instructions in the 1st and 2nd registers, storing the word types of the instructions into a word type register, and calculating addresses in accordance with stored contents. CONSTITUTION:Plural read instructions are alternately stored in the 1st and 2nd registers 16, 17, one of the stored instructions is selected by a multiplexer 18 and supplied to an instruction decoder 13 and an execution part 14 executes the instruction in accordance with a decoded result. The word types of respective instructions read out from an instruction memory 11 are stored in a word type register 19. Each word type in the register 19 is decoded by a word type decoder 21 and an address to be read out next is calculated by an address arithmetic part 15 in accordance with the decoded result. Since the decoding of the word type of each instruction and the operation of the succeeding address are executed in parallel with the decoding of the instruction and its execution, the decoding and address operation are executed only for the word type and rapid processing can be attained.

Description

【発明の詳細な説明】「産業上の利用分野」この発明は例えば半導体集積回路試験装置のテストプロ
セッサに適用され、インストラクションメモリから命令
を読み出す、つまり命令をフェッチ（捕捉）する命令読
み出し回路に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention is applied to, for example, a test processor of a semiconductor integrated circuit testing device, and relates to an instruction reading circuit that reads instructions from an instruction memory, that is, fetches (captures) instructions.

「従来の技術」第８図に従来の命令読み出し回路を示す。インストラク
ションメモリ１１から読み出された命令はレジスタ１２
に格納され、レジスタ１２の命令は命令デコーダ１３で
デコードされ、そのデコード内容に応じて実行部１３で
命令が実行されると共に、次のアドレスが演算され、そ
の演算されたアドレスでインストラクションメモリ１１
が読み出され、以下同様のことが行われる。"Prior Art" FIG. 8 shows a conventional instruction reading circuit. The instruction read from the instruction memory 11 is stored in the register 12.
The instruction in the register 12 is decoded by the instruction decoder 13, the instruction is executed by the execution unit 13 according to the decoded contents, and the next address is calculated, and the instruction memory 11 is stored at the calculated address.
is read out, and the same process is performed thereafter.

各命令はそのワードタイプが固定されてなく、命令によ
って構成するワード数が異なっており、命令をデコード
してその命令のワードタイプ（ワード数）が初めてわか
って、次に読み出す命令のアドレスを計夏できる０例え
ば第９図に示すようにインストラクションメモリ１１に
命令Ａ、Ｂ、Ｃ，・・・が順次記憶され、命令Ａのワー
ドタイプが１　（ワード数が１）、命令Ｂのワードタイ
プが２（ワード数が２）、命令Ｃのワードタイプが３（
ワード数が３）の場合は、命令Ｂのアドレスが１番地の
時、命令Ｂを読み出し、これをデコードしてそのワード
タイプが２であることを知って、命令Ｂのアドレス１に
２を加算して、次の命令Ｃを読み出すアドレス３が求ま
る。The word type of each instruction is not fixed, and the number of words that it consists of differs depending on the instruction.The word type (number of words) of the instruction is known only after decoding the instruction, and the address of the next instruction to be read can be calculated. For example, as shown in FIG. 9, instructions A, B, C, etc. are sequentially stored in the instruction memory 11, and the word type of instruction A is 1 (the number of words is 1), and the word type of instruction B is 2 (number of words is 2), word type of instruction C is 3 (
If the number of words is 3), when the address of instruction B is address 1, read instruction B, decode it, find out that the word type is 2, and add 2 to address 1 of instruction B. Then, address 3 from which the next instruction C is read is determined.

従って第１０図に示すように、１回目の命令Ａを読み出
し、デコードし、実行し、その時、同時に次の命令Ｂの
読み出しが可能となり、つまり読み出した命令のデコー
ドを終了するまでは次の命令を読み出すことはできない
。このため１つの命令の実行から次の命令の実行までに
デコード期間が存在し、連続的に命令を実行することが
できず、全体としての処理時間が長くなる欠点があった
。また命令デコーダ１３でデコード動作が終了し、つま
りワードタイプが判明するまで、その命令デコーダ１３
の入力データを保持しておく必要があった。Therefore, as shown in FIG. 10, when the first instruction A is read, decoded, and executed, the next instruction B can be read at the same time. cannot be read. For this reason, there is a decoding period between execution of one instruction and execution of the next instruction, making it impossible to execute instructions continuously, resulting in a disadvantage that the overall processing time becomes longer. Further, until the instruction decoder 13 completes the decoding operation, that is, the word type is known, the instruction decoder 13
It was necessary to retain the input data.

「課題を解決するための手段」この発明によればインストラクションメモリから読み出
される命令は第１．第２レジスタに交互に格納され、こ
れら第１．第２レジスタの命令の一方がマルチプレクサ
で選択され、その選択された命令が命令デコーダでデコ
ードされ、また読み出された各命令中のワードタイプが
ワードタイプレジスタに格納され、そのワードタイプレ
ジスタに格納されたワードタイプがワードタイプデコー
ダでデコードされ、そのデコード結果に応じて次に読み
出す命令のアドレスがアドレス演算部で演算される。"Means for Solving the Problem" According to the present invention, the instructions read from the instruction memory are the first. These first . One of the instructions in the second register is selected by the multiplexer, the selected instruction is decoded by the instruction decoder, and the word type in each read instruction is stored in the word type register; The word type is decoded by a word type decoder, and the address of the next instruction to be read is calculated by an address calculation section according to the decoding result.

「実施例」第１図にこの発明の実施例を示す。インストラクション
メモリ１１はアドレス演算部１５からのアドレスより読
み出され、その読み出された命令は第１．第２レジスタ
１６．１７に交互に格納される。第１．第２レジスタ１
６．１７の命令の一方がマルチプレクサ１８で選択され
、その選択された命令は命令デコーダ１３へ供給される
。命令デコーダ１３のデコード結果に応じて実行部１４
が命令の実行を行う。インストラクションメモリ１１か
ら読み出された各命令中のワードタイプがワードタイプ
レジスタ１９に格納され、そのワードタイプレジスタ１
９内のワードタイプがワードタイプデコーダ２１でデコ
ードされ、そのデコード結果に応じて次に読み出すアド
レスがアドレス演算部１５で演算される。第ルジスタ１
６．第２レジスタ１７、ワードレジスタ１９に対する各
取込み、マルチタイプレクサ１８の選択制御、アレトス
演算部１５の初期化などは、全体のシーケンスを制御す
るシーケンサ２２により行われる。"Embodiment" FIG. 1 shows an embodiment of the present invention. The instruction memory 11 is read from the address from the address calculation unit 15, and the read instruction is the first . They are stored alternately in the second registers 16 and 17. 1st. 2nd register 1
One of the 6.17 instructions is selected by the multiplexer 18, and the selected instruction is supplied to the instruction decoder 13. The execution unit 14 according to the decoding result of the instruction decoder 13
executes the instruction. The word type in each instruction read from the instruction memory 11 is stored in the word type register 19, and the word type register 1
The word type in 9 is decoded by the word type decoder 21, and the address to be read next is calculated by the address calculation unit 15 according to the decoding result. No. 1
6. Each input into the second register 17 and the word register 19, selection control of the multi-type lexer 18, initialization of the aretos calculation section 15, etc. are performed by the sequencer 22 which controls the entire sequence.

このようにこの発明では命令のデコード及び実行と並列
に、命令のワードタイプのデコード、次のアドレスの演
算を行っており、ワードタイプのデコード、アドレス演
算はワードタイプについてのみ行えばよく、高速に処理
でき、実行部１４によるアドレス演算を待つ必要がなく
、次の命令を読み出すことができる。しかもその読み出
した命令を第１、第２レジスタ１６．１７に交互に格納
するため、先に読み出した命令のデコードが終了する前
でも、その先に読み出した命令が格納されているレジス
タでない方のレジスタに、新たに読み出した命令を格納
することができる。In this way, in this invention, the word type of the instruction is decoded and the next address is calculated in parallel with the decoding and execution of the instruction, and the word type decoding and address calculation only need to be performed for the word type, resulting in high speed processing. There is no need to wait for address calculation by the execution unit 14, and the next instruction can be read. Moreover, since the read instructions are stored alternately in the first and second registers 16 and 17, even before the decoding of the previously read instruction is completed, the register other than the one containing the previously read instruction is stored. A newly read instruction can be stored in the register.

従って第２図に示すように、第１回目の命令を読み出し
、これを第ルジスタ１６に格納し、この第１回目の命令
をデコードすると同時に第２回目の命令のアドレスを演
算し、その演算したアドレスで第２回目の命令を読み出
して第２レジスタ１７に格納する。第１回目の命令を実
行すると同時に、第２回目の命令を命令デコーダ１３で
デコードし、かつ第３回目の命令のアドレス演算を行い
、その演算したアドレスで第３回目の命令を読み出して
第ルジスタ１６に格納する。以下同様に動作する。従来
では読み出した命令の実行状態（ステップ）で次の命令
を読み出したが、この発明では読み出した命令のデコー
ド状ＪＥＩｉ（ステップ）で次の命令を読み出すことが
でき、それだけ処理速度が向上する。Therefore, as shown in FIG. 2, the first instruction is read out, stored in the register 16, and at the same time as this first instruction is decoded, the address of the second instruction is calculated, and the address of the second instruction is calculated. The second instruction is read at the address and stored in the second register 17. At the same time as the first instruction is executed, the second instruction is decoded by the instruction decoder 13, the address of the third instruction is calculated, and the third instruction is read out using the calculated address, and the third instruction is 16. The following works in the same way. Conventionally, the next instruction is read in the execution state (step) of the read instruction, but in the present invention, the next instruction can be read in the decoding state JEIi (step) of the read instruction, and the processing speed is improved accordingly.

第３図に示すように、ワードタイプ３の命令Ａ、ワード
タイプ２の命令Ｂ１ワードタイプ１の命令Ｃ１ワードタ
イプ３の命令りがインストラクションメモリ１１に順次
記憶されており、これらを順次読み出す場合を例として
動作を説明する。まず第４図に示すように、アドレス演
算部１５内のレジスタ２３はゼロに初期化されてあり、
インストラクションメモリ１１から読み出される前はワ
ードタイプデコーダ２１の出力はゼロであるからアドレ
ス演算部１５内のレジスタ２３とワードタイプデコーダ
２１の出力とを加算する加算器２４の出力はゼロであっ
て、アドレス０がインストラクションメモリ１１へ与え
られ、命令Ａが読み出され、これが第ルジスタ１６に格
納されると共に、そのワードタイプＡｗ＝３がワードタ
イプレジスタ１９に格納される０次に第５図に示すよう
にマルチプレクサ１８で第ルジスタ１６の命令Ａが選択
され、命令Ａが命令デコーダ１３でデコードされ、同時
に、ワードタイプデコーダ２１でデコードされたＡ＠＝
３がレジスタ２３のゼロと加算されて、レジスタ２３に
格納されると共にアドレス３としてインストラクシぢン
メモリ１１が読み出され、命令Ｂが読み出され、第２レ
ジスタ１７に格納され、かつそのワードタイプＢｗ＝２
がワードタイプレジスタ１９に格納される。As shown in FIG. 3, an instruction A of word type 3, an instruction B of word type 2, an instruction C of word type 1, and an instruction of word type 3 are sequentially stored in the instruction memory 11. The operation will be explained as an example. First, as shown in FIG. 4, the register 23 in the address calculation section 15 is initialized to zero.
Before the instruction is read from the instruction memory 11, the output of the word type decoder 21 is zero, so the output of the adder 24 that adds the register 23 in the address calculation section 15 and the output of the word type decoder 21 is zero, and the address 0 is given to the instruction memory 11, the instruction A is read out, it is stored in the register 16, and its word type Aw=3 is stored in the word type register 19. The instruction A of the register 16 is selected by the multiplexer 18, the instruction A is decoded by the instruction decoder 13, and at the same time, the word type decoder 21 decodes A@=
3 is added to the zero of the register 23 and stored in the register 23, and the instruction memory 11 is read out as address 3, instruction B is read out and stored in the second register 17, and its word type is Bw=2
is stored in the word type register 19.

次に第６図に示すように命令Ａが実行部１４で実行され
ると共に、マルチプレクサ１８で第２レジスタ１７の命
令Ｂが選択され、その命令Ｂが命令デコーダ１３でデコ
ードされ、またワードタイプデコーダ２１でワードタイ
プＢ−＝２がデコードされ、これとレジスタ２３の３と
が加算され、その加算結果５がレジスタ２３に格納され
ると共にアドレス５としてインストラクションメモリ１
１に与えられ、命令Ｃが読み出され、命令Ｃは第ルジス
タ１６に格納され、かつそのワードタイプＣ−＝１がワ
ードタイプレジスタ１９に格納される０次に第７図に示
すように、実行部１４で命令Ｂが実行され、マルチプレ
クサ１８で第ルジスタ１６の命令Ｃが選択され、命令Ｃ
が命令デコーダ１３でデコードされ、またワードタイプ
デコーダ２１でワードタイプＣ＠＝１がデコードされ、
これとレジスタ２３の５とが加算されて、アドレス６が
インストラクションメモリ１１へ与えられ、命令りが読
み出され、命令りは第２レジスタ１７に格納され、かつ
そのワードタイプＤｗ＝３がワードタイプレジスタ１９
に格納される。Next, as shown in FIG. 6, the instruction A is executed by the execution unit 14, the multiplexer 18 selects the instruction B in the second register 17, the instruction B is decoded by the instruction decoder 13, and the word type decoder At 21, the word type B-=2 is decoded, and 3 in the register 23 is added to it, and the addition result 5 is stored in the register 23 and is stored in the instruction memory 1 as address 5.
1, the instruction C is read out, the instruction C is stored in the register 16, and its word type C-=1 is stored in the word type register 19. As shown in FIG. The execution unit 14 executes the instruction B, the multiplexer 18 selects the instruction C of the register 16, and the instruction C
is decoded by the instruction decoder 13, and the word type C@=1 is decoded by the word type decoder 21,
This is added to 5 in the register 23, address 6 is given to the instruction memory 11, the instruction is read out, the instruction is stored in the second register 17, and the word type Dw=3 is the word type. register 19
is stored in

「発明の効果」以上述べたようにこの発明によれば、命令を読み出して
第１、第２レジスタに交互に格納すると共にその命令の
ワードタイプをワードタイプレジスタに格納し、命令の
デコードと並列にワードタイプのデコード及び次のアド
レス演算を行うため、各ステップで命令を実行でき、従
来よりも高速度に処理することができる。"Effects of the Invention" As described above, according to the present invention, an instruction is read out and stored alternately in the first and second registers, and the word type of the instruction is stored in the word type register, and the instruction is decoded in parallel. Since word type decoding and next address operation are performed in each step, instructions can be executed at each step, resulting in faster processing speed than before.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の実施例を示すブロック図、第２図は
第１図の回路における処理の流れを示す図、第３図はイ
ンストラクションメモリ１１内の命令の例を示す図、第
４図乃至第７図は第３図に示した命令を順次読み出す場
合の各ステップにおける状態を示す図、第８図は従来の
命令読み出し回路を示すブロック図、第９図はインスト
ラクションメモリの内容の例を示す図、第１０図は第８
図に示した従来回路における処理の流れを示す図である
。FIG. 1 is a block diagram showing an embodiment of the invention, FIG. 2 is a diagram showing the flow of processing in the circuit of FIG. 1, FIG. 3 is a diagram showing an example of instructions in the instruction memory 11, and FIG. 7 to 7 are diagrams showing the states at each step when sequentially reading out the instructions shown in FIG. 3, FIG. 8 is a block diagram showing a conventional instruction reading circuit, and FIG. 9 is an example of the contents of the instruction memory. The figure shown in Fig. 10 is the 8th
FIG. 3 is a diagram showing the flow of processing in the conventional circuit shown in the figure.

Claims

【特許請求の範囲】[Claims]

（１）インストラクションメモリから読み出される命令
が交互に格納される第１、第２レジスタと、その第１、第２レジスタの命令の一方を選択するマルチ
プレクサと、そのマルチプレクサで選択された命令が供給される命令
デコーダと、上記読み出された各命令中のワードタイプが格納される
ワードタイプレジスタと、そのワードタイプレジスタに格納されたワードタイプを
デコードするワードタイプデコーダと、そのワードタイプデコーダのデコード内容に応じて次に
読みだす命令のアドレスを演算するアドレス演算部と、を具備する命令読み出し回路。(1) First and second registers in which instructions read from the instruction memory are stored alternately, a multiplexer that selects one of the instructions in the first and second registers, and an instruction selected by the multiplexer that is supplied. a word type register that stores the word type in each instruction read above, a word type decoder that decodes the word type stored in the word type register, and decoded contents of the word type decoder. An instruction readout circuit comprising: an address calculation unit that calculates the address of the next instruction to be read according to;