JPH04287227A - Operation processor - Google Patents
Operation processorInfo
- Publication number
- JPH04287227A JPH04287227A JP5231691A JP5231691A JPH04287227A JP H04287227 A JPH04287227 A JP H04287227A JP 5231691 A JP5231691 A JP 5231691A JP 5231691 A JP5231691 A JP 5231691A JP H04287227 A JPH04287227 A JP H04287227A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- multiplexer
- multiplexers
- instructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004064 recycling Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 235000019800 disodium phosphate Nutrition 0.000 description 3
- 230000004044 response Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は演算処理装置に関し、特
に、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｏｒ：ディジタル・シグナル・プロセッサ） 等
の高速処理が可能な演算処理装置に関する。近年、各種
プロセッサ・システムのデジタル化に伴ってプロセッサ
自身に対する高速化および高効率化の要求が強くなって
いる。しかし、同一の命令（命令群）を繰り返すリサイ
クル処理に付いては、プロセッサ内の動作速度は上がっ
ているにも関わらず、同じ命令コードを何度も繰り返し
てプログラムメモリから読み取っているためアクセスタ
イムに無駄が生じている。そこで、リサイクル処理を高
速に実行することのできる演算処理装置が要望されてい
る。[Field of Industrial Application] The present invention relates to arithmetic processing devices, and in particular, to DSP (Digital Signal Proc.
The present invention relates to an arithmetic processing device capable of high-speed processing such as an essor (digital signal processor). In recent years, with the digitalization of various processor systems, there has been a strong demand for faster and more efficient processors themselves. However, in the recycling process that repeats the same instruction (instruction group), even though the operating speed inside the processor has increased, the access time is reduced because the same instruction code is read from the program memory over and over again. There is waste. Therefore, there is a need for an arithmetic processing device that can perform recycling processing at high speed.
【０００２】0002
【従来の技術】図３は従来の演算処理装置の一例を示す
ブロック図である。同図に示されるように、従来の演算
処理装置は、プログラムカウンタ１１， レジスタ１２
，１３，リピートカウンタ１４， プログラムメモリ１
５， 命令レジスタ１６， 命令デコーダ１７， およ
び，実行回路１８を備えている。2. Description of the Related Art FIG. 3 is a block diagram showing an example of a conventional arithmetic processing device. As shown in the figure, the conventional arithmetic processing device includes a program counter 11 and a register 12.
, 13, repeat counter 14, program memory 1
5, an instruction register 16, an instruction decoder 17, and an execution circuit 18.
【０００３】プログラムカウンタ１１はプログラムメモ
リ１５内の所定アドレスを指示して命令を読み出すため
のカウンタであり、レジスタ１２はリサイクル処理（リ
ピート処理）を開始するリピートスタートアドレスを保
持するためのものであり、また、レジスタ１３はリサイ
クル処理を終了するリピートエンドアドレスを保持する
ためのものである。また、リピートカウンタ１４は、レ
ジスタ１２および１３の間の命令コードのサイクル数を
予め入れておくためのカウンタである。ここで、プログ
ラムメモリ１５には、プログラムや入出力データ等が格
納されている。The program counter 11 is a counter for specifying a predetermined address in the program memory 15 and reading instructions, and the register 12 is for holding a repeat start address for starting recycling processing (repeat processing). , and the register 13 is for holding the repeat end address at which the recycling process ends. Further, the repeat counter 14 is a counter for storing the number of instruction code cycles between the registers 12 and 13 in advance. Here, the program memory 15 stores programs, input/output data, and the like.
【０００４】命令レジスタ１６はプログラムメモリ１５
から読み出した命令を一時格納するためのレジスタであ
り、命令デコーダ１７は命令レジスタ１６に格納された
命令を解読するためのデコーダであり、また、実行回路
１８は命令デコーダ１７で解読された命令コードを実行
する回路である。[0004] The instruction register 16 is connected to the program memory 15.
The instruction decoder 17 is a decoder for decoding the instructions stored in the instruction register 16, and the execution circuit 18 stores the instruction code decoded by the instruction decoder 17. This is a circuit that executes the following.
【０００５】[0005]
【発明が解決しようとする課題】上述した図３に示す演
算処理装置において、ある命令（または命令群）を繰り
返し実行するリサイクル処理を行う場合、リピートカウ
ンタ１４にサイクル数を予め入れておき、レジスタ１２
に保持されたリピートスタートアドレスとレジスタ１３
に保持されたとリピートエンドアドレスとの間をリピー
トカウンタ１４の数だけプログラムカウンタ１１がリサ
イクルすることによって実行されていた。そのため、同
じ命令コードを１サイクル毎にプログラムメモリ１５か
ら命令レジスタ１６へロードすることになっていた。そ
の結果、プログラムメモリ１５に対するアクセスタイム
および命令レジスタ１６に対するロードタイムもリサイ
クルされることになり、動作速度が遅くなるという課題
があった。特に、速い動作速度を必要とするＤＳＰ等の
演算処理装置では非常に効率が悪くなっていた。[Problems to be Solved by the Invention] In the arithmetic processing device shown in FIG. 12
Repeat start address and register 13 held in
This is executed by the program counter 11 recycling the number of times the program counter 14 holds the address and the repeat end address. Therefore, the same instruction code was to be loaded from the program memory 15 to the instruction register 16 every cycle. As a result, the access time to the program memory 15 and the load time to the instruction register 16 are also recycled, resulting in a problem that the operating speed becomes slow. In particular, arithmetic processing devices such as DSPs that require high operating speeds have become extremely inefficient.
【０００６】本発明は、上述した従来の演算処理装置が
有する課題に鑑み、リサイクル処理を高速に実行するこ
とを目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems of conventional arithmetic processing devices, it is an object of the present invention to execute recycling processing at high speed.
【０００７】[0007]
【課題を解決するための手段】本発明によれば、プログ
ラムカウンタ１でプログラムメモリ２内の所定アドレス
を指示して命令を読み出し実行する演算処理装置であっ
て、前記プログラムメモリ２から読み出された命令を保
持する複数の命令レジスタ３，４ と、該各命令レジス
タ３，４ の出力を順次選択する複数のマルチプレクサ
５，６ と、該各マルチプレクサ５，６ に対してそれ
ぞれ設けられ、当該マルチプレクサ５，６ を介して供
給される命令のアドレス演算を行う複数のアドレス演算
系デコーダ７および複数のデータ演算系デコーダ８とを
具備し、前記複数の命令レジスタ３，４ に保持された
命令を前記各マルチプレクサ５，６ で順次切り換えて
当該マルチプレクサ５，６ に対応するアドレス演算系
デコーダ７およびデータ演算系デコーダ８に供給するこ
とによりリサイクル処理を実行するようにしたことを特
徴とする演算処理装置が提供される。[Means for Solving the Problems] According to the present invention, there is provided an arithmetic processing device in which a program counter 1 indicates a predetermined address in a program memory 2 to read and execute an instruction. A plurality of instruction registers 3, 4 for holding instructions, a plurality of multiplexers 5, 6 for sequentially selecting the output of each of the instruction registers 3, 4, and a plurality of multiplexers 5, 6 for each of the multiplexers 5, 6. 5, 6, and a plurality of address operation system decoders 7 and a plurality of data operation system decoders 8, which perform address calculations on instructions supplied through the instruction registers 3, 6, and input instructions held in the plurality of instruction registers 3, 4. An arithmetic processing device characterized in that each multiplexer 5, 6 sequentially switches and supplies the data to an address calculation system decoder 7 and a data calculation system decoder 8 corresponding to the multiplexer 5, 6 to perform recycling processing. provided.
【０００８】[0008]
【作用】本発明の演算処理装置によれば、プログラムメ
モリ２から読み出された命令は複数の命令レジスタ３，
４ に保持され、該各命令レジスタ３，４の出力は複数
のマルチプレクサ５，６ により順次選択される。そし
て、複数の命令レジスタ３，４ に保持された命令は、
各マルチプレクサ５，６ で順次切り換えて当該マルチ
プレクサ５，６に対応するアドレス演算系デコーダ７お
よびデータ演算系デコーダ８に供給される。これにより
、リサイクル処理を高速に実行することができる。[Operation] According to the arithmetic processing device of the present invention, instructions read from the program memory 2 are stored in a plurality of instruction registers 3,
4, and the outputs of the respective instruction registers 3 and 4 are sequentially selected by a plurality of multiplexers 5 and 6. The instructions held in the multiple instruction registers 3 and 4 are
The signal is sequentially switched by each multiplexer 5, 6 and supplied to the address calculation system decoder 7 and data calculation system decoder 8 corresponding to the multiplexer 5, 6. Thereby, recycling processing can be executed at high speed.
【０００９】[0009]
【実施例】以下、図面を参照して本発明に係る演算処理
装置の一実施例を説明する。同図に示されるように、本
実施例の演算処理装置は、プログラムカウンタ１， プ
ログラムメモリ２， 第１および第２の命令レジスタ３
，４，第１および第２のマルチプレクサ５，６，並びに
， アドレス演算系デコーダ７およびデータ演算系デコ
ーダ８を備えている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an arithmetic processing device according to the present invention will be described below with reference to the drawings. As shown in the figure, the arithmetic processing device of this embodiment includes a program counter 1, a program memory 2, and first and second instruction registers 3.
, 4, first and second multiplexers 5 and 6, an address calculation system decoder 7 and a data calculation system decoder 8.
【００１０】プログラムカウンタ１はプログラムメモリ
２内の所定アドレスを指示して命令を読み出すためのカ
ウンタであり、また、該プログラムメモリ２から読み出
された命令は第１および第２の命令レジスタ３，４ に
一時格納される。ここで、プログラムメモリ２には、プ
ログラムや入出力データ等が格納されている。第１およ
び第２のマルチプレクサ５，６ には、それぞれ第１お
よび第２の命令レジスタ３，４ の出力が供給されてい
る。すなわち、第１のマルチプレクサ５において、入力
端子Ａ１には第１命令レジスタ３の出力が供給され、ま
た、入力端子Ｂ１には第２命令レジスタ４の出力が供給
されている。同様に、第２のマルチプレクサ６において
、入力端子Ａ２には第１命令レジスタ３の出力が供給さ
れ、また、入力端子Ｂ２には第２命令レジスタ４の出力
が供給されている。
ここで、第１のマルチプレクサ５が２個の入力の内の一
方（例えば、第１命令レジスタ３の出力）を選択して出
力するとき、第２のマルチプレクサ６は２個の入力の内
の他方（第２命令レジスタ４の出力）を選択して出力す
ることになる。The program counter 1 is a counter for reading instructions by specifying a predetermined address in the program memory 2, and the instructions read from the program memory 2 are stored in first and second instruction registers 3, 4 is temporarily stored. Here, the program memory 2 stores programs, input/output data, and the like. The first and second multiplexers 5, 6 are supplied with the outputs of the first and second instruction registers 3, 4, respectively. That is, in the first multiplexer 5, the output of the first instruction register 3 is supplied to the input terminal A1, and the output of the second instruction register 4 is supplied to the input terminal B1. Similarly, in the second multiplexer 6, the output of the first instruction register 3 is supplied to the input terminal A2, and the output of the second instruction register 4 is supplied to the input terminal B2. Here, when the first multiplexer 5 selects and outputs one of the two inputs (for example, the output of the first instruction register 3), the second multiplexer 6 selects and outputs the other of the two inputs. (output of second instruction register 4) is selected and output.
【００１１】第１のマルチプレクサ５の出力はアドレス
演算系デコーダ７に供給され また、第２のマルチプ
レクサ６の出力はデータ演算系デコーダ８に供給されて
いる。ここで、アドレス演算系デコーダ７およびデータ
演算系デコーダ８は、各命令レジスタ３，４ に格納さ
れた命令を解読するためのデコーダである。また、アド
レス演算系デコーダ７の出力は、図示しないアドレス演
算回路（Ａ−ＵＮＩＴ）に供給され、命令を実行すると
きに必要とされる実行アドレス（最終的に得られるアド
レスの値）を得るためにアドレス演算が行われる。例え
ば、ジャンプ命令の場合には、プログラムカウンタ（Ｐ
Ｃ）の値に或る数値を加算（または、減算：アドレス演
算）することにより実行アドレスが得られることになる
。さらに、データ演算系デコーダ８の出力は、図示しな
い実行回路（Ｅ−ＵＮＩＴ）に供給され、アドレス演算
実行後に得られた実行アドレスを基に命令が実行される
ことになる。The output of the first multiplexer 5 is supplied to an address calculation system decoder 7, and the output of the second multiplexer 6 is supplied to a data calculation system decoder 8. Here, the address operation system decoder 7 and the data operation system decoder 8 are decoders for decoding the instructions stored in each instruction register 3, 4. Further, the output of the address calculation system decoder 7 is supplied to an address calculation circuit (A-UNIT) (not shown) to obtain an execution address (finally obtained address value) required when executing an instruction. address calculation is performed. For example, in the case of a jump instruction, the program counter (P
The execution address can be obtained by adding (or subtracting: address operation) a certain numerical value to the value of C). Furthermore, the output of the data calculation system decoder 8 is supplied to an execution circuit (E-UNIT), not shown, and an instruction is executed based on the execution address obtained after performing the address calculation.
【００１２】図２は図１の演算処理装置の動作を説明す
るための図である。同図に示されるように、まず、プロ
グラムカウンタ１のアドレス値の命令コード（ａ）がプ
ログラムメモリ２により第１の命令レジスタ３へストア
される。この第１の命令レジスタ３の内容（データａ）
は、第１のマルチプレクサ５の入力端子Ａ１を介して第
１のアドレス演算系デコーダ７へ供給される。そして、
第１のアドレス演算系デコーダ７において、第１の命令
レジスタ３の内容のアドレス演算が行われる。FIG. 2 is a diagram for explaining the operation of the arithmetic processing device shown in FIG. As shown in the figure, first, the instruction code (a) of the address value of the program counter 1 is stored in the first instruction register 3 by the program memory 2. The contents of this first instruction register 3 (data a)
is supplied to the first address calculation system decoder 7 via the input terminal A1 of the first multiplexer 5. and,
In the first address calculation system decoder 7, address calculation of the contents of the first instruction register 3 is performed.
【００１３】さらに、次の動作サイクルによってプログ
ラムカウンタ１が更新されると、第１の命令レジスタ３
の内容が第２の命令レジスタ４へストアされ、第１の命
令レジスタ３にはプログラムカウンタ１の次のステップ
のアドレス値の命令コード（ｂ）がストアされる。これ
により、第１の命令レジスタ３にはプログラムカウンタ
１の更新後の命令コード（データｂ）が格納され、第２
の命令レジスタ４にはプログラムカウンタ１の更新前の
命令コード（データａ）が格納されて、リピート可能状
態（リサイクル処理状態）となる。ここで、リピート可
能状態になると、プログラムカウンタ１（ＰＣ）の更新
は停止され、第１および第２の命令レジスタ３，４ の
内容はそのまま保持されるようになっている。Furthermore, when the program counter 1 is updated in the next operation cycle, the first instruction register 3
The contents of are stored in the second instruction register 4, and the instruction code (b) of the address value of the next step of the program counter 1 is stored in the first instruction register 3. As a result, the updated instruction code (data b) of the program counter 1 is stored in the first instruction register 3, and the second
The instruction code (data a) of the program counter 1 before updating is stored in the instruction register 4 of , and a repeatable state (recycling processing state) is achieved. Here, when the state becomes repeatable, updating of the program counter 1 (PC) is stopped and the contents of the first and second instruction registers 3 and 4 are held as they are.
【００１４】この状態において、第１のマルチプレクサ
５は入力をそれまでのＡ１からＢ１→Ａ１→Ｂ１と各動
作サイクル毎に切り換え、また、第２のマルチプレクサ
６は入力を第１のマルチプレクサ５のＢ１→Ａ１→Ｂ１
に対応してＡ２→Ｂ２→Ａ２と各動作サイクル毎に切り
換える。これにより、アドレス演算系デコーダ７ではそ
れまでのデータａからｂ→ａ→ｂと各動作サイクル毎に
データが順次選択されて供給され、また、データ演算系
デコーダ８ではａ→ｂ→ａと各動作サイクル毎にデータ
が順次選択されて供給されることになる。ここで、ａは
ＰＣ＝ｎの命令コードに相当し、また、ｂはＰＣ＝ｎ＋
１の命令コードに相当する。In this state, the first multiplexer 5 switches the input from A1 to B1→A1→B1 for each operation cycle, and the second multiplexer 6 switches the input from B1 to B1 of the first multiplexer 5. →A1→B1
It switches from A2 to B2 to A2 in response to each operation cycle. As a result, the address calculation system decoder 7 sequentially selects and supplies the previous data from a to b→a→b for each operation cycle, and the data calculation system decoder 8 sequentially selects and supplies the data from a to b→a. Data is sequentially selected and supplied in each operation cycle. Here, a corresponds to the instruction code of PC=n, and b corresponds to the instruction code of PC=n+
Corresponds to instruction code 1.
【００１５】そして、アドレス演算系デコーダ７および
データ演算系デコーダ８の出力は、前述したように、そ
れぞれ図示しないアドレス演算回路（Ａ−ＵＮＩＴ）お
よび実行回路（Ｅ−ＵＮＩＴ）に供給されて実行処理さ
れることになる。
このように、本実施例の演算処理装置によれば、１動作
サイクルに２命令実行することができ、また、命令フェ
ッチ動作をそれぞれ行わずにマルチプレクサ５，６ に
おける切り換え動作だけでよいことになり、リサイクル
処理時の高速化および高効率化、さらには、演算処理装
置の高速化および高効率化を可能とする。As described above, the outputs of the address calculation system decoder 7 and the data calculation system decoder 8 are supplied to an address calculation circuit (A-UNIT) and an execution circuit (E-UNIT), not shown, respectively, for execution processing. will be done. As described above, according to the arithmetic processing device of this embodiment, two instructions can be executed in one operation cycle, and only a switching operation in the multiplexers 5 and 6 is required without performing an instruction fetch operation. , it is possible to increase the speed and efficiency of recycling processing, and also to increase the speed and efficiency of an arithmetic processing device.
【００１６】図１の演算処理装置（ＤＳＰ）では、命令
レジスタ， マルチプレクサ， および， アドレス演
算系デコーダが２個ずつ設けられているが、本発明の演
算処理装置は、これら命令レジスタ， マルチプレクサ
， および， デコーダ（アドレス演算系デコーダとデ
ータ演算系デコーダ）は２個ずつに限定されるものでは
なく、複数個設けるように構成することができるのはい
うまでもない。ここで、アドレス演算系デコーダ（７）
とデータ演算系デコーダ（８） は１組のペアとして
複数組設ける必要がある。The arithmetic processing unit (DSP) shown in FIG. 1 is provided with two instruction registers, two multiplexers, and two address arithmetic decoders. , It goes without saying that the number of decoders (address calculation system decoder and data calculation system decoder) is not limited to two each, but can be configured to include a plurality of decoders. Here, the address calculation system decoder (7)
It is necessary to provide a plurality of pairs of the data calculation system decoder (8) and the data calculation system decoder (8).
【００１７】[0017]
【発明の効果】以上、詳述したように、本発明の演算処
理装置によれば、複数の命令レジスタと複数のアドレス
演算系デコーダとの間に複数のマルチプレクサを設け、
該マルチプレクサによる高速な切り換えによって、リサ
イクル処理を高速に実行することができる。As described above in detail, according to the arithmetic processing device of the present invention, a plurality of multiplexers are provided between a plurality of instruction registers and a plurality of address calculation system decoders,
The high-speed switching by the multiplexer allows recycling processing to be performed at high speed.
【図１】本発明に係る演算処理装置の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of an arithmetic processing device according to the present invention.
【図２】図１の演算処理装置の動作を説明するための図
である。FIG. 2 is a diagram for explaining the operation of the arithmetic processing device in FIG. 1;
【図３】従来の演算処理装置の一例を示すブロック図で
ある。FIG. 3 is a block diagram showing an example of a conventional arithmetic processing device.
１…プログラムカウンタ ２…プログラムメモリ ３…第１の命令レジスタ ４…第２の命令レジスタ ５…第１のマルチプレクサ ６…第２のマルチプレクサ ７…アドレス演算系デコーダ ８…データ演算系デコーダ 1...Program counter 2...Program memory 3...First instruction register 4...Second instruction register 5...first multiplexer 6...Second multiplexer 7... Address calculation system decoder 8...Data calculation system decoder
Claims (2)
ラムメモリ（２） 内の所定アドレスを指示して命令を
読み出し実行する演算処理装置であって、前記プログラ
ムメモリから読み出された命令を保持する複数の命令レ
ジスタ（３，４） と、該各命令レジスタの出力を順次
選択する複数のマルチプレクサ（５，６） と、該各マ
ルチプレクサに対してそれぞれ設けられ、当該マルチプ
レクサを介して供給される命令のアドレス演算を行う複
数のアドレス演算系デコーダ（７） および複数のデー
タ演算系デコーダ（８） とを具備し、前記複数の命令
レジスタに保持された命令を前記各マルチプレクサで順
次切り換えて当該マルチプレクサに対応するアドレス演
算系デコーダおよびデータ演算系デコーダに供給するこ
とによりリサイクル処理を実行するようにしたことを特
徴とする演算処理装置。1. An arithmetic processing unit that reads and executes instructions by specifying a predetermined address in a program memory (2) with a program counter (1), comprising a plurality of processors that hold instructions read out from the program memory. an instruction register (3, 4), a plurality of multiplexers (5, 6) that sequentially select the output of each instruction register, and an address of an instruction provided for each of the multiplexers and supplied via the multiplexer. It is equipped with a plurality of address arithmetic decoders (7) and a plurality of data arithmetic decoders (8) that perform arithmetic operations, and each of the multiplexers sequentially switches the instructions held in the plurality of instruction registers to correspond to the multiplexer. An arithmetic processing device characterized in that a recycling process is executed by supplying data to an address arithmetic decoder and a data arithmetic decoder.
ラムメモリ（２） 内の所定アドレスを指示して命令を
読み出し実行するディジタル・シグナル・プロセッサで
あって、前記プログラムメモリから読み出された命令を
保持する第１および第２の命令レジスタ（３，４） と
、該第１および第２の命令レジスタの出力の一方を順次
選択する第１および第２のマルチプレクサ（５，６）と
、該第１および第２のマルチプレクサに対してそれぞれ
設けられ、該各マルチプレクサを介して供給される命令
のアドレス演算を行うアドレス演算系デコーダ（７）
およびデータ演算を行うデータ演算系デコーダ（８）
とを具備し、前記第１および第２の命令レジスタに保持
された命令を前記各マルチプレクサで順次切り換えて当
該マルチプレクサに対応するアドレス演算系デコーダお
よびデータ演算系デコーダに供給し、該アドレス演算系
デコーダおよびデータ演算系デコーダで該第１および第
２の命令レジスタの出力を並列的に処理するようにした
ことを特徴とするディジタル・シグナル・プロセッサ。2. A digital signal processor that reads and executes instructions by specifying a predetermined address in a program memory (2) with a program counter (1), and retains instructions read from the program memory. first and second instruction registers (3, 4); first and second multiplexers (5, 6) that sequentially select one of the outputs of the first and second instruction registers; An address calculation system decoder (7) provided for each second multiplexer and performing address calculations for instructions supplied via each multiplexer.
and a data calculation system decoder (8) that performs data calculations.
The instructions held in the first and second instruction registers are sequentially switched by each multiplexer and supplied to an address operation system decoder and a data operation system decoder corresponding to the multiplexer, and the address operation system decoder and a data operation system decoder that processes the outputs of the first and second instruction registers in parallel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052316A JP3062892B2 (en) | 1991-03-18 | 1991-03-18 | Arithmetic processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052316A JP3062892B2 (en) | 1991-03-18 | 1991-03-18 | Arithmetic processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287227A true JPH04287227A (en) | 1992-10-12 |
| JP3062892B2 JP3062892B2 (en) | 2000-07-12 |
Family
ID=12911381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052316A Expired - Fee Related JP3062892B2 (en) | 1991-03-18 | 1991-03-18 | Arithmetic processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062892B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021103577A (en) * | 2020-08-27 | 2021-07-15 | 北京百度網訊科技有限公司 | Processing method for circulation instruction, electronic device, computer-readable storage medium, and computer program |
-
1991
- 1991-03-18 JP JP3052316A patent/JP3062892B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021103577A (en) * | 2020-08-27 | 2021-07-15 | 北京百度網訊科技有限公司 | Processing method for circulation instruction, electronic device, computer-readable storage medium, and computer program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062892B2 (en) | 2000-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3656587B2 (en) | Parallel operation processor, operation control method and program | |
| JPS6028015B2 (en) | information processing equipment | |
| JPH1091443A (en) | Information processing circuit, microcomputer and electronic equipment | |
| US4954947A (en) | Instruction processor for processing branch instruction at high speed | |
| JPH03286332A (en) | Digital data processor | |
| KR100334174B1 (en) | Data processing device | |
| KR100188374B1 (en) | Central processing unit and an arithmetic operation processing unit | |
| JPH04287227A (en) | Operation processor | |
| JPH01286030A (en) | Information processor | |
| JP2584156B2 (en) | Program-controlled processor | |
| JP3511691B2 (en) | Arithmetic processing unit | |
| JPH06124207A (en) | Sub-routine branching instruction execution method | |
| JP3019818B2 (en) | Data processing method | |
| JP2812610B2 (en) | Pipeline control method | |
| JP2924735B2 (en) | Pipeline operation device and decoder device | |
| JPH0353322A (en) | Information processor | |
| JPS6116334A (en) | Data processor | |
| JPH0855033A (en) | Information processor | |
| JPH05197543A (en) | Instruction decoding system of information processor | |
| JPH01147723A (en) | Pipe line processing system for information processor | |
| JP2001034603A (en) | Product-sum operation processor | |
| JP2001005662A (en) | Processor device, code generation device and its method | |
| JPH03196220A (en) | Information processor | |
| JPH04168526A (en) | Loop control system | |
| JPH05204643A (en) | Information processor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000314 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080512 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |