JPH0421128A - 半導体集積回路試験装置のテストプロセッサに用いられる命令読み出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えば半導体集積回路試験装置のテストプロ
セッサに適用され、インストラクションメモリから命令
を読み出す、つまり命令をフェッチ（捕捉）する命令読
み出し回路に関する。

「従来の技術」 第８図に従来の命令読み出し回路を示す。インストラク
ションメモリ１１から読み出された命令はレジスタ１２
に格納され、レジスタ１２の命令は命令デコーダ１３で
デコードされ、そのデコード内容に応じて実行部１３で
命令が実行されると共に、次のアドレスが演算され、そ
の演算されたアドレスでインストラクションメモリ１１
が読み出され、以下同様のことが行われる。

各命令はそのワードタイプが固定されてなく、命令によ
って構成するワード数が異なっており、命令をデコード
してその命令のワードタイプ（ワード数）が初めてわか
って、次に読み出す命令のアドレスを計夏できる０例え
ば第９図に示すようにインストラクションメモリ１１に
命令Ａ、Ｂ、Ｃ，・・・が順次記憶され、命令Ａのワー
ドタイプが１　（ワード数が１）、命令Ｂのワードタイ
プが２（ワード数が２）、命令Ｃのワードタイプが３（
ワード数が３）の場合は、命令Ｂのアドレスが１番地の
時、命令Ｂを読み出し、これをデコードしてそのワード
タイプが２であることを知って、命令Ｂのアドレス１に
２を加算して、次の命令Ｃを読み出すアドレス３が求ま
る。

従って第１０図に示すように、１回目の命令Ａを読み出
し、デコードし、実行し、その時、同時に次の命令Ｂの
読み出しが可能となり、つまり読み出した命令のデコー
ドを終了するまでは次の命令を読み出すことはできない
。このため１つの命令の実行から次の命令の実行までに
デコード期間が存在し、連続的に命令を実行することが
できず、全体としての処理時間が長くなる欠点があった
。また命令デコーダ１３でデコード動作が終了し、つま
りワードタイプが判明するまで、その命令デコーダ１３
の入力データを保持しておく必要があった。

「課題を解決するための手段」 この発明によればインストラクションメモリから読み出
される命令は第１．第２レジスタに交互に格納され、こ
れら第１．第２レジスタの命令の一方がマルチプレクサ
で選択され、その選択された命令が命令デコーダでデコ
ードされ、また読み出された各命令中のワードタイプが
ワードタイプレジスタに格納され、そのワードタイプレ
ジスタに格納されたワードタイプがワードタイプデコー
ダでデコードされ、そのデコード結果に応じて次に読み
出す命令のアドレスがアドレス演算部で演算される。

「実施例」 第１図にこの発明の実施例を示す。インストラクション
メモリ１１はアドレス演算部１５からのアドレスより読
み出され、その読み出された命令は第１．第２レジスタ
１６．１７に交互に格納される。第１．第２レジスタ１
６．１７の命令の一方がマルチプレクサ１８で選択され
、その選択された命令は命令デコーダ１３へ供給される
。命令デコーダ１３のデコード結果に応じて実行部１４
が命令の実行を行う。インストラクションメモリ１１か
ら読み出された各命令中のワードタイプがワードタイプ
レジスタ１９に格納され、そのワードタイプレジスタ１
９内のワードタイプがワードタイプデコーダ２１でデコ
ードされ、そのデコード結果に応じて次に読み出すアド
レスがアドレス演算部１５で演算される。第ルジスタ１
６．第２レジスタ１７、ワードレジスタ１９に対する各
取込み、マルチタイプレクサ１８の選択制御、アレトス
演算部１５の初期化などは、全体のシーケンスを制御す
るシーケンサ２２により行われる。

このようにこの発明では命令のデコード及び実行と並列
に、命令のワードタイプのデコード、次のアドレスの演
算を行っており、ワードタイプのデコード、アドレス演
算はワードタイプについてのみ行えばよく、高速に処理
でき、実行部１４によるアドレス演算を待つ必要がなく
、次の命令を読み出すことができる。しかもその読み出
した命令を第１、第２レジスタ１６．１７に交互に格納
するため、先に読み出した命令のデコードが終了する前
でも、その先に読み出した命令が格納されているレジス
タでない方のレジスタに、新たに読み出した命令を格納
することができる。

従って第２図に示すように、第１回目の命令を読み出し
、これを第ルジスタ１６に格納し、この第１回目の命令
をデコードすると同時に第２回目の命令のアドレスを演
算し、その演算したアドレスで第２回目の命令を読み出
して第２レジスタ１７に格納する。第１回目の命令を実
行すると同時に、第２回目の命令を命令デコーダ１３で
デコードし、かつ第３回目の命令のアドレス演算を行い
、その演算したアドレスで第３回目の命令を読み出して
第ルジスタ１６に格納する。以下同様に動作する。従来
では読み出した命令の実行状態（ステップ）で次の命令
を読み出したが、この発明では読み出した命令のデコー
ド状ＪＥＩｉ（ステップ）で次の命令を読み出すことが
でき、それだけ処理速度が向上する。

第３図に示すように、ワードタイプ３の命令Ａ、ワード
タイプ２の命令Ｂ１ワードタイプ１の命令Ｃ１ワードタ
イプ３の命令りがインストラクションメモリ１１に順次
記憶されており、これらを順次読み出す場合を例として
動作を説明する。まず第４図に示すように、アドレス演
算部１５内のレジスタ２３はゼロに初期化されてあり、
インストラクションメモリ１１から読み出される前はワ
ードタイプデコーダ２１の出力はゼロであるからアドレ
ス演算部１５内のレジスタ２３とワードタイプデコーダ
２１の出力とを加算する加算器２４の出力はゼロであっ
て、アドレス０がインストラクションメモリ１１へ与え
られ、命令Ａが読み出され、これが第ルジスタ１６に格
納されると共に、そのワードタイプＡｗ＝３がワードタ
イプレジスタ１９に格納される０次に第５図に示すよう
にマルチプレクサ１８で第ルジスタ１６の命令Ａが選択
され、命令Ａが命令デコーダ１３でデコードされ、同時
に、ワードタイプデコーダ２１でデコードされたＡ＠＝
３がレジスタ２３のゼロと加算されて、レジスタ２３に
格納されると共にアドレス３としてインストラクシぢン
メモリ１１が読み出され、命令Ｂが読み出され、第２レ
ジスタ１７に格納され、かつそのワードタイプＢｗ＝２
がワードタイプレジスタ１９に格納される。

次に第６図に示すように命令Ａが実行部１４で実行され
ると共に、マルチプレクサ１８で第２レジスタ１７の命
令Ｂが選択され、その命令Ｂが命令デコーダ１３でデコ
ードされ、またワードタイプデコーダ２１でワードタイ
プＢ−＝２がデコードされ、これとレジスタ２３の３と
が加算され、その加算結果５がレジスタ２３に格納され
ると共にアドレス５としてインストラクションメモリ１
１に与えられ、命令Ｃが読み出され、命令Ｃは第ルジス
タ１６に格納され、かつそのワードタイプＣ−＝１がワ
ードタイプレジスタ１９に格納される０次に第７図に示
すように、実行部１４で命令Ｂが実行され、マルチプレ
クサ１８で第ルジスタ１６の命令Ｃが選択され、命令Ｃ
が命令デコーダ１３でデコードされ、またワードタイプ
デコーダ２１でワードタイプＣ＠＝１がデコードされ、
これとレジスタ２３の５とが加算されて、アドレス６が
インストラクションメモリ１１へ与えられ、命令りが読
み出され、命令りは第２レジスタ１７に格納され、かつ
そのワードタイプＤｗ＝３がワードタイプレジスタ１９
に格納される。

「発明の効果」 以上述べたようにこの発明によれば、命令を読み出して
第１、第２レジスタに交互に格納すると共にその命令の
ワードタイプをワードタイプレジスタに格納し、命令の
デコードと並列にワードタイプのデコード及び次のアド
レス演算を行うため、各ステップで命令を実行でき、従
来よりも高速度に処理することができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
第１図の回路における処理の流れを示す図、第３図はイ
ンストラクションメモリ１１内の命令の例を示す図、第
４図乃至第７図は第３図に示した命令を順次読み出す場
合の各ステップにおける状態を示す図、第８図は従来の
命令読み出し回路を示すブロック図、第９図はインスト
ラクションメモリの内容の例を示す図、第１０図は第８
図に示した従来回路における処理の流れを示す図である
。

Claims (1)

【特許請求の範囲】
1. （１）インストラクションメモリから読み出される命令
   が交互に格納される第１、第２レジスタと、 その第１、第２レジスタの命令の一方を選択するマルチ
   プレクサと、 そのマルチプレクサで選択された命令が供給される命令
   デコーダと、 上記読み出された各命令中のワードタイプが格納される
   ワードタイプレジスタと、 そのワードタイプレジスタに格納されたワードタイプを
   デコードするワードタイプデコーダと、 そのワードタイプデコーダのデコード内容に応じて次に
   読みだす命令のアドレスを演算するアドレス演算部と、 を具備する命令読み出し回路。