JPH11233627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11233627A JPH11233627A JP10030709A JP3070998A JPH11233627A JP H11233627 A JPH11233627 A JP H11233627A JP 10030709 A JP10030709 A JP 10030709A JP 3070998 A JP3070998 A JP 3070998A JP H11233627 A JPH11233627 A JP H11233627A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】 （修正有）
【課題】 上下配線間のコンタクト抵抗を低減しかつそ
の安定化を向上する一方で、不純物拡散層におけるコン
タクトでの接合リークを防止する。 【解決手段】 深さの異なるコンタクトホールの形成を
３段階に分けて行う。ワード線１０９Ａの上層の金属シ
リサイド１０８の表面が露呈する深さまでエッチングす
る第１のエッチング工程と、配線層コンタクトホール１
１５内に露呈された金属シリサイド１０８をエッチング
して下層のポリシリコン１０７を露呈させる第２のエッ
チング工程と、拡散層コンタクトホール１１６を不純物
拡散層１１０に達するまでエッチングを行う第３のエッ
チング工程とを含む。
の安定化を向上する一方で、不純物拡散層におけるコン
タクトでの接合リークを防止する。 【解決手段】 深さの異なるコンタクトホールの形成を
３段階に分けて行う。ワード線１０９Ａの上層の金属シ
リサイド１０８の表面が露呈する深さまでエッチングす
る第１のエッチング工程と、配線層コンタクトホール１
１５内に露呈された金属シリサイド１０８をエッチング
して下層のポリシリコン１０７を露呈させる第２のエッ
チング工程と、拡散層コンタクトホール１１６を不純物
拡散層１１０に達するまでエッチングを行う第３のエッ
チング工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は多層配線構造を有す
る半導体装置の製造方法に関し、特にポリシリコンと金
属シリサイドとを積層したポリサイド配線を備える半導
体装置のコンタクト製造技術に関する。
る半導体装置の製造方法に関し、特にポリシリコンと金
属シリサイドとを積層したポリサイド配線を備える半導
体装置のコンタクト製造技術に関する。
【０００２】
【従来の技術】近年における半導体装置の高集積化によ
り素子間を接続する配線の細幅化が進められており、こ
れに伴い配線抵抗が増大され、半導体装置の高速動作の
点で不利となる。このため、配線抵抗の増大を抑制する
配線構造として、ポリシリコンと高融点金属等の金属シ
リサイドとを積層したポリサイド配線が提案されてい
る。また、一方では、前記した配線幅の小幅化と共に前
記各コンタクトホールの開口径の縮小化も行われてい
る。このように、近年の半導体装置では、配線にポリサ
イドを採用し、かつコンタクトホールの開口径の縮小化
が図られているために、次のような問題が生じている。
り素子間を接続する配線の細幅化が進められており、こ
れに伴い配線抵抗が増大され、半導体装置の高速動作の
点で不利となる。このため、配線抵抗の増大を抑制する
配線構造として、ポリシリコンと高融点金属等の金属シ
リサイドとを積層したポリサイド配線が提案されてい
る。また、一方では、前記した配線幅の小幅化と共に前
記各コンタクトホールの開口径の縮小化も行われてい
る。このように、近年の半導体装置では、配線にポリサ
イドを採用し、かつコンタクトホールの開口径の縮小化
が図られているために、次のような問題が生じている。
【０００３】先ず、コンタクトホールの開口径の縮小化
により、上層配線を構成するための金属をスパッタ法に
より形成したときには、各コンタクトホール内における
金属のカバレッジ性の低さが問題となり、スパッタ形成
した金属がコンタクトホール内に充填されず、コンタク
トホール底面に露呈されている下層配線や不純物拡散層
との接触が不十分なものとなる。このため、これらコン
タクトホールにおけるコンタクト抵抗が増大され、ある
いはコンタクト抵抗が不安定なものとなる。そこで、近
年では上層配線としてポリシリコン、あるいは前記した
と同様なポリサイド構造を用いることが行われている。
このように、上層配線にポリシリコンあるいはポリサイ
ドの配線を用いれば、ＣＶＤ法による上層配線の形成が
可能であるため、コンタクトホールにおけるカバレッジ
性が高められ、前記したような問題は緩和される。
により、上層配線を構成するための金属をスパッタ法に
より形成したときには、各コンタクトホール内における
金属のカバレッジ性の低さが問題となり、スパッタ形成
した金属がコンタクトホール内に充填されず、コンタク
トホール底面に露呈されている下層配線や不純物拡散層
との接触が不十分なものとなる。このため、これらコン
タクトホールにおけるコンタクト抵抗が増大され、ある
いはコンタクト抵抗が不安定なものとなる。そこで、近
年では上層配線としてポリシリコン、あるいは前記した
と同様なポリサイド構造を用いることが行われている。
このように、上層配線にポリシリコンあるいはポリサイ
ドの配線を用いれば、ＣＶＤ法による上層配線の形成が
可能であるため、コンタクトホールにおけるカバレッジ
性が高められ、前記したような問題は緩和される。
【０００４】しかしながら、上層配線にポリシリコンや
ポリサイドを用いたときには、下層配線に対して電気的
なコンタクトをとるための配線層コンタクトホールにお
いては、上層配線のポリシリコンと下層配線の上層の金
属シリサイドとが接触される構造となるため、これらポ
リシリコンと金属シリサイドとの電気的な接触抵抗が大
きいことによるコンタクト抵抗の増大が問題となる。そ
こで、特開昭６０−１５９５０号公報に記載の技術で
は、下層配線を構成するポリサイドの上層の金属シリサ
イドを除去して下層のポリシリコンを露呈させ、このポ
リシリコンに対して上層配線のポリシリコンを接続する
技術が記載されている。この公報に記載の技術では、下
層配線がポリサイド構造であっても、下層配線と不純物
拡散層のそれぞれに対して上層配線のポリシリコンを接
触させることができ、接触抵抗の小さい良好なコンタク
ト構造が期待できる。
ポリサイドを用いたときには、下層配線に対して電気的
なコンタクトをとるための配線層コンタクトホールにお
いては、上層配線のポリシリコンと下層配線の上層の金
属シリサイドとが接触される構造となるため、これらポ
リシリコンと金属シリサイドとの電気的な接触抵抗が大
きいことによるコンタクト抵抗の増大が問題となる。そ
こで、特開昭６０−１５９５０号公報に記載の技術で
は、下層配線を構成するポリサイドの上層の金属シリサ
イドを除去して下層のポリシリコンを露呈させ、このポ
リシリコンに対して上層配線のポリシリコンを接続する
技術が記載されている。この公報に記載の技術では、下
層配線がポリサイド構造であっても、下層配線と不純物
拡散層のそれぞれに対して上層配線のポリシリコンを接
触させることができ、接触抵抗の小さい良好なコンタク
ト構造が期待できる。
【０００５】このような公報に記載のコンタクト構造
を、一般的なＤＲＡＭのコンタクト構造の製造工程に適
用しようとした場合には、次のような製造工程が考えら
れる。先ず、図６（ａ）のように、シリコン基板２０１
に素子分離シリコン酸化膜２０２を形成し、かつポリシ
リコン２０４と金属シリサイド２０５からなるポリサイ
ド構造のゲート電極やワード線等の下層配線２０３とソ
ース・ドレイン領域等の不純物拡散層２０６を形成し、
その上に層間絶縁膜２０７を形成した後に、コンタクト
ホールの開口領域を開窓したフォトレジストマスク２０
８を形成し、前記層間絶縁膜２０４をＲＩＥ（反応性イ
オンエッチング）等のドライエッチング法によりエッチ
ングしてコンタクトホールを開口する。このコンタクト
ホールとしては、前記下層配線２０３に対してコンタク
トをとるための配線層コンタクトホール２０９と、前記
不純物拡散層２０６に対してコンタクトをとるための拡
散層コンタクトホール２１０を同時に開口する。このと
き、下層配線２０３の直上領域よりも不純物拡散層２０
６の直上領域の層間絶縁膜２０７の膜厚が厚いため、こ
の領域に開口する拡散層コンタクトホール２１０が不純
物拡散層の表面に達するまで充分な時間（例えば、７０
秒）をかけてエッチング処理を行なう。このとき、下層
配線２０３の直上領域の配線層コンタクトホール２０９
においては金属シリサイド２０５がストッパとなるため
に、下層配線２０３の表面でエッチングが停止される。
を、一般的なＤＲＡＭのコンタクト構造の製造工程に適
用しようとした場合には、次のような製造工程が考えら
れる。先ず、図６（ａ）のように、シリコン基板２０１
に素子分離シリコン酸化膜２０２を形成し、かつポリシ
リコン２０４と金属シリサイド２０５からなるポリサイ
ド構造のゲート電極やワード線等の下層配線２０３とソ
ース・ドレイン領域等の不純物拡散層２０６を形成し、
その上に層間絶縁膜２０７を形成した後に、コンタクト
ホールの開口領域を開窓したフォトレジストマスク２０
８を形成し、前記層間絶縁膜２０４をＲＩＥ（反応性イ
オンエッチング）等のドライエッチング法によりエッチ
ングしてコンタクトホールを開口する。このコンタクト
ホールとしては、前記下層配線２０３に対してコンタク
トをとるための配線層コンタクトホール２０９と、前記
不純物拡散層２０６に対してコンタクトをとるための拡
散層コンタクトホール２１０を同時に開口する。このと
き、下層配線２０３の直上領域よりも不純物拡散層２０
６の直上領域の層間絶縁膜２０７の膜厚が厚いため、こ
の領域に開口する拡散層コンタクトホール２１０が不純
物拡散層の表面に達するまで充分な時間（例えば、７０
秒）をかけてエッチング処理を行なう。このとき、下層
配線２０３の直上領域の配線層コンタクトホール２０９
においては金属シリサイド２０５がストッパとなるため
に、下層配線２０３の表面でエッチングが停止される。
【０００６】次いで、図６（ｂ）のように、前記配線層
コンタクトホール２０９において前記下層配線２０３の
上層の金属シリサイド２０５を除去するためのドライエ
ッチングを行ない、下層のポリシリコン２０４を配線層
コンタクトホール２０９内に露呈させる。しかる上で、
図６（ｃ）のように、ＣＶＤ法により全面にポリシリコ
ン２１２を成長し、かつその上にタングステン等の高融
点金属の金属シリサイド２１３を成長してポリサイドを
形成し、さらにこのポリサイドを所要のパターンにエッ
チングすることで、前記各コンタクトホール２０９，２
１０内を含む領域にポリサイド構造の上層配線２１１が
形成される。この上層配線２１１は、前記配線層コンタ
クトホール２０９を介して下層配線２０３の下層のポリ
シリコン２０４に接続され、また拡散層コンタクトホー
ル２１０を介して不純物拡散層２０６のシリコンに接続
されるため、いずれにおいても低抵抗での接続が実現さ
れる。
コンタクトホール２０９において前記下層配線２０３の
上層の金属シリサイド２０５を除去するためのドライエ
ッチングを行ない、下層のポリシリコン２０４を配線層
コンタクトホール２０９内に露呈させる。しかる上で、
図６（ｃ）のように、ＣＶＤ法により全面にポリシリコ
ン２１２を成長し、かつその上にタングステン等の高融
点金属の金属シリサイド２１３を成長してポリサイドを
形成し、さらにこのポリサイドを所要のパターンにエッ
チングすることで、前記各コンタクトホール２０９，２
１０内を含む領域にポリサイド構造の上層配線２１１が
形成される。この上層配線２１１は、前記配線層コンタ
クトホール２０９を介して下層配線２０３の下層のポリ
シリコン２０４に接続され、また拡散層コンタクトホー
ル２１０を介して不純物拡散層２０６のシリコンに接続
されるため、いずれにおいても低抵抗での接続が実現さ
れる。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の配線構造の製造方法を採用したときには、図
６（ｂ）に示したように、配線層コンタクトホール２０
９内において下層配線２０３の上層の金属シリサイド２
０５を除去して下層のポリシリコン２０４を露呈させる
工程時に、拡散層コンタクトホール２１０の内底面に露
呈されているシリコン基板２０１の不純物拡散層２０６
の表面が同時にエッチングされてしまう。特に、前記下
層配線２０３を構成するポリサイドは、下層のポリシリ
コン２０４が１０００Å、上層の金属シリサイド２０５
が１０００Å程度の膜厚であるため、この金属シリサイ
ド２０５をエッチング除去するためのエッチング時間も
長くなり、金属シリサイドとシリコンとの間のエッチン
グ選択性が高い場合でも、不純物拡散層２０６の表面が
オーバエッチングされることを完全に防止することは困
難となる。
うな従来の配線構造の製造方法を採用したときには、図
６（ｂ）に示したように、配線層コンタクトホール２０
９内において下層配線２０３の上層の金属シリサイド２
０５を除去して下層のポリシリコン２０４を露呈させる
工程時に、拡散層コンタクトホール２１０の内底面に露
呈されているシリコン基板２０１の不純物拡散層２０６
の表面が同時にエッチングされてしまう。特に、前記下
層配線２０３を構成するポリサイドは、下層のポリシリ
コン２０４が１０００Å、上層の金属シリサイド２０５
が１０００Å程度の膜厚であるため、この金属シリサイ
ド２０５をエッチング除去するためのエッチング時間も
長くなり、金属シリサイドとシリコンとの間のエッチン
グ選択性が高い場合でも、不純物拡散層２０６の表面が
オーバエッチングされることを完全に防止することは困
難となる。
【０００８】このため、図７に一部を拡大して示すよう
に、金属シリサイド２０５をエッチング除去した状態で
は、不純物拡散層２０６の表面にオーバエッチングによ
る凹部２１４が生じることになり、この凹部２１４にお
いて不純物拡散層２０６の深さが低減され、拡散層コン
タクトホール２１０内に形成された上層配線２１１とシ
リコン基板２０１との間での接合リークが生じ易くな
り、半導体装置の特性劣化の要因となる。この場合、拡
散層コンタクトホール２１０での前記した不純物拡散層
２０６におけるオーバエッチングを防止すべく、前記金
属シリサイド２０５のエッチングを抑制する制御を行う
と、配線層コンタクトホール２０９においては金属シリ
サイド２０５が充分にエッチング除去されずにエッチン
グ残りが生じることがあり、本来的に目的としている金
属シリサイドとポリシリコンとの間の接続抵抗の増大を
防止することが達成できなくなる。また、図６（ｂ）の
工程時に、拡散層コンタクトホール２１０をフォトレジ
スト等でマスクした状態で金属シリサイド２０５のエッ
チングを行うことも考えられるが、フォトレジスト工程
が増加するとともに、その後に拡散層コンタクトホール
２１０内に入り込んだフォトレジストを除去することが
困難であり、実現は困難である。
に、金属シリサイド２０５をエッチング除去した状態で
は、不純物拡散層２０６の表面にオーバエッチングによ
る凹部２１４が生じることになり、この凹部２１４にお
いて不純物拡散層２０６の深さが低減され、拡散層コン
タクトホール２１０内に形成された上層配線２１１とシ
リコン基板２０１との間での接合リークが生じ易くな
り、半導体装置の特性劣化の要因となる。この場合、拡
散層コンタクトホール２１０での前記した不純物拡散層
２０６におけるオーバエッチングを防止すべく、前記金
属シリサイド２０５のエッチングを抑制する制御を行う
と、配線層コンタクトホール２０９においては金属シリ
サイド２０５が充分にエッチング除去されずにエッチン
グ残りが生じることがあり、本来的に目的としている金
属シリサイドとポリシリコンとの間の接続抵抗の増大を
防止することが達成できなくなる。また、図６（ｂ）の
工程時に、拡散層コンタクトホール２１０をフォトレジ
スト等でマスクした状態で金属シリサイド２０５のエッ
チングを行うことも考えられるが、フォトレジスト工程
が増加するとともに、その後に拡散層コンタクトホール
２１０内に入り込んだフォトレジストを除去することが
困難であり、実現は困難である。
【０００９】本発明の目的は、配線層コンタクトにおけ
る上下配線間のコンタクト抵抗を低減しかつその安定化
を向上する一方で、不純物拡散層における接合リークを
防止することを可能にした半導体装置の製造方法を提供
することにある。
る上下配線間のコンタクト抵抗を低減しかつその安定化
を向上する一方で、不純物拡散層における接合リークを
防止することを可能にした半導体装置の製造方法を提供
することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、図１に工程フロー図を示すように、半導体基
板上にポリサイド構造の下層配線を形成する工程（Ｓ１
１）と、前記半導体基板の主面に不純物拡散層を形成す
る工程（Ｓ１２）と、前記半導体基板と下層配線を覆う
層間絶縁膜を形成する工程と（Ｓ１３）、前記層間絶縁
膜に前記不純物拡散層と前記下層配線の表面をそれぞれ
開口する拡散層コンタクトホール及び配線層コンタクト
ホールを形成する工程（Ｓ１４）とを含んでおり、この
コンタクトホールを形成する工程（Ｓ１４）として、前
記各コンタクトホールを前記下層配線の上層の金属シリ
サイドの表面が露呈する深さまでエッチングする第１の
エッチング工程と（Ｓ１５）、前記配線層コンタクトホ
ールに露呈された前記金属シリサイドをエッチングして
下層のポリシリコンを露呈させる第２のエッチング工程
と（Ｓ１６）、前記拡散層コンタクトホールを前記不純
物拡散層に達するまでエッチングを行う第３のエッチン
グ工程と（Ｓ１７）を含んでいる。ここで、前記第１の
エッチング工程（Ｓ１５）及び第３のエッチング工程
（Ｓ１７）は前記層間絶縁膜を構成する素材をシリコン
及び金属シリサイドに対して高選択比でエッチングする
処理工程であり、前記第２のエッチング工程（Ｓ１６）
は前記金属シリサイドを前記層間絶縁膜に対して高選択
比でエッチングする工程とされる。
造方法は、図１に工程フロー図を示すように、半導体基
板上にポリサイド構造の下層配線を形成する工程（Ｓ１
１）と、前記半導体基板の主面に不純物拡散層を形成す
る工程（Ｓ１２）と、前記半導体基板と下層配線を覆う
層間絶縁膜を形成する工程と（Ｓ１３）、前記層間絶縁
膜に前記不純物拡散層と前記下層配線の表面をそれぞれ
開口する拡散層コンタクトホール及び配線層コンタクト
ホールを形成する工程（Ｓ１４）とを含んでおり、この
コンタクトホールを形成する工程（Ｓ１４）として、前
記各コンタクトホールを前記下層配線の上層の金属シリ
サイドの表面が露呈する深さまでエッチングする第１の
エッチング工程と（Ｓ１５）、前記配線層コンタクトホ
ールに露呈された前記金属シリサイドをエッチングして
下層のポリシリコンを露呈させる第２のエッチング工程
と（Ｓ１６）、前記拡散層コンタクトホールを前記不純
物拡散層に達するまでエッチングを行う第３のエッチン
グ工程と（Ｓ１７）を含んでいる。ここで、前記第１の
エッチング工程（Ｓ１５）及び第３のエッチング工程
（Ｓ１７）は前記層間絶縁膜を構成する素材をシリコン
及び金属シリサイドに対して高選択比でエッチングする
処理工程であり、前記第２のエッチング工程（Ｓ１６）
は前記金属シリサイドを前記層間絶縁膜に対して高選択
比でエッチングする工程とされる。
【００１１】また、本発明においては、前記層間絶縁膜
の形成工程（Ｓ１３）では、前記第１のエッチング工程
（Ｓ１５）において前記配線層コンタクトホールが前記
金属シリサイド表面に達した時点では、前記拡散層コン
タクトホールは前記不純物拡散層にまで達しないよう
に、前記下層配線上の層間絶縁膜の膜厚が、前記不純物
拡散層上の前記層間絶縁膜の膜厚よりも薄くなるように
形成することが肝要である。この場合、例えば、前記下
層配線の表面が前記不純物拡散層よりも表面高さが高く
なるように形成し、かつ前記層間絶縁膜はその表面を平
坦化する工程を含むようにすればよい。
の形成工程（Ｓ１３）では、前記第１のエッチング工程
（Ｓ１５）において前記配線層コンタクトホールが前記
金属シリサイド表面に達した時点では、前記拡散層コン
タクトホールは前記不純物拡散層にまで達しないよう
に、前記下層配線上の層間絶縁膜の膜厚が、前記不純物
拡散層上の前記層間絶縁膜の膜厚よりも薄くなるように
形成することが肝要である。この場合、例えば、前記下
層配線の表面が前記不純物拡散層よりも表面高さが高く
なるように形成し、かつ前記層間絶縁膜はその表面を平
坦化する工程を含むようにすればよい。
【００１２】本発明においては、第１のエッチング工程
（Ｓ１５）では、拡散層コンタクトホールは不純物拡散
層に達しない状態でエッチングが終了されるため、第２
のエッチング工程（Ｓ１６）において配線層コンタクト
ホールでの金属シリサイドのエッチングを行った場合に
も拡散層コンタクトホールのエッチングが進行されるこ
とがなく、不純物拡散層がエッチングされることは全く
ない。その後、第３のエッチング工程（Ｓ１７）におい
て拡散層コンタクトホールを不純物拡散層に達するまで
エッチングすることで、拡散層コンタクトホール内に不
純物拡散層が露呈され、かつ不純物拡散層におけるオー
バエッチングによる凹部が形成されることはない。これ
により、配線層コンタクトホールでは、下層配線のポリ
シリコンが露呈され、上層配線のポリシリコンとの低抵
抗なコンタクト構造が実現され、拡散層コンタクトホー
ルでは拡散層深さが薄くされることがなく接合リークが
防止されたコンタクト構造が実現される。
（Ｓ１５）では、拡散層コンタクトホールは不純物拡散
層に達しない状態でエッチングが終了されるため、第２
のエッチング工程（Ｓ１６）において配線層コンタクト
ホールでの金属シリサイドのエッチングを行った場合に
も拡散層コンタクトホールのエッチングが進行されるこ
とがなく、不純物拡散層がエッチングされることは全く
ない。その後、第３のエッチング工程（Ｓ１７）におい
て拡散層コンタクトホールを不純物拡散層に達するまで
エッチングすることで、拡散層コンタクトホール内に不
純物拡散層が露呈され、かつ不純物拡散層におけるオー
バエッチングによる凹部が形成されることはない。これ
により、配線層コンタクトホールでは、下層配線のポリ
シリコンが露呈され、上層配線のポリシリコンとの低抵
抗なコンタクト構造が実現され、拡散層コンタクトホー
ルでは拡散層深さが薄くされることがなく接合リークが
防止されたコンタクト構造が実現される。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図２及び図３は本発明をＤＲＡＭの
製造方法に適用した例である。先ず、図２（ａ）におい
て、Ｐ型シリコン基板１０１の表面を熱酸化してシリコ
ン酸化膜１０２を形成し、さらにその上にシリコン窒化
膜１０３を形成した上で、素子形成領域を図外のフォト
レジストをマスクに利用して前記シリコン窒化膜１０３
とシリコン酸化膜１０２を選択エッチングし、かつ得ら
れた所望パターンのシリコン窒化膜１０３をマスクにし
て前記シリコン基板１０１の表面を熱酸化して膜厚が４
０００Å程度の素子分離用のシリコン酸化膜１０４を形
成する。次いで、図２（ｂ）のように、前記シリコン窒
化膜１０３及びシリコン酸化膜１０２を除去した後、改
めて素子形成領域の前記シリコン基板１０１の表面を熱
酸化処理して１００Å程度の薄いシリコン酸化膜からな
るゲート酸化膜１０５を形成する。さらに、全面にＣＶ
Ｄ法によりポリシリコン膜１０７を１０００Åの膜厚に
形成した後、リンドープを行いＮ型ポリシリコン膜を形
成する。続いて、タングステンシリサイド膜１０８を１
０００Åの膜厚に順次成膜してポリサイド膜１０６を形
成する。そして、前記ポリサイド膜１０６上に図外のフ
ォトレジスト膜でゲート電極のマスクを形成し、前記ポ
リサイド膜１０６及びゲート酸化膜１０５を順次選択エ
ッチングしてゲート電極１０９を形成する。このゲート
電極１０９の一部はワード線１０９Ａとして前記素子分
離用のシリコン酸化膜１０４上に延在される。
参照して説明する。図２及び図３は本発明をＤＲＡＭの
製造方法に適用した例である。先ず、図２（ａ）におい
て、Ｐ型シリコン基板１０１の表面を熱酸化してシリコ
ン酸化膜１０２を形成し、さらにその上にシリコン窒化
膜１０３を形成した上で、素子形成領域を図外のフォト
レジストをマスクに利用して前記シリコン窒化膜１０３
とシリコン酸化膜１０２を選択エッチングし、かつ得ら
れた所望パターンのシリコン窒化膜１０３をマスクにし
て前記シリコン基板１０１の表面を熱酸化して膜厚が４
０００Å程度の素子分離用のシリコン酸化膜１０４を形
成する。次いで、図２（ｂ）のように、前記シリコン窒
化膜１０３及びシリコン酸化膜１０２を除去した後、改
めて素子形成領域の前記シリコン基板１０１の表面を熱
酸化処理して１００Å程度の薄いシリコン酸化膜からな
るゲート酸化膜１０５を形成する。さらに、全面にＣＶ
Ｄ法によりポリシリコン膜１０７を１０００Åの膜厚に
形成した後、リンドープを行いＮ型ポリシリコン膜を形
成する。続いて、タングステンシリサイド膜１０８を１
０００Åの膜厚に順次成膜してポリサイド膜１０６を形
成する。そして、前記ポリサイド膜１０６上に図外のフ
ォトレジスト膜でゲート電極のマスクを形成し、前記ポ
リサイド膜１０６及びゲート酸化膜１０５を順次選択エ
ッチングしてゲート電極１０９を形成する。このゲート
電極１０９の一部はワード線１０９Ａとして前記素子分
離用のシリコン酸化膜１０４上に延在される。
【００１４】次いで、図２（ｃ）のように、前記シリコ
ン基板１０１に対して燐を１×１０19atom/cm2のドーズ
量でイオン注入し、ソース・ドレインのＮ型の各不純物
拡散層１１０を自己整合法によって形成する。さらに、
全面にＣＶＤ法によりシリコン酸化膜１１１を１０００
Åの膜厚に成長し、その上にＢＰＳＧ膜１１２を８００
０Åの厚さに成長する。その後、ＣＭＰ（化学機械研磨
法）により前記ＢＰＳＧ膜１１２の表面を平坦化し、層
間絶縁膜１１３を形成する。したがって、このように表
面が平坦化された層間絶縁膜１１３においては、前記素
子分離用のシリコン酸化膜１０４上に延在されるワード
線１０９Ａ上の層間絶縁膜１１３の膜厚は、前記素子形
成領域の不純物拡散層１１０上の膜厚よりも薄い構成と
される。この例では、ワード線１０９Ａ上の膜厚は３０
００Å、不純物拡散層１１０上の膜厚は７０００Åとす
る。
ン基板１０１に対して燐を１×１０19atom/cm2のドーズ
量でイオン注入し、ソース・ドレインのＮ型の各不純物
拡散層１１０を自己整合法によって形成する。さらに、
全面にＣＶＤ法によりシリコン酸化膜１１１を１０００
Åの膜厚に成長し、その上にＢＰＳＧ膜１１２を８００
０Åの厚さに成長する。その後、ＣＭＰ（化学機械研磨
法）により前記ＢＰＳＧ膜１１２の表面を平坦化し、層
間絶縁膜１１３を形成する。したがって、このように表
面が平坦化された層間絶縁膜１１３においては、前記素
子分離用のシリコン酸化膜１０４上に延在されるワード
線１０９Ａ上の層間絶縁膜１１３の膜厚は、前記素子形
成領域の不純物拡散層１１０上の膜厚よりも薄い構成と
される。この例では、ワード線１０９Ａ上の膜厚は３０
００Å、不純物拡散層１１０上の膜厚は７０００Åとす
る。
【００１５】次いで、図３（ａ）のように、全面にフォ
トレジスト膜を形成した上で前記素子分離用シリコン酸
化膜１０４上の前記ワード線１０９Ａの所望の領域と、
ソース領域としての前記不純物拡散層１１０の領域を開
窓してマスク１１４を形成する。そして、このフォトレ
ジストマクス１１４を利用して前記層間絶縁膜１１３に
対して第１のエッチングを行い、配線層コンタクトホー
ル１１５及び拡散層コンタクトホール１１６を形成す
る。これらのコンタクトホール１１５，１１６は、従来
の内径寸法０．５〜０．６μｍに比較して内径寸法がよ
り小さい０．３〜０．４μｍに形成する。この際の選択
エッチングとしては、ＣＦ４／ＣＨＦ3 を流量３０／５
０ＳＣＣＭで混合した混合ガスを用い、圧力１０ｐａで
のプラズマエッチングを用いており、約３０秒のエッチ
ングを行うことで、前記ワード線１０９Ａ上の層間絶縁
膜１１３をエッチングして、前記ワード線１０９Ａの上
層のタングステンシリサイド１０８の表面が露呈された
状態に前記配線層コンタクトホール１１５が開口され
る。一方、このエッチング処理では、前記不純物拡散層
１１０上の層間絶縁膜１１３の膜厚がワード線１０９Ａ
上の膜厚よりも厚いために、前記拡散層コンタクトホー
ル１１６はその途中でエッチングが停止された状態とさ
れ、拡散層コンタクトホール１１６の内底面に前記不純
物拡散層１１０の表面が露呈されることはない。
トレジスト膜を形成した上で前記素子分離用シリコン酸
化膜１０４上の前記ワード線１０９Ａの所望の領域と、
ソース領域としての前記不純物拡散層１１０の領域を開
窓してマスク１１４を形成する。そして、このフォトレ
ジストマクス１１４を利用して前記層間絶縁膜１１３に
対して第１のエッチングを行い、配線層コンタクトホー
ル１１５及び拡散層コンタクトホール１１６を形成す
る。これらのコンタクトホール１１５，１１６は、従来
の内径寸法０．５〜０．６μｍに比較して内径寸法がよ
り小さい０．３〜０．４μｍに形成する。この際の選択
エッチングとしては、ＣＦ４／ＣＨＦ3 を流量３０／５
０ＳＣＣＭで混合した混合ガスを用い、圧力１０ｐａで
のプラズマエッチングを用いており、約３０秒のエッチ
ングを行うことで、前記ワード線１０９Ａ上の層間絶縁
膜１１３をエッチングして、前記ワード線１０９Ａの上
層のタングステンシリサイド１０８の表面が露呈された
状態に前記配線層コンタクトホール１１５が開口され
る。一方、このエッチング処理では、前記不純物拡散層
１１０上の層間絶縁膜１１３の膜厚がワード線１０９Ａ
上の膜厚よりも厚いために、前記拡散層コンタクトホー
ル１１６はその途中でエッチングが停止された状態とさ
れ、拡散層コンタクトホール１１６の内底面に前記不純
物拡散層１１０の表面が露呈されることはない。
【００１６】続いて、図３（ｂ）のように、前記選択エ
ッチング処理で用いたフォトレジストマスク１１４をそ
のまま利用し、ＨＢｒ／ＳＦ6 を流量７０／６０ＳＣＣ
Ｍで混合した混合ガスを用い、圧力６０ｍＴｏｒｒのプ
ラズマエッチング法による第２のエッチングを約１０秒
行うことにより、前記配線層コンタクトホール１１５の
内底面に露呈されている前記ワード線１０９Ａの上層の
タングステンシリサイド１０８をエッチングし、下層の
ポリシリコン１０７の表面を露呈させる。このとき、不
純物拡散層１１０上の前記拡散層コンタクトホール１１
６は、若干エッチングが進行されるが、タングステンシ
リサイド１０８と層間絶縁膜１１３を構成するＢＰＳＧ
１１２やＣＶＤシリコン酸化膜１１１とのエッチング選
択比によってそのエッチング量は僅かである。
ッチング処理で用いたフォトレジストマスク１１４をそ
のまま利用し、ＨＢｒ／ＳＦ6 を流量７０／６０ＳＣＣ
Ｍで混合した混合ガスを用い、圧力６０ｍＴｏｒｒのプ
ラズマエッチング法による第２のエッチングを約１０秒
行うことにより、前記配線層コンタクトホール１１５の
内底面に露呈されている前記ワード線１０９Ａの上層の
タングステンシリサイド１０８をエッチングし、下層の
ポリシリコン１０７の表面を露呈させる。このとき、不
純物拡散層１１０上の前記拡散層コンタクトホール１１
６は、若干エッチングが進行されるが、タングステンシ
リサイド１０８と層間絶縁膜１１３を構成するＢＰＳＧ
１１２やＣＶＤシリコン酸化膜１１１とのエッチング選
択比によってそのエッチング量は僅かである。
【００１７】しかる後、図３（ｃ）のように、前記フォ
トレジストマスク１１４をさらに利用して、再び前記第
１のエッチングと同じプラズマエッチング法による第３
のエッチングを約４０秒で行ない、前記層間絶縁膜１１
３をエッチングし、拡散層コンタクトホール１１６が前
記不純物拡散層１１０の表面に達する深さまでエッチン
グする。これにより、拡散層コンタクトホール１１６の
内底面に不純物拡散層１１０が露呈される。このとき、
配線層コンタクトホール１１５では、層間絶縁膜１１３
とポリシリコン１０７とのエッチング選択比により、ワ
ード線１０９Ａの下層のポリシリコン１０７はエッチン
グされることはなく、エッチングされる場合でもそのエ
ッチング量は僅かである。
トレジストマスク１１４をさらに利用して、再び前記第
１のエッチングと同じプラズマエッチング法による第３
のエッチングを約４０秒で行ない、前記層間絶縁膜１１
３をエッチングし、拡散層コンタクトホール１１６が前
記不純物拡散層１１０の表面に達する深さまでエッチン
グする。これにより、拡散層コンタクトホール１１６の
内底面に不純物拡散層１１０が露呈される。このとき、
配線層コンタクトホール１１５では、層間絶縁膜１１３
とポリシリコン１０７とのエッチング選択比により、ワ
ード線１０９Ａの下層のポリシリコン１０７はエッチン
グされることはなく、エッチングされる場合でもそのエ
ッチング量は僅かである。
【００１８】次いで、図４（ａ）のように、前記フォト
レジストマスクを除去した後、ＣＶＤ法を用いて全面に
燐を導入して低抵抗化したポリシリコン１１８を１００
０Åの厚さに成膜し、続いてタングステンシリサイド１
１９を１０００Åの厚さに成膜してポリサイド１１７を
形成する。このポリサイド１１７は、ＣＶＤ法での形成
であるため、前記した微細開口の各コンタクトホール１
１５，１１６内にカバレッジ性良く成膜される。そし
て、図示を省略したフォトレジストをマスクにして前記
ポリサイド膜を所望のパターンに形成することで、それ
ぞれ前記ワード線１０９Ａに接続される電極１２０と、
前記不純物拡散層１１０に接続されるディジット線１２
１が形成される。前記電極１２０は、配線層コンタクト
ホール１１５内においては、ワード線１０９Ａの上層の
金属シリサイド１０８が除去されて下層のポリシリコン
１０７が露呈されているため、ポリシリコン同士の接続
となり、電気接触抵抗が小さく、かつ前記したカバレッ
ジ性によって安定した接続構造が得られる。また、前記
ディジット線１２１は拡散層コンタクトホール１１６内
においては、不純物拡散層１１０のシリコンとポリシリ
コンとの接続であるため、同様に電気接続抵抗が小さ
く、かつカバレッジ性によって安定した接続構造が得ら
れる。しかも、この拡散層コンタクトホール１１６にお
いては、前記したように開口時に不純物拡散層１１０が
エッチングされることが殆どないため、不純物拡散層１
１０の表面に凹部が生じることはなく、不純物拡散層１
１０の深さが低減されることはなく、不純物拡散層１１
０における接合リークが防止できる。
レジストマスクを除去した後、ＣＶＤ法を用いて全面に
燐を導入して低抵抗化したポリシリコン１１８を１００
０Åの厚さに成膜し、続いてタングステンシリサイド１
１９を１０００Åの厚さに成膜してポリサイド１１７を
形成する。このポリサイド１１７は、ＣＶＤ法での形成
であるため、前記した微細開口の各コンタクトホール１
１５，１１６内にカバレッジ性良く成膜される。そし
て、図示を省略したフォトレジストをマスクにして前記
ポリサイド膜を所望のパターンに形成することで、それ
ぞれ前記ワード線１０９Ａに接続される電極１２０と、
前記不純物拡散層１１０に接続されるディジット線１２
１が形成される。前記電極１２０は、配線層コンタクト
ホール１１５内においては、ワード線１０９Ａの上層の
金属シリサイド１０８が除去されて下層のポリシリコン
１０７が露呈されているため、ポリシリコン同士の接続
となり、電気接触抵抗が小さく、かつ前記したカバレッ
ジ性によって安定した接続構造が得られる。また、前記
ディジット線１２１は拡散層コンタクトホール１１６内
においては、不純物拡散層１１０のシリコンとポリシリ
コンとの接続であるため、同様に電気接続抵抗が小さ
く、かつカバレッジ性によって安定した接続構造が得ら
れる。しかも、この拡散層コンタクトホール１１６にお
いては、前記したように開口時に不純物拡散層１１０が
エッチングされることが殆どないため、不純物拡散層１
１０の表面に凹部が生じることはなく、不純物拡散層１
１０の深さが低減されることはなく、不純物拡散層１１
０における接合リークが防止できる。
【００１９】なお、図４（ａ）の工程の後は、例えば、
図４（ｂ）のように、前記層間絶縁膜１１３上にＢＰＳ
Ｇ等の第２の層間絶縁膜１２２を形成し、かつこの第２
の層間絶縁膜１２２に前記不純物拡散層１１０のドレイ
ン領域にまで達する容量コンタクトホール１２３を開口
する。さらに、この容量コンタクトホール１２３に前記
と同様に同様にポリサイド構造の導電膜１２４を埋設し
てコンタクトプラグを形成した後、前記第２の層間絶縁
膜１２２上に下部電極１２５、容量絶縁膜１２６、上部
電極１２７を順次形成した電荷蓄積用のキャパシタ１２
８を形成し、ＤＲＡＭを完成する。なお、このキャパシ
タ製造工程は従来から行われている工程がそのまま利用
できるため、その詳細な工程の説明は省略する。
図４（ｂ）のように、前記層間絶縁膜１１３上にＢＰＳ
Ｇ等の第２の層間絶縁膜１２２を形成し、かつこの第２
の層間絶縁膜１２２に前記不純物拡散層１１０のドレイ
ン領域にまで達する容量コンタクトホール１２３を開口
する。さらに、この容量コンタクトホール１２３に前記
と同様に同様にポリサイド構造の導電膜１２４を埋設し
てコンタクトプラグを形成した後、前記第２の層間絶縁
膜１２２上に下部電極１２５、容量絶縁膜１２６、上部
電極１２７を順次形成した電荷蓄積用のキャパシタ１２
８を形成し、ＤＲＡＭを完成する。なお、このキャパシ
タ製造工程は従来から行われている工程がそのまま利用
できるため、その詳細な工程の説明は省略する。
【００２０】以上のように、この実施形態では、ワード
線１０９Ａの直上領域よりも不純物拡散層１１０の直上
領域の層間絶縁膜１１３を厚く形成しておけば、第１の
エッチング工程により配線層コンタクトホール１１５に
ワード線１０９Ａの表面が露呈された状態でも、拡散層
コンタクトホール１１６には不純物拡散層１１０が露呈
されることがないため、第２のエッチング工程において
配線用コンタクトホール１１５内に露呈された金属シリ
サイド１０８をエッチング除去した場合でも不純物拡散
層１１０の表面がエッチングされることはない。したが
って、第３のエッチング工程において拡散層コンタクト
ホール１１６をさらにエッチングして不純物拡散層１１
０が露呈された時点でエッチングを終了すれば、そのエ
ッチングの終点を高精度に管理することは容易であるた
め、不純物拡散層１１０におけるオーバエッチングによ
る凹部の発生が防止される。これにより、配線層コンタ
クトホール１１５ではポリサイド１０６の下層のポリシ
リコン１０７を露呈させる一方、拡散層コンタクトホー
ル１１６では不純物拡散層１１０がオーバエッチングさ
れることがないコンタクト構造が実現できる。
線１０９Ａの直上領域よりも不純物拡散層１１０の直上
領域の層間絶縁膜１１３を厚く形成しておけば、第１の
エッチング工程により配線層コンタクトホール１１５に
ワード線１０９Ａの表面が露呈された状態でも、拡散層
コンタクトホール１１６には不純物拡散層１１０が露呈
されることがないため、第２のエッチング工程において
配線用コンタクトホール１１５内に露呈された金属シリ
サイド１０８をエッチング除去した場合でも不純物拡散
層１１０の表面がエッチングされることはない。したが
って、第３のエッチング工程において拡散層コンタクト
ホール１１６をさらにエッチングして不純物拡散層１１
０が露呈された時点でエッチングを終了すれば、そのエ
ッチングの終点を高精度に管理することは容易であるた
め、不純物拡散層１１０におけるオーバエッチングによ
る凹部の発生が防止される。これにより、配線層コンタ
クトホール１１５ではポリサイド１０６の下層のポリシ
リコン１０７を露呈させる一方、拡散層コンタクトホー
ル１１６では不純物拡散層１１０がオーバエッチングさ
れることがないコンタクト構造が実現できる。
【００２１】また、前記実施形態の工程では、同一のフ
ォトレジストマスク１１４を用いて第１ないし第３のエ
ッチングを行うために、フォトレジスト工程が増えるよ
うなこともない。なお、第１ないし第３のエッチングを
行うために、図６に示した従来工程と比較するとエッチ
ング工程の数は増えることになるが、第１及び第３のエ
ッチングは同一のガス、ガス流量、圧力で行うことがで
きるため、エッチング作業が煩雑化されることはなく、
かつまたエッチング装置が複雑化されることもなく、既
存のエッチング装置をそのまま利用することができる。
したがって、前記実施形態の工程によっても、実質的に
製造工程が複雑化、煩雑化されることは殆ど生じない。
ォトレジストマスク１１４を用いて第１ないし第３のエ
ッチングを行うために、フォトレジスト工程が増えるよ
うなこともない。なお、第１ないし第３のエッチングを
行うために、図６に示した従来工程と比較するとエッチ
ング工程の数は増えることになるが、第１及び第３のエ
ッチングは同一のガス、ガス流量、圧力で行うことがで
きるため、エッチング作業が煩雑化されることはなく、
かつまたエッチング装置が複雑化されることもなく、既
存のエッチング装置をそのまま利用することができる。
したがって、前記実施形態の工程によっても、実質的に
製造工程が複雑化、煩雑化されることは殆ど生じない。
【００２２】ここで、前記実施形態では、上層配線をポ
リサイド構造で形成した例を示しているが、ポリシリコ
ンの単層で構成されてもよい。また、この場合には、配
線層コンタクトホールや拡散層コンタクトホール内に多
結晶シリコンを埋設したプラグ構造としてもよい。例え
ば、図５に示すように、配線層コンタクトホール１１５
と拡散層コンタクトホール１１６の各内部に充填される
ようにポリシリコン１２９を堆積した後、これをエッチ
ングバックして層間絶縁膜上のポリシリコンを除去する
ことにより、各コンタクトホール内にのみポリシリコン
を残し、各コンタクトホールをポリシリコンで埋設した
プラグ１３０として構成し、このプラグ１３０上に任意
の配線を形成するようにしてもよい。
リサイド構造で形成した例を示しているが、ポリシリコ
ンの単層で構成されてもよい。また、この場合には、配
線層コンタクトホールや拡散層コンタクトホール内に多
結晶シリコンを埋設したプラグ構造としてもよい。例え
ば、図５に示すように、配線層コンタクトホール１１５
と拡散層コンタクトホール１１６の各内部に充填される
ようにポリシリコン１２９を堆積した後、これをエッチ
ングバックして層間絶縁膜上のポリシリコンを除去する
ことにより、各コンタクトホール内にのみポリシリコン
を残し、各コンタクトホールをポリシリコンで埋設した
プラグ１３０として構成し、このプラグ１３０上に任意
の配線を形成するようにしてもよい。
【００２３】また、前記実施形態では、本発明をＤＲＡ
Ｍに適用した例を示しているが、少なくとも下層配線が
ポリサイド構造であり、このポリサイド配線とシリコン
基板の不純物拡散層のそれぞれに対してポリシリコンま
たはポリシリコンを主体とする上層配線をコンタクトホ
ールを介して電気接続する半導体装置であれば本発明を
同様に適用することができる。また、この場合、ポリサ
イドを構成する金属シリサイドは前記実施形態のタング
ステンに限られるものではなく、チタン、モリブデン等
の他の高融点金属、あるいはその他の金属シリサイドに
おいても同様である。さらに、本発明では、層間絶縁膜
の表面をＣＭＰ法によって平坦化しているが、ポリサイ
ド構造の下層配線の直上の層間絶縁膜の膜厚が不純物拡
散層上の層間絶縁膜の膜厚よりも薄い場合には、平坦化
処理を行わなくとも本発明を同様に適用することが可能
である。
Ｍに適用した例を示しているが、少なくとも下層配線が
ポリサイド構造であり、このポリサイド配線とシリコン
基板の不純物拡散層のそれぞれに対してポリシリコンま
たはポリシリコンを主体とする上層配線をコンタクトホ
ールを介して電気接続する半導体装置であれば本発明を
同様に適用することができる。また、この場合、ポリサ
イドを構成する金属シリサイドは前記実施形態のタング
ステンに限られるものではなく、チタン、モリブデン等
の他の高融点金属、あるいはその他の金属シリサイドに
おいても同様である。さらに、本発明では、層間絶縁膜
の表面をＣＭＰ法によって平坦化しているが、ポリサイ
ド構造の下層配線の直上の層間絶縁膜の膜厚が不純物拡
散層上の層間絶縁膜の膜厚よりも薄い場合には、平坦化
処理を行わなくとも本発明を同様に適用することが可能
である。
【００２４】
【発明の効果】以上説明したように本発明は、配線層コ
ンタクトホール及び拡散層コンタクトホールを形成する
ための第１のエッチング工程では、拡散層コンタクトホ
ールは不純物拡散層に達しない状態でエッチングが終了
されるため、第２のエッチング工程において配線層コン
タクトホールでの金属シリサイドのエッチングを行った
場合にも拡散層コンタクトホールのエッチングが進行さ
れることがなく、不純物拡散層がエッチングされること
は全くない。その後、第３のエッチング工程において拡
散層コンタクトホールを不純物拡散層に達するまでエッ
チングすることで、拡散層コンタクトホール内に不純物
拡散層が露呈され、かつ不純物拡散層におけるオーバエ
ッチングによる凹部が形成されることはない。これによ
り、配線層コンタクトホールでは、下層配線のポリシリ
コンが露呈され、上層配線のポリシリコンとの低抵抗な
状態でのコンタクト構造が実現でき、拡散層コンタクト
ホールでは拡散層深さが薄くされることがなく接合リー
クが防止されたコンタクト構造が実現でき、コンタクト
特性の優れた半導体装置を製造することが可能となる。
ンタクトホール及び拡散層コンタクトホールを形成する
ための第１のエッチング工程では、拡散層コンタクトホ
ールは不純物拡散層に達しない状態でエッチングが終了
されるため、第２のエッチング工程において配線層コン
タクトホールでの金属シリサイドのエッチングを行った
場合にも拡散層コンタクトホールのエッチングが進行さ
れることがなく、不純物拡散層がエッチングされること
は全くない。その後、第３のエッチング工程において拡
散層コンタクトホールを不純物拡散層に達するまでエッ
チングすることで、拡散層コンタクトホール内に不純物
拡散層が露呈され、かつ不純物拡散層におけるオーバエ
ッチングによる凹部が形成されることはない。これによ
り、配線層コンタクトホールでは、下層配線のポリシリ
コンが露呈され、上層配線のポリシリコンとの低抵抗な
状態でのコンタクト構造が実現でき、拡散層コンタクト
ホールでは拡散層深さが薄くされることがなく接合リー
クが防止されたコンタクト構造が実現でき、コンタクト
特性の優れた半導体装置を製造することが可能となる。
【図１】本発明の製造方法を工程順に示すフロー図であ
る。
る。
【図２】本発明をＤＲＡＭのコンタクト構造に適用した
実施形態を工程順に示す断面図のその１である。
実施形態を工程順に示す断面図のその１である。
【図３】本発明をＤＲＡＭのコンタクト構造に適用した
実施形態を工程順に示す断面図のその２である。
実施形態を工程順に示す断面図のその２である。
【図４】本発明をＤＲＡＭのコンタクト構造に適用した
実施形態を工程順に示す断面図のその３である。
実施形態を工程順に示す断面図のその３である。
【図５】本発明の他の実施形態の工程一部を示す断面図
である。
である。
【図６】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図７】従来の製造方法における問題を説明するための
一部の拡大断面図である。
一部の拡大断面図である。
１０１ シリコン基板 １０４ 素子分離シリコン酸化膜 １０６ ポリサイド １０７ ポリシリコン １０８ タングステンシリサイド １０９（１０９Ａ） ワード線（ゲート電極） １１０ 不純物拡散層 １１３ 層間絶縁膜 １１５ 配線層コンタクトホール １１６ 拡散層コンタクトホール １１７ ポリサイド １１８ ポリシリコン １１９ タングステンシリサイド １２０ 電極 １２１ ディジット線 １２２ 第２の層間絶縁膜 １２８ キャパシタ １２９ ポリシリコン １３０ プラグ
Claims (6)
- 【請求項１】 半導体基板上にポリサイド構造の下層配
線を形成する工程と、前記半導体基板の主面に不純物拡
散層を形成する工程と、前記半導体基板及び下層配線を
覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に前
記不純物拡散層と前記下層配線の表面を開口する拡散層
コンタクトホール及び配線層コンタクトホールをそれぞ
れ形成する工程とを含む半導体装置の製造方法におい
て、前記各コンタクトホールを形成する工程として、前
記各コンタクトホールを前記下層配線の上層の金属シリ
サイドの表面が露呈する深さまでエッチングする第１の
エッチング工程と、前記配線層コンタクトホール内に露
呈された前記前記金属シリサイド層をエッチングして下
層のポリシリコンを露呈させる第２のエッチング工程
と、前記拡散層コンタクトホールを前記不純物拡散層に
達するまでエッチングを行う第３のエッチング工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１のエッチング工程及び第３のエ
ッチング工程は前記層間絶縁膜を構成する素材をシリコ
ン及び金属シリサイドに対して高選択比でエッチングす
る処理工程であり、前記第２のエッチング工程は前記金
属シリサイドを前記層間絶縁膜に対して高選択比でエッ
チングする工程である請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記層間絶縁膜の形成工程では、前記第
１のエッチング工程において前記配線層コンタクトホー
ルが前記金属シリサイド表面に達した時点では、前記拡
散層コンタクトホールは前記不純物拡散層にまで達しな
いように、前記下層配線上の層間絶縁膜の膜厚が、前記
不純物拡散層上の前記層間絶縁膜の膜厚よりも薄くなる
ように形成する請求項１または２に記載の半導体装置の
製造方法。 - 【請求項４】 前記下層配線の表面が前記不純物拡散層
よりも表面高さが高くなるように形成し、かつ前記層間
絶縁膜はその表面を平坦化する工程を含む請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 前記第１ないし第３のエッチング工程を
同一のマスクで行う請求項１ないし４のいずれかに記載
の半導体装置の製造方法。 - 【請求項６】 前記配線層コンタクトホール及び拡散層
コンタクトホールを開口した工程の後、前記各コンタク
トホールを含む領域にポリシリコンを成膜し、前記下層
配線のポリシリコンと前記不純物拡散層にそれぞれ電気
接続される上層配線を形成する工程を含む請求項１ない
し５のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030709A JP3102405B2 (ja) | 1998-02-13 | 1998-02-13 | 半導体装置の製造方法 |
| US09/247,926 US6770555B2 (en) | 1998-02-13 | 1999-02-11 | Process for fabricating semiconductor integrated circuit device having polycide line and impurity region respectively exposed to contact holes different in depth |
| TW088102235A TW412793B (en) | 1998-02-13 | 1999-02-11 | Process for fabricating semiconductor integrated circuit device having polycide line and impurity region respectively exposed to contact holes different in depth |
| KR1019990004992A KR100287009B1 (ko) | 1998-02-13 | 1999-02-12 | 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030709A JP3102405B2 (ja) | 1998-02-13 | 1998-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233627A true JPH11233627A (ja) | 1999-08-27 |
| JP3102405B2 JP3102405B2 (ja) | 2000-10-23 |
Family
ID=12311186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10030709A Expired - Fee Related JP3102405B2 (ja) | 1998-02-13 | 1998-02-13 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6770555B2 (ja) |
| JP (1) | JP3102405B2 (ja) |
| KR (1) | KR100287009B1 (ja) |
| TW (1) | TW412793B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111653476A (zh) * | 2020-05-13 | 2020-09-11 | 上海华虹宏力半导体制造有限公司 | 接触孔的刻蚀方法及接触孔刻蚀结构 |
| US11488984B2 (en) | 2019-01-10 | 2022-11-01 | Japan Display Inc. | Wiring structure, semiconductor device and display device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474579B1 (ko) * | 2002-08-09 | 2005-03-10 | 삼성전자주식회사 | 표면 분석 장치에 사용되는 표준 기판 제작 방법 |
| US7560813B2 (en) | 2005-06-14 | 2009-07-14 | John Trezza | Chip-based thermo-stack |
| US7687400B2 (en) | 2005-06-14 | 2010-03-30 | John Trezza | Side stacking apparatus and method |
| US7767493B2 (en) | 2005-06-14 | 2010-08-03 | John Trezza | Post & penetration interconnection |
| US7851348B2 (en) | 2005-06-14 | 2010-12-14 | Abhay Misra | Routingless chip architecture |
| US7838997B2 (en) | 2005-06-14 | 2010-11-23 | John Trezza | Remote chip attachment |
| US7521806B2 (en) * | 2005-06-14 | 2009-04-21 | John Trezza | Chip spanning connection |
| US7534722B2 (en) * | 2005-06-14 | 2009-05-19 | John Trezza | Back-to-front via process |
| US7946331B2 (en) | 2005-06-14 | 2011-05-24 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
| US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
| US7786592B2 (en) | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
| US7781886B2 (en) | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
| US7528065B2 (en) * | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
| US7687397B2 (en) | 2006-06-06 | 2010-03-30 | John Trezza | Front-end processed wafer having through-chip connections |
| US7670874B2 (en) | 2007-02-16 | 2010-03-02 | John Trezza | Plated pillar package formation |
| US8304783B2 (en) * | 2009-06-03 | 2012-11-06 | Cree, Inc. | Schottky diodes including polysilicon having low barrier heights and methods of fabricating the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015950A (ja) | 1983-07-07 | 1985-01-26 | Seiko Epson Corp | 半導体集積回路装置 |
| US4933297A (en) * | 1989-10-12 | 1990-06-12 | At&T Bell Laboratories | Method for etching windows having different depths |
| EP0439101B1 (en) * | 1990-01-22 | 1997-05-21 | Sony Corporation | Dry etching method |
| US5022958A (en) * | 1990-06-27 | 1991-06-11 | At&T Bell Laboratories | Method of etching for integrated circuits with planarized dielectric |
| US5298463A (en) * | 1991-08-30 | 1994-03-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer using a contact etch stop |
| US5899735A (en) * | 1997-09-19 | 1999-05-04 | Vanguard International Semiconductor Corporation | Method for making low-resistance contacts between polysilicon and metal silicide on semiconductor integrated circuits |
| US5827764A (en) * | 1997-10-08 | 1998-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing the contact resistance of a butt contact |
-
1998
- 1998-02-13 JP JP10030709A patent/JP3102405B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-11 US US09/247,926 patent/US6770555B2/en not_active Expired - Fee Related
- 1999-02-11 TW TW088102235A patent/TW412793B/zh not_active IP Right Cessation
- 1999-02-12 KR KR1019990004992A patent/KR100287009B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11488984B2 (en) | 2019-01-10 | 2022-11-01 | Japan Display Inc. | Wiring structure, semiconductor device and display device |
| CN111653476A (zh) * | 2020-05-13 | 2020-09-11 | 上海华虹宏力半导体制造有限公司 | 接触孔的刻蚀方法及接触孔刻蚀结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3102405B2 (ja) | 2000-10-23 |
| US6770555B2 (en) | 2004-08-03 |
| US20020001938A1 (en) | 2002-01-03 |
| KR100287009B1 (ko) | 2001-04-16 |
| TW412793B (en) | 2000-11-21 |
| KR19990072637A (ko) | 1999-09-27 |
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