JPH04206753A - 半導体ウエハおよびこの半導体ウエハの半導体素子の検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体素子の検査方法に関する。

（従来の技術） 一般に、半導体素子は、精密写真転写技術等により半導
体ウェハ上に同時に多数形成され、この後、スクライブ
ラインに沿って各半導体素子（半導体チップ）に切断さ
れる。

このような半導体素子の製造工程においては、従来から
半導体ウェハの状態（切断前）の半導体素子の電気的特
性を検査することが行われている。

この半導体ウェハの状態での検査では、各半導体素子内
に形成された微小な電極パッド列に対応して微小径のプ
ローブ針先列が植設されたプローブカードと、真空チャ
ック等により半導体ウェハを保持し、この半導体ウェハ
をｘ−ｙ−ｚ方向に移動させるプローブ装置と、電気的
測定装置であるテスタとを用いており、プローブ装置に
より、半導体ウェハに形成された各半導体素子毎の電極
バラドにプローブカードのプローブ針を接触させて電気
的な導通を得、テスタにより電気的な特性の測定を行っ
ている。

（発明が解決しようとする課題） しかしながら、上記説明の従来の半導体素子の検査方法
では、各半導体素子の微小な電極パッドにプローブ針を
正確に接触させる必要があるため、半導体素子の特に集
積回路の高集積化に伴い高い位置精度が必要とされる。

このため、プローブ装置やプローブカード等に高い位置
精度が必要とされ、その位置合せも繁雑になるという問
題や、熱膨脹等を伴う高温あるいは低温環境下での数十
時間も必要とするような環境試験等は半導体ウェハの状
態で行うことができない等の問題があった。

さらに、実装方法によっては、例えばチップをボードに
はりつける場合、パッケージ状態にならないので、ハン
ドラーでの環境試験ができず、ボード上に実装してから
試験を行い、不良になるとチップの交換はできないため
、ボードが不良になるという問題もあった。

本発明は、かかる従来の事情に対処してなされたもので
、従来に較べて容易に半導体ウェハの状態での半導体素
子の電気的特性を検査することができ、半導体ウェハの
状態での環境試験を可能とする半導体ウェハおよびこの
半導体ウェハの半導体素子の検査方法を提供しようとす
るものである。

［発明の構成〕 （課題を解決するための手段） すなわち本発明の半導体ウェハは、半導体ウェハと、そ
の半導体ウェハに形成された多数個の半導体素子と、こ
の半導体素子の形成されていない半導体ウェハの領域に
形成された少なくとも１つの上記半導体素子に接続され
た検査用電極とを具備してなることを特徴とする。

また、本発明の半導体素子の検査方法は、半導体ウェハ
に複数形成された半導体素子の電気的特性を検査するに
際し、予め、前記半導体素子の形成されていない半導体
ウェハの外周部に複数の電極バンドを設けるとともに、
これらの電極バンドと前記半導体素子とを電気的に接続
する導体パターンを設けておき、前記電極パッドを介し
て前記半導体素子の電気的な特性を検査することを特徴
とする。

（作　用） 本発明の半導体ウェハおよびこの半導体ウェハの半導体
素子の検査方法では、予め、半導体ウェハの外周部に複
数の電極パッドを設けるとともに、これらの電極パッド
と半導体素子とを電気的に接続する導体パターンを設け
ておく。

なお、上記導体パターンは、例えばスクライブライン上
に形成し、上記電極パッドは大形とし、半導体ウェハ外
周部の半導体素子を形成できない部分等に設ける。

そして、これらの電極パッドに電極端子等を接触させて
半導体素子との電気的導通を得、半導体素子の電気的な
特性を検査する。

したがって、従来のような高精度の位置決めを必要とせ
ず、従来に較べて容易に半導体ウェハの状態での半導体
素子の電気的特性の検査を行うことができる。このため
、大幅な温度変化による熱伸縮等による誤差も吸収する
ことができ、半導体ウェハの状態での環境試験も実施す
ることができる。

（実施例） 以下、本発明の一実施例を図面を参照して説明する。

第１図および第２図に示すように、はぼ円板状に形成さ
れた半導体ウェハ１には、矩形状の多数の半導体素子２
が形成されており、これらの半導体素子２の間にはそれ
ぞれ幅例えば１００８ｍのスクライブライン３が形成さ
れている。

また、半導体ウェハ１外周部の半導体素子２を形成でき
ない部分には、この半導体素子２に形成される電極パッ
ド面積より大きい例えば縦横それぞれ例えば数ミリ程度
に形成された矩形状の大形電極パッド４が多数形成され
ている。

さらに、第３図に示すように、上記半導体ウェハ１のス
クライブライン３上には、複数の導電パターン５が形成
されており、各半導体素子２の電極パッド６と半導体ウ
ェハ１外周部の大形電極パット４とは、これらの導電パ
ターン５によってそれぞれ電気的に接続されている。こ
のように導電パターン５および大形電極パッド４を形成
すれば、半導体ウェハ１上のスペースを無駄にすること
がなく、スペース効率の低下を招くことなく本発明方法
を実施することができる。

なお、上記導電パターン５および大形電極パッド４は、
半導体素子２の配線パターンを形成する一連のフォトリ
ングラフ工程によって、半導体素子２の配線パターンと
同時に形成する。

そして、本実施例では、これらの大形電極パッド４に電
極端子（プローブ針あるいは後述するポゴピン）等を接
触させて半導体素子２との電気的導通を得、図示しない
テスタ等によって半導体素子２の電気的な特性の検査を
行う。

なお、第１図ないし第３図に示す半導体ウェハ１におい
て、横方向の半導体素子２の並びを列、縦方向の半導体
素子２の並びを行とすると、例えば第２図に示すように
、各列の側方にＶｃｃＳＧＮＤ（またはＣＨＩＰ　ＥＮ
ＡＢＬＥ　、　ＣＨＩＰ　ＤＩＳＡＢＬＥ）の大形電極
パッド４を配置し、各行の上下に他の１チップ分の大形
電極パッド４を配置する。これにより、Ｖｃｃ、　ＧＮ
ｐ　（またはＣＨＩＰ　ＥＮＡＢＬＥ　、　ＣＨＩＰ　
ＤＩＳＡＢＬＥ）で所望の列を選択し、所望の行の上下
の大形電極パッド４で測定を実施することにより、所望
の半導体素子２を一つずつ測定することができる。

また、各行の数分の半導体素子２のマルチテストを実施
可能なテスタであれば、−列ずつ複数個の半導体素子２
を同時に測定することもできる。

このような場合、各列を半導体ウェハ１の中央で左右に
分離し、中央より左側に配列された半導体素子２のＶｃ
ｃ、ＧＮＤは半導体ウェハ１の左端に設けた大形電極パ
ッド４に、中央より右側に配列された半導体素子２のＶ
ｃｃ、ＧＮＤは半導体ウェハ１の右端に設けた大形電極
パッド４に接続するようにすれば、配線長が長くなり過
ぎることを防止することができる。または、ウェハ中央
のスクライブラインを数ミリ巾にとり、必要な大型電極
パッドを入れる事も考えられる。この場合配線長をさら
に短くすることが可能である。要するに半導体素子の形
成されていないウェハの領域にテスト用電極パッドを形
成する。

また、ＶＣＣ％ＧＮＤにリークがあった場合も、リーク
の生じた半導体素子２が、中央より左側に配列された半
導体素子２であるか、右側に配列された半導体素子２で
あるかを容易に判断することができる。

なお、例えば特定の半導体素子２のＶｃｃがＧＮＤに落
ちる等して、周囲の半導体素子２に影響する場合は、そ
の半導体素子２のみのＶｃｃおよびＧＮＤをレーザ等で
切断して周囲への影響を回避することもできる。

第４図は上記方法により半導体素子２の電気的な特性の
検査を行う装置の一例として、ウェハホルダ１０の構成
を示すものである。

同図に示すように、ウェハホルダ１０には、矩形板状に
形成され、半導体ウェハ１を保持可能に構成されたウェ
ハ保持部１１と、このウェハ保持部１１に保持された半
導体ウェハ１の大形電極パッド４に対応して例えばポゴ
ピン１２等の電極機構を設けられ矩形板状に形成された
電極部１３とから構成されている。これらのウェハ保持
部１１と電極部１３とは、図示矢印で示す如く開閉自在
に構成されており、これらを閉じた状態でウェハ保持部
１１と電極部１３との間に半導体ウェハ１が保持される
とともに、半導体ウェハ１の大形電極パッド４にポゴピ
ン１２が接触し、電気的な導通を得ることができるよう
構成されている。なお、電極部１３には、各ポゴピン１
２から電極部１３の端部（本実施例では下部）にまで延
在する導体パターン１４が形成されており、電極部１３
の端部には、ソケット部１５が設けられている。

そして、例えば第５図に示すように、上記ウェハホルダ
１０を複数枚（例えば２５〜５０枚）オーブン２０内に
配置し、例えばバーンインテスト等を行う。なお、オー
ブン２０内には、ソケット部１５に対応してテスタとの
電気的な接続を行うための電気的接続機構を設置すでお
く。

このようにすれば、大形電極パッド４にポゴピン１２を
接触させて電気的導通を得るので、高精度な位置合わせ
は必要無く、バーンインテスト中の温度変化による位置
ずれ（各部の熱膨張の差異によって生じる）も吸収する
ことができる。さらに、このホルダをロボット等でオー
ブン内に出入りすれば自動化対応バーンインシステムも
可能である。

上記実施例では、テスト用電極パッドを全ての半導体素
子毎に設けたが、ウェハを複数の領域に区分し、各区分
領域内のサンプリングチップのみ大型電極パッドに導出
してもよいし、各区分領域内の全てを−チップ分の大型
電極パッドに共通接続しても良い。

［発明の効果］ 以上説明したように、本発明の半導体ウェハおよびこの
半導体ウェハの半導体素子の検査方法によれば、従来に
較べて容品に半導体ウェハの状態での半導体素子の電気
的特性を検査することができ、半導体ウェハの状態で環
境試験を行うことが可能となる。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例の半導体素子の検査
方法を説明するための半導体ウェハの構成を示す図、第
４図は本発明方法の一実施例に用いるウェハホルダの構
成を示す図、第５図は第４図に示すウェハホルダをオー
ブン内に配置した状態を示す図である。 １・・・・・・半導体ウェハ、２・・・・・・半導体素
子、３・・・・・スクライブライン、４・・・・・大形
電極パッド、５・・・・・・導電パターン、６・・・・
・・半導体素子の電極パッド。 出願人　　東京エレクトロン株式会社 代理人　弁理士　　須　山　佐　− （ほか１名）

Claims (2)

【特許請求の範囲】
1. （１）半導体ウェハと、その半導体ウェハに形成された
   多数個の半導体素子と、この半導体素子の形成されてい
   ない半導体ウェハの領域に形成された少なくとも１つの
   上記半導体素子に接続された検査用電極とを具備してな
   ることを特徴とする半導体ウェハ。
2. （２）半導体ウェハに複数形成された半導体素子の電気
   的特性を検査するに際し、 予め、前記半導体素子の形成されていない半導体ウェハ
   の外周部に複数の電極パッドを設けるとともに、これら
   の電極パッドと前記半導体素子とを電気的に接続する導
   体パターンを設けておき、前記電極パッドを介して前記
   半導体素子の電気的な特性を検査することを特徴とする
   半導体素子の検査方法。