JPH04206092A - シリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置、特に書き込み時及び読み出
し時に連続した高速アクセスを必要とするシリアルアク
セスメモリに関するものである。

〔従来の技術〕

一般的にシリアルアクセスメモリは、第１図のように、
メモリセル群７周辺に書き込み制御回路６と読み出し制
御回路８を有し、書き込みと読み出しを非同期に行うこ
とができ、０番地から最終番地までを順次繰り返し選択
しデータを書き込むと共に、直ちにその順序でデータが
読み出される。

このシリアルアクセスメモリの従来の一例を第６図ない
し第９図を用いて説明する。　　　　′第６図は従来の
シリアルアクセスメモリの読み出し部周辺を示し、図に
示すように、読み出し行選択回路１から出た行線Ｒ１〜
Ｒ１と、読み出し列選択回路２から出た列線Ｃ３〜Ｃ１
とが互いに交差するように配置され、それらの交点にメ
モリセル３が配置されている。　−・ また第７図は上記読み出し行選択回路１のシフトレジス
タの構成を示すもので、−列に配列された各レジスタＤ
　Ｒｒ〜ＤＲ，は隣り合う一方向のレジスタに繰り返し
データがシフトする様に接続され、各レジスタＤＲ，〜
ＤＲ，にはクロックパルスＣＬを分周回路５によって分
周されたパルスが入力されている。また各レジスタの出
力は、電源電圧Ｖｃｃと行線Ｒ３〜Ｒ１を接続するＮｃ
ｈＭＯ３）ランジスタＴｒの各ゲートに入力されている
。

第８図は上記読み出し列選択回路２のシフトレジスタの
構成を示しており、上記読み出し行選択回路１と同様に
、各レジスタＤＣ，〜ＤＣ，は一列に配置され、隣り合
う一方向のレジスタに繰り返しデータがシフトする様に
接続されており、クロックパルスＣＬが入力されている
。各レジスタＤＣ，〜ＤＣ，の出力は列線Ｃ１〜Ｃ，と
出力Ｄｏｕｔを接続するＮｃｈＭＯＳトランジスタＴｒ
の各ゲートに入力されている。

また第９図は読み出し動作を説明するためのタイミング
チャートで、同図（ａ）はクロックパルスＣＬを、図（
ｂ）は選択された行線ＲＯＷを、図（Ｃ）は選択された
列線ＣＯＬ　ＵＭＮを示したものである。

次に読み出し時の動作について第９図のタイミングチャ
ートを参照しつつ説明する。

いま、第１行第１列のメモリセルをＯ番地として、０番
地が選ばれているとする。この時、読み出し行選択回路
１てはレジスタＤＲ，の出力だけが“Ｈ”レベルで、行
線Ｒ１だけに“Ｈ″レベル供給される。また読み出し列
選択回路２ではレジスタＤＣ，の出力だけか“Ｈ”レベ
ルで列線Ｃ２のデータだけが出力ＤＯｕｔに出力されて
いる。

この時クロックパルスＣＬが立ち上がることにより、読
み出し列選択回路２のシフトレジスタのデータが、それ
ぞれシフトし、レジスタＤＣ２の出力だけが“Ｈ”レベ
ルとなり、列線Ｃ２だけか選択され、その列線Ｃ２のデ
ータが出力される。以後、クロックパルスＣＬが立ち上
がる毎に、シフトレジスタのデータがシフトしてゆき、
選択される列線も１本ずつ移動してゆき、列線Ｃ７の次
には１周して列線Ｃ１が選択され、以後、第９図（Ｃ）
のようにこれを繰り返す。

一方、読み出し行選択回路１の各レジスタＤＲ。

〜ＤＲ，には、分周回路５によってクロックパルスＣＬ
のｎサイクルを１サイクルに分周した波形が入力され、
クロックパルスＣＬのｎサイクル毎の立ち上がりにより
、シフトレジスタのデータがシフトしてゆき選択される
行線も１本ずつ移動してゆき、行線Ｒ１の次には１周し
て行線Ｒ１か選択され、以後第９図（ｂ）のようにこれ
を繰り返す。

以上のようにして、出力Ｄｏｕ　ｔには第１行の第１列
の０番地から第ｎ列のｎ−１番地まで、次に第２行の第
１列のｎ番地から第ｎ列までの２ｎ−ｉ番地と、順次ク
ロックパルスＣＬに同期して第ｍ行第ｎ列の最終番地ｍ
ｎ−１までのデータを出力し、再度、０番地からの出力
を繰り返す。

また、書き込み時の動作についても、書き込み行選択回
路（図示せず）は読み出し行選択回路１と同じ構成で、
また書き込み行選択回路（図示せず）も読み出し列選択
回路２と同じ構成であり、上記読み出し動作と同様にし
て、第１行第１列から第ｍ行第ｎ列まで順次書き込みを
繰り返す。

よって第６図のメモリセル３内に示した番号順にシリア
ルにデータを書き込み読み出して行く。

〔発明が解決しようとする課題〕

従来のシリアルアクセスメモリは以上のように構成され
ており、行線２列線を１本ずつ順番に選択するように構
成されており、読み出し行選択回路（書き込み行選択回
路）の最終行を選択するレジスタと第１行を選択するレ
ジスタとの距離、及び読み出し列選択回路（書き込み列
選択回路）の最終列を選択するレジスタと第１列を選択
するレジスタとの距離が、隣接するレジスタ間の距離に
比べ極端に大きく、例えば５０にビットのメモリ容量に
もなると、その距離は５ｍｍにもなる。従って大容量メ
モリにおいては、この初段と最終段とのレジスタの長い
距離部分の配線による伝達遅延時間が制限となりアクセ
スタイムの高速化か図れないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、メモリ容量が大容量化しても初段と最終段と
のレジスタ間の距離が大きくならず、配線長の伝達遅延
時間に制限されることかなく、アクセスタイムの高速化
を図ることかできるシリアルアクセスメモリを得ること
を目的とする。

〔課題を解決するための手段〕

この発明によるシリアルアクセスメモリは、行。

列選択回路のシフトレジスタを構成する複数のレジスタ
を、最終段と初段のレジスタ配置間隔を含む各レジスタ
の、次段レジスタとの配置間隔か一定となるよう配置し
たものである。

〔作用〕

この発明によれば、行２列選択回路のシフトレジスタを
構成する複数のレジスタを、最終段と初段のレジスタ配
置間隔を含む各レジスタの、次段レジスタとの配置間隔
が一定となるよう配置したから、各レジスタの次段レジ
スタとの配線長がどの場所においても同一となり、メモ
リか大容量化してもレジスタ間配線の伝達遅延時間が増
大しない。

〔実施例〕

以下、この発明の一実施例を第２図ないし第５図を用い
て説明する。第２図は本発明の一実施例による半導体記
憶装置の読み出し部周辺の構成を示し、配置は従来の構
成と同等である。第３図は、この発明による読み出し行
選択回路９の構成を示したもので、シフトレジスタを構
成する各レジスタＤ　Ｒ＋〜ＤＲ，はデータがシフトし
て選択回路９内を繰り返し往復するようにリング状に等
間隔に２列に配置、接続され、各列のレジスタＤ　Ｒ＋
〜ＤＲ，の出力は、行線Ｒ１〜Ｒ，に“Ｈ”レベルを供
給するＮｃｈＭＯ３）ランジスタＴｒのゲートに１つお
きに入力している。また各レジスタＤＲ，〜ＤＲ，には
、クロックパルスＣＬを分周回路５によって分周した波
形が入力されている。

また第４図は、列選択回路１０の構成を示したもので、
第３図同様、シフトレジスタの各レジスタＤＣ，〜ＤＣ
，はデータがシフトして選択回路７内を繰り返し往復す
るようにリング状に等間隔に２列に配置、接続され、各
レジスタＤＣ，〜ＤＣ１にはクロックパルスＣＬが入力
されている。

そして、各列のレジスタＤＣ，〜ＤＣ，の出力は列線Ｃ
１〜Ｃ１のデータを出力Ｄｏｕｔに伝達するＮｃｈＭＯ
ＳトランジスタのＴｒアゲート１つおきに入力されてい
る。

さらに第５図は読み出し動作を説明するためのタイミン
グチャートで、図（ａ）はクロックパルスＣＬを、図（
ｂ）は選択された行線ＲＯＷ、図（Ｃ）は選択された列
線ＣＯＬ　ＵＭＮを示したものである。

次に読み出し動作について説明する。

今、第１行第１列のメモリセルを０番地とし、０番地か
選択されているとする。この時、読み出し行選択回路９
てはレジスタＤＲ，の出力たけが“Ｈ”レベルで読み出
し列選択回路１０てはレジスタＤＣ，の出力だけか“Ｈ
″レベル、列線Ｃ１のデータが出力Ｄｏｕｔに出力され
ている。この時、第３図よりクロックパルスＣＬの立ち
上がりにより、読み出し列選択回路ｌＯのシフトレジス
タのデータかシフトし、レジスタＤＣ，の出力だけか“
Ｈ”レベルとなり、列線Ｃ３のデータか出力される。そ
の後、クロックパルスの立ち上がりによりレジスタＤＣ
，，ＤＣ７・・・ＤＣ，−、、ＤＣ，。

Ｄ　Ｃ、、−２・・・ＤＣ，、ＤＣ，、ＤＣ２にデータ
かシフトし、出力されるデータは列線Ｃ６，Ｃ７・・・
。

Ｃｆｉ−１１ｃ、　ｌ　　ＣＣｎ−２−Ｃｌ　　Ｃ４１
Ｃ２の順に出力される。さらに、クロックパルスＣＬの
立ち上かりによって再度、列線Ｃ３のデータから第５図
（Ｃ）のように繰り返し選択され出力していく。

一方、読み出し列選択回路１０のシフトレジスタには、
クロックパルスＣＬのｎサイクルを分周回路５によって
１サイクルに分周した波形が入力されるので、第３図よ
りクロックパルスＣＬのｎサイクル毎の立ち上がりによ
り、データはレジスタＤＲ８，ＤＲｓ　、ＤＲｔ・・・
、ＤＲ，−、、ＤＲ，。

ＤＲ，、・・・Ｄ　Ｒ＊　、Ｄ　Ｒ４、Ｄ　Ｒｚと順次
シフトしてゆき、行線はＲ２＋　Ｒｓ　ｌ　Ｒ１’、”
Ｒ＋ｓ−１ｒ　Ｒｍ　＋Ｒ，−２・・・Ｒｓ　、　Ｒ４
、Ｒ１の順に選択され、さらに再度、行線Ｒ３から第５
図（ｂ）のように繰り返し選択されていく。

また、書き込み時の動作についても、上記読み出し行選
択回路９を書き込み行選択回路に、また上記読み出し列
選択回路１０を書き込み列選択回路として構成にするこ
とにより、同様に説明することができ、第２図のメモリ
セル３内に示す番地順に繰り返し、シリアルにデータが
書き込み、読み出しが行われることとなる。

このように本実施例によれば、読み出し行選択回路９及
び読み出し列選択回路１０を構成するシフトレジスタを
、各シフトレジスタを環状に配置接続するとともに、各
シフトレジスタ出力を１つおきの次段のシフトレジスタ
のデータ出力を制御するトランジスタのゲート電極に接
続したものとしたので、各シフトレジスタ間を接続する
配線距離が均一となり、最終段のメモリセル選択状態か
ら初段のメモリセルを選択する場合においても、大きな
遅延が起こることがなく、従ってメモリか大容量化し、
書き込み時、読み出し時の行選択回路２列選択回路のシ
フトレジスタのレジスタの数が増えても各レジスタ間の
距離が増加することはなく、よってレジスタ間の配線の
伝達遅延時間が長くなる部分も生じず、アクセスタイム
の高速化を図ることができる。

また従来の同一メモリ容量のものに比べ、アクセスタイ
ムを短縮化することができる。

なお、上記実施例では、行選択回路９２列選択回路ｌＯ
のレジスタを２列に配置したが、各レジスタ間の距離が
初段と最終段のものを含み等間隔てあれば、２列以外の
列数で配置してもよい。

またレジスタにＤフリップフロップを用いて説明したが
、フリップフロップの種類はこれに限られるものではな
く、例えば、ＳＲフリップフロップやＪＫフリップフロ
ップを用いてもよい。

加えて、シフトレジスタの配置方法によっては、選択さ
れる行線２列線の順序は１本おきでなくともよい。

さらにメモリセルアレイ３を構成するメモリセルは、ダ
イナミック型、スタティック型、ダイナミック−スタテ
ィック混合型いずれの場合でもかまわない。

〔発明の効果〕

以上のように、この発明に係るシリアルアクセスメモリ
によれば、行２列選択回路のシフトレジスタを構成する
複数のレジスタを、最終段と初段のレジスタ配置間隔を
含む各レジスタの、次段レジスタとの配置間隔が一定と
なるよう配置したから、各レジスタの次段レジスタとの
配線長かどの場所においても同一となり、メモリが大容
量化してもアクセスタイムが遅くなることがなく装置動
作の高速化を図ることができ、また従来の同一容量の装
置に比ベアクセスタイムを向上させることができるとい
う効果がある。

【図面の簡単な説明】

第１図は一般的なシリアルアクセスメモリのブロック構
成図、第２図はこの発明の一実施例によるシリアルアク
セスメモリの読み出し部周辺の回路構成図、第３図は第
２図の読み出し部の読み出し行選択回路の回路構成図、
第４図は第２図の読み出し部の読み出し列選択回路の回
路構成図、第５図は本発明の一実施例によるシリアルア
クセスメモリの読み出し動作を説明するためのタイムチ
ャート図、第６因は従来のシリアルアクセスメモリの読
み出し部周辺の回路構成図、第７図は従来のシリアルア
クセスメモリの読み出し部の読み出し行選択回路の回路
構成図、第８図は従来のシリアルアクセスメモ°りの読
み出し部の読み出し列選択回路の回路構成図、第９図は
従来のシリアルアクセスメモリの読み出し動作を説明す
るためのタイムチャート図である。 １．９・・・読み出し行選択回路、２，１０・・・読み
出し列選択回路、３・・・メモリセル、４・・・レジス
タ、５・・・分局回路、６・・・書き込み制御回路、７
・・・メモリセル群、８・・・読み出し制御回路、Ｒ１
−Ｒ３・・・行線、ＣＩ−Ｃ−”・列線、Ｔｒ−Ｎｃｈ
ＭＯＳトランジスタ、ＣＬ・・・クロックパルス、Ｄｏ
ｕｔ・・・出力、Ｖ　ｃ　ｃ−電源、ＲＯＷ−・・行線
、ＣＯＬＵＭＮ　・・・列線、ＤＲ，−ＤＲ，、ＤＣ，
〜ＤＣ，・・・レジスタ。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １）シフトレジスタを用いて構成され、そのシフト動作
   によりメモリセルアレイの行、及び列を順次選択する行
   、列選択回路を有するシリアルアクセスメモリにおいて
   、 上記行、列選択回路のシフトレジスタは、 これを構成する複数のレジスタを、最終段と初段のレジ
   スタ配置間隔を含む各レジスタの、次段レジスタとの配
   置間隔が一定となるよう配置したものであることを特徴
   とするシリアルアクセスメモリ。