JPH04206092A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
- Publication number
- JPH04206092A JPH04206092A JP2339352A JP33935290A JPH04206092A JP H04206092 A JPH04206092 A JP H04206092A JP 2339352 A JP2339352 A JP 2339352A JP 33935290 A JP33935290 A JP 33935290A JP H04206092 A JPH04206092 A JP H04206092A
- Authority
- JP
- Japan
- Prior art keywords
- register
- row
- column
- selection circuit
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 40
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置、特に書き込み時及び読み出
し時に連続した高速アクセスを必要とするシリアルアク
セスメモリに関するものである。
し時に連続した高速アクセスを必要とするシリアルアク
セスメモリに関するものである。
一般的にシリアルアクセスメモリは、第1図のように、
メモリセル群7周辺に書き込み制御回路6と読み出し制
御回路8を有し、書き込みと読み出しを非同期に行うこ
とができ、0番地から最終番地までを順次繰り返し選択
しデータを書き込むと共に、直ちにその順序でデータが
読み出される。
メモリセル群7周辺に書き込み制御回路6と読み出し制
御回路8を有し、書き込みと読み出しを非同期に行うこ
とができ、0番地から最終番地までを順次繰り返し選択
しデータを書き込むと共に、直ちにその順序でデータが
読み出される。
このシリアルアクセスメモリの従来の一例を第6図ない
し第9図を用いて説明する。 ′第6図は従来の
シリアルアクセスメモリの読み出し部周辺を示し、図に
示すように、読み出し行選択回路1から出た行線R1〜
R1と、読み出し列選択回路2から出た列線C3〜C1
とが互いに交差するように配置され、それらの交点にメ
モリセル3が配置されている。 −・ また第7図は上記読み出し行選択回路1のシフトレジス
タの構成を示すもので、−列に配列された各レジスタD
Rr〜DR,は隣り合う一方向のレジスタに繰り返し
データがシフトする様に接続され、各レジスタDR,〜
DR,にはクロックパルスCLを分周回路5によって分
周されたパルスが入力されている。また各レジスタの出
力は、電源電圧Vccと行線R3〜R1を接続するNc
hMO3)ランジスタTrの各ゲートに入力されている
。
し第9図を用いて説明する。 ′第6図は従来の
シリアルアクセスメモリの読み出し部周辺を示し、図に
示すように、読み出し行選択回路1から出た行線R1〜
R1と、読み出し列選択回路2から出た列線C3〜C1
とが互いに交差するように配置され、それらの交点にメ
モリセル3が配置されている。 −・ また第7図は上記読み出し行選択回路1のシフトレジス
タの構成を示すもので、−列に配列された各レジスタD
Rr〜DR,は隣り合う一方向のレジスタに繰り返し
データがシフトする様に接続され、各レジスタDR,〜
DR,にはクロックパルスCLを分周回路5によって分
周されたパルスが入力されている。また各レジスタの出
力は、電源電圧Vccと行線R3〜R1を接続するNc
hMO3)ランジスタTrの各ゲートに入力されている
。
第8図は上記読み出し列選択回路2のシフトレジスタの
構成を示しており、上記読み出し行選択回路1と同様に
、各レジスタDC,〜DC,は一列に配置され、隣り合
う一方向のレジスタに繰り返しデータがシフトする様に
接続されており、クロックパルスCLが入力されている
。各レジスタDC,〜DC,の出力は列線C1〜C,と
出力Doutを接続するNchMOSトランジスタTr
の各ゲートに入力されている。
構成を示しており、上記読み出し行選択回路1と同様に
、各レジスタDC,〜DC,は一列に配置され、隣り合
う一方向のレジスタに繰り返しデータがシフトする様に
接続されており、クロックパルスCLが入力されている
。各レジスタDC,〜DC,の出力は列線C1〜C,と
出力Doutを接続するNchMOSトランジスタTr
の各ゲートに入力されている。
また第9図は読み出し動作を説明するためのタイミング
チャートで、同図(a)はクロックパルスCLを、図(
b)は選択された行線ROWを、図(C)は選択された
列線COL UMNを示したものである。
チャートで、同図(a)はクロックパルスCLを、図(
b)は選択された行線ROWを、図(C)は選択された
列線COL UMNを示したものである。
次に読み出し時の動作について第9図のタイミングチャ
ートを参照しつつ説明する。
ートを参照しつつ説明する。
いま、第1行第1列のメモリセルをO番地として、0番
地が選ばれているとする。この時、読み出し行選択回路
1てはレジスタDR,の出力だけが“H”レベルで、行
線R1だけに“H″レベル供給される。また読み出し列
選択回路2ではレジスタDC,の出力だけか“H”レベ
ルで列線C2のデータだけが出力DOutに出力されて
いる。
地が選ばれているとする。この時、読み出し行選択回路
1てはレジスタDR,の出力だけが“H”レベルで、行
線R1だけに“H″レベル供給される。また読み出し列
選択回路2ではレジスタDC,の出力だけか“H”レベ
ルで列線C2のデータだけが出力DOutに出力されて
いる。
この時クロックパルスCLが立ち上がることにより、読
み出し列選択回路2のシフトレジスタのデータが、それ
ぞれシフトし、レジスタDC2の出力だけが“H”レベ
ルとなり、列線C2だけか選択され、その列線C2のデ
ータが出力される。以後、クロックパルスCLが立ち上
がる毎に、シフトレジスタのデータがシフトしてゆき、
選択される列線も1本ずつ移動してゆき、列線C7の次
には1周して列線C1が選択され、以後、第9図(C)
のようにこれを繰り返す。
み出し列選択回路2のシフトレジスタのデータが、それ
ぞれシフトし、レジスタDC2の出力だけが“H”レベ
ルとなり、列線C2だけか選択され、その列線C2のデ
ータが出力される。以後、クロックパルスCLが立ち上
がる毎に、シフトレジスタのデータがシフトしてゆき、
選択される列線も1本ずつ移動してゆき、列線C7の次
には1周して列線C1が選択され、以後、第9図(C)
のようにこれを繰り返す。
一方、読み出し行選択回路1の各レジスタDR。
〜DR,には、分周回路5によってクロックパルスCL
のnサイクルを1サイクルに分周した波形が入力され、
クロックパルスCLのnサイクル毎の立ち上がりにより
、シフトレジスタのデータがシフトしてゆき選択される
行線も1本ずつ移動してゆき、行線R1の次には1周し
て行線R1か選択され、以後第9図(b)のようにこれ
を繰り返す。
のnサイクルを1サイクルに分周した波形が入力され、
クロックパルスCLのnサイクル毎の立ち上がりにより
、シフトレジスタのデータがシフトしてゆき選択される
行線も1本ずつ移動してゆき、行線R1の次には1周し
て行線R1か選択され、以後第9図(b)のようにこれ
を繰り返す。
以上のようにして、出力Dou tには第1行の第1列
の0番地から第n列のn−1番地まで、次に第2行の第
1列のn番地から第n列までの2n−i番地と、順次ク
ロックパルスCLに同期して第m行第n列の最終番地m
n−1までのデータを出力し、再度、0番地からの出力
を繰り返す。
の0番地から第n列のn−1番地まで、次に第2行の第
1列のn番地から第n列までの2n−i番地と、順次ク
ロックパルスCLに同期して第m行第n列の最終番地m
n−1までのデータを出力し、再度、0番地からの出力
を繰り返す。
また、書き込み時の動作についても、書き込み行選択回
路(図示せず)は読み出し行選択回路1と同じ構成で、
また書き込み行選択回路(図示せず)も読み出し列選択
回路2と同じ構成であり、上記読み出し動作と同様にし
て、第1行第1列から第m行第n列まで順次書き込みを
繰り返す。
路(図示せず)は読み出し行選択回路1と同じ構成で、
また書き込み行選択回路(図示せず)も読み出し列選択
回路2と同じ構成であり、上記読み出し動作と同様にし
て、第1行第1列から第m行第n列まで順次書き込みを
繰り返す。
よって第6図のメモリセル3内に示した番号順にシリア
ルにデータを書き込み読み出して行く。
ルにデータを書き込み読み出して行く。
従来のシリアルアクセスメモリは以上のように構成され
ており、行線2列線を1本ずつ順番に選択するように構
成されており、読み出し行選択回路(書き込み行選択回
路)の最終行を選択するレジスタと第1行を選択するレ
ジスタとの距離、及び読み出し列選択回路(書き込み列
選択回路)の最終列を選択するレジスタと第1列を選択
するレジスタとの距離が、隣接するレジスタ間の距離に
比べ極端に大きく、例えば50にビットのメモリ容量に
もなると、その距離は5mmにもなる。従って大容量メ
モリにおいては、この初段と最終段とのレジスタの長い
距離部分の配線による伝達遅延時間が制限となりアクセ
スタイムの高速化か図れないという問題点があった。
ており、行線2列線を1本ずつ順番に選択するように構
成されており、読み出し行選択回路(書き込み行選択回
路)の最終行を選択するレジスタと第1行を選択するレ
ジスタとの距離、及び読み出し列選択回路(書き込み列
選択回路)の最終列を選択するレジスタと第1列を選択
するレジスタとの距離が、隣接するレジスタ間の距離に
比べ極端に大きく、例えば50にビットのメモリ容量に
もなると、その距離は5mmにもなる。従って大容量メ
モリにおいては、この初段と最終段とのレジスタの長い
距離部分の配線による伝達遅延時間が制限となりアクセ
スタイムの高速化か図れないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリ容量が大容量化しても初段と最終段と
のレジスタ間の距離が大きくならず、配線長の伝達遅延
時間に制限されることかなく、アクセスタイムの高速化
を図ることかできるシリアルアクセスメモリを得ること
を目的とする。
たもので、メモリ容量が大容量化しても初段と最終段と
のレジスタ間の距離が大きくならず、配線長の伝達遅延
時間に制限されることかなく、アクセスタイムの高速化
を図ることかできるシリアルアクセスメモリを得ること
を目的とする。
この発明によるシリアルアクセスメモリは、行。
列選択回路のシフトレジスタを構成する複数のレジスタ
を、最終段と初段のレジスタ配置間隔を含む各レジスタ
の、次段レジスタとの配置間隔か一定となるよう配置し
たものである。
を、最終段と初段のレジスタ配置間隔を含む各レジスタ
の、次段レジスタとの配置間隔か一定となるよう配置し
たものである。
この発明によれば、行2列選択回路のシフトレジスタを
構成する複数のレジスタを、最終段と初段のレジスタ配
置間隔を含む各レジスタの、次段レジスタとの配置間隔
が一定となるよう配置したから、各レジスタの次段レジ
スタとの配線長がどの場所においても同一となり、メモ
リか大容量化してもレジスタ間配線の伝達遅延時間が増
大しない。
構成する複数のレジスタを、最終段と初段のレジスタ配
置間隔を含む各レジスタの、次段レジスタとの配置間隔
が一定となるよう配置したから、各レジスタの次段レジ
スタとの配線長がどの場所においても同一となり、メモ
リか大容量化してもレジスタ間配線の伝達遅延時間が増
大しない。
以下、この発明の一実施例を第2図ないし第5図を用い
て説明する。第2図は本発明の一実施例による半導体記
憶装置の読み出し部周辺の構成を示し、配置は従来の構
成と同等である。第3図は、この発明による読み出し行
選択回路9の構成を示したもので、シフトレジスタを構
成する各レジスタD R+〜DR,はデータがシフトし
て選択回路9内を繰り返し往復するようにリング状に等
間隔に2列に配置、接続され、各列のレジスタD R+
〜DR,の出力は、行線R1〜R,に“H”レベルを供
給するNchMO3)ランジスタTrのゲートに1つお
きに入力している。また各レジスタDR,〜DR,には
、クロックパルスCLを分周回路5によって分周した波
形が入力されている。
て説明する。第2図は本発明の一実施例による半導体記
憶装置の読み出し部周辺の構成を示し、配置は従来の構
成と同等である。第3図は、この発明による読み出し行
選択回路9の構成を示したもので、シフトレジスタを構
成する各レジスタD R+〜DR,はデータがシフトし
て選択回路9内を繰り返し往復するようにリング状に等
間隔に2列に配置、接続され、各列のレジスタD R+
〜DR,の出力は、行線R1〜R,に“H”レベルを供
給するNchMO3)ランジスタTrのゲートに1つお
きに入力している。また各レジスタDR,〜DR,には
、クロックパルスCLを分周回路5によって分周した波
形が入力されている。
また第4図は、列選択回路10の構成を示したもので、
第3図同様、シフトレジスタの各レジスタDC,〜DC
,はデータがシフトして選択回路7内を繰り返し往復す
るようにリング状に等間隔に2列に配置、接続され、各
レジスタDC,〜DC1にはクロックパルスCLが入力
されている。
第3図同様、シフトレジスタの各レジスタDC,〜DC
,はデータがシフトして選択回路7内を繰り返し往復す
るようにリング状に等間隔に2列に配置、接続され、各
レジスタDC,〜DC1にはクロックパルスCLが入力
されている。
そして、各列のレジスタDC,〜DC,の出力は列線C
1〜C1のデータを出力Doutに伝達するNchMO
SトランジスタのTrアゲート1つおきに入力されてい
る。
1〜C1のデータを出力Doutに伝達するNchMO
SトランジスタのTrアゲート1つおきに入力されてい
る。
さらに第5図は読み出し動作を説明するためのタイミン
グチャートで、図(a)はクロックパルスCLを、図(
b)は選択された行線ROW、図(C)は選択された列
線COL UMNを示したものである。
グチャートで、図(a)はクロックパルスCLを、図(
b)は選択された行線ROW、図(C)は選択された列
線COL UMNを示したものである。
次に読み出し動作について説明する。
今、第1行第1列のメモリセルを0番地とし、0番地か
選択されているとする。この時、読み出し行選択回路9
てはレジスタDR,の出力たけが“H”レベルで読み出
し列選択回路10てはレジスタDC,の出力だけか“H
″レベル、列線C1のデータが出力Doutに出力され
ている。この時、第3図よりクロックパルスCLの立ち
上がりにより、読み出し列選択回路lOのシフトレジス
タのデータかシフトし、レジスタDC,の出力だけか“
H”レベルとなり、列線C3のデータか出力される。そ
の後、クロックパルスの立ち上がりによりレジスタDC
,,DC7・・・DC,−、、DC,。
選択されているとする。この時、読み出し行選択回路9
てはレジスタDR,の出力たけが“H”レベルで読み出
し列選択回路10てはレジスタDC,の出力だけか“H
″レベル、列線C1のデータが出力Doutに出力され
ている。この時、第3図よりクロックパルスCLの立ち
上がりにより、読み出し列選択回路lOのシフトレジス
タのデータかシフトし、レジスタDC,の出力だけか“
H”レベルとなり、列線C3のデータか出力される。そ
の後、クロックパルスの立ち上がりによりレジスタDC
,,DC7・・・DC,−、、DC,。
D C、、−2・・・DC,、DC,、DC2にデータ
かシフトし、出力されるデータは列線C6,C7・・・
。
かシフトし、出力されるデータは列線C6,C7・・・
。
Cfi−11c、 l CCn−2−Cl C41
C2の順に出力される。さらに、クロックパルスCLの
立ち上かりによって再度、列線C3のデータから第5図
(C)のように繰り返し選択され出力していく。
C2の順に出力される。さらに、クロックパルスCLの
立ち上かりによって再度、列線C3のデータから第5図
(C)のように繰り返し選択され出力していく。
一方、読み出し列選択回路10のシフトレジスタには、
クロックパルスCLのnサイクルを分周回路5によって
1サイクルに分周した波形が入力されるので、第3図よ
りクロックパルスCLのnサイクル毎の立ち上がりによ
り、データはレジスタDR8,DRs 、DRt・・・
、DR,−、、DR,。
クロックパルスCLのnサイクルを分周回路5によって
1サイクルに分周した波形が入力されるので、第3図よ
りクロックパルスCLのnサイクル毎の立ち上がりによ
り、データはレジスタDR8,DRs 、DRt・・・
、DR,−、、DR,。
DR,、・・・D R* 、D R4、D Rzと順次
シフトしてゆき、行線はR2+ Rs l R1’、”
R+s−1r Rm +R,−2・・・Rs 、 R4
、R1の順に選択され、さらに再度、行線R3から第5
図(b)のように繰り返し選択されていく。
シフトしてゆき、行線はR2+ Rs l R1’、”
R+s−1r Rm +R,−2・・・Rs 、 R4
、R1の順に選択され、さらに再度、行線R3から第5
図(b)のように繰り返し選択されていく。
また、書き込み時の動作についても、上記読み出し行選
択回路9を書き込み行選択回路に、また上記読み出し列
選択回路10を書き込み列選択回路として構成にするこ
とにより、同様に説明することができ、第2図のメモリ
セル3内に示す番地順に繰り返し、シリアルにデータが
書き込み、読み出しが行われることとなる。
択回路9を書き込み行選択回路に、また上記読み出し列
選択回路10を書き込み列選択回路として構成にするこ
とにより、同様に説明することができ、第2図のメモリ
セル3内に示す番地順に繰り返し、シリアルにデータが
書き込み、読み出しが行われることとなる。
このように本実施例によれば、読み出し行選択回路9及
び読み出し列選択回路10を構成するシフトレジスタを
、各シフトレジスタを環状に配置接続するとともに、各
シフトレジスタ出力を1つおきの次段のシフトレジスタ
のデータ出力を制御するトランジスタのゲート電極に接
続したものとしたので、各シフトレジスタ間を接続する
配線距離が均一となり、最終段のメモリセル選択状態か
ら初段のメモリセルを選択する場合においても、大きな
遅延が起こることがなく、従ってメモリか大容量化し、
書き込み時、読み出し時の行選択回路2列選択回路のシ
フトレジスタのレジスタの数が増えても各レジスタ間の
距離が増加することはなく、よってレジスタ間の配線の
伝達遅延時間が長くなる部分も生じず、アクセスタイム
の高速化を図ることができる。
び読み出し列選択回路10を構成するシフトレジスタを
、各シフトレジスタを環状に配置接続するとともに、各
シフトレジスタ出力を1つおきの次段のシフトレジスタ
のデータ出力を制御するトランジスタのゲート電極に接
続したものとしたので、各シフトレジスタ間を接続する
配線距離が均一となり、最終段のメモリセル選択状態か
ら初段のメモリセルを選択する場合においても、大きな
遅延が起こることがなく、従ってメモリか大容量化し、
書き込み時、読み出し時の行選択回路2列選択回路のシ
フトレジスタのレジスタの数が増えても各レジスタ間の
距離が増加することはなく、よってレジスタ間の配線の
伝達遅延時間が長くなる部分も生じず、アクセスタイム
の高速化を図ることができる。
また従来の同一メモリ容量のものに比べ、アクセスタイ
ムを短縮化することができる。
ムを短縮化することができる。
なお、上記実施例では、行選択回路92列選択回路lO
のレジスタを2列に配置したが、各レジスタ間の距離が
初段と最終段のものを含み等間隔てあれば、2列以外の
列数で配置してもよい。
のレジスタを2列に配置したが、各レジスタ間の距離が
初段と最終段のものを含み等間隔てあれば、2列以外の
列数で配置してもよい。
またレジスタにDフリップフロップを用いて説明したが
、フリップフロップの種類はこれに限られるものではな
く、例えば、SRフリップフロップやJKフリップフロ
ップを用いてもよい。
、フリップフロップの種類はこれに限られるものではな
く、例えば、SRフリップフロップやJKフリップフロ
ップを用いてもよい。
加えて、シフトレジスタの配置方法によっては、選択さ
れる行線2列線の順序は1本おきでなくともよい。
れる行線2列線の順序は1本おきでなくともよい。
さらにメモリセルアレイ3を構成するメモリセルは、ダ
イナミック型、スタティック型、ダイナミック−スタテ
ィック混合型いずれの場合でもかまわない。
イナミック型、スタティック型、ダイナミック−スタテ
ィック混合型いずれの場合でもかまわない。
以上のように、この発明に係るシリアルアクセスメモリ
によれば、行2列選択回路のシフトレジスタを構成する
複数のレジスタを、最終段と初段のレジスタ配置間隔を
含む各レジスタの、次段レジスタとの配置間隔が一定と
なるよう配置したから、各レジスタの次段レジスタとの
配線長かどの場所においても同一となり、メモリが大容
量化してもアクセスタイムが遅くなることがなく装置動
作の高速化を図ることができ、また従来の同一容量の装
置に比ベアクセスタイムを向上させることができるとい
う効果がある。
によれば、行2列選択回路のシフトレジスタを構成する
複数のレジスタを、最終段と初段のレジスタ配置間隔を
含む各レジスタの、次段レジスタとの配置間隔が一定と
なるよう配置したから、各レジスタの次段レジスタとの
配線長かどの場所においても同一となり、メモリが大容
量化してもアクセスタイムが遅くなることがなく装置動
作の高速化を図ることができ、また従来の同一容量の装
置に比ベアクセスタイムを向上させることができるとい
う効果がある。
第1図は一般的なシリアルアクセスメモリのブロック構
成図、第2図はこの発明の一実施例によるシリアルアク
セスメモリの読み出し部周辺の回路構成図、第3図は第
2図の読み出し部の読み出し行選択回路の回路構成図、
第4図は第2図の読み出し部の読み出し列選択回路の回
路構成図、第5図は本発明の一実施例によるシリアルア
クセスメモリの読み出し動作を説明するためのタイムチ
ャート図、第6因は従来のシリアルアクセスメモリの読
み出し部周辺の回路構成図、第7図は従来のシリアルア
クセスメモリの読み出し部の読み出し行選択回路の回路
構成図、第8図は従来のシリアルアクセスメモ°りの読
み出し部の読み出し列選択回路の回路構成図、第9図は
従来のシリアルアクセスメモリの読み出し動作を説明す
るためのタイムチャート図である。 1.9・・・読み出し行選択回路、2,10・・・読み
出し列選択回路、3・・・メモリセル、4・・・レジス
タ、5・・・分局回路、6・・・書き込み制御回路、7
・・・メモリセル群、8・・・読み出し制御回路、R1
−R3・・・行線、CI−C−”・列線、Tr−Nch
MOSトランジスタ、CL・・・クロックパルス、Do
ut・・・出力、V c c−電源、ROW−・・行線
、COLUMN ・・・列線、DR,−DR,、DC,
〜DC,・・・レジスタ。 なお図中同一符号は同−又は相当部分を示す。
成図、第2図はこの発明の一実施例によるシリアルアク
セスメモリの読み出し部周辺の回路構成図、第3図は第
2図の読み出し部の読み出し行選択回路の回路構成図、
第4図は第2図の読み出し部の読み出し列選択回路の回
路構成図、第5図は本発明の一実施例によるシリアルア
クセスメモリの読み出し動作を説明するためのタイムチ
ャート図、第6因は従来のシリアルアクセスメモリの読
み出し部周辺の回路構成図、第7図は従来のシリアルア
クセスメモリの読み出し部の読み出し行選択回路の回路
構成図、第8図は従来のシリアルアクセスメモ°りの読
み出し部の読み出し列選択回路の回路構成図、第9図は
従来のシリアルアクセスメモリの読み出し動作を説明す
るためのタイムチャート図である。 1.9・・・読み出し行選択回路、2,10・・・読み
出し列選択回路、3・・・メモリセル、4・・・レジス
タ、5・・・分局回路、6・・・書き込み制御回路、7
・・・メモリセル群、8・・・読み出し制御回路、R1
−R3・・・行線、CI−C−”・列線、Tr−Nch
MOSトランジスタ、CL・・・クロックパルス、Do
ut・・・出力、V c c−電源、ROW−・・行線
、COLUMN ・・・列線、DR,−DR,、DC,
〜DC,・・・レジスタ。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1)シフトレジスタを用いて構成され、そのシフト動作
によりメモリセルアレイの行、及び列を順次選択する行
、列選択回路を有するシリアルアクセスメモリにおいて
、 上記行、列選択回路のシフトレジスタは、 これを構成する複数のレジスタを、最終段と初段のレジ
スタ配置間隔を含む各レジスタの、次段レジスタとの配
置間隔が一定となるよう配置したものであることを特徴
とするシリアルアクセスメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2339352A JPH04206092A (ja) | 1990-11-30 | 1990-11-30 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2339352A JPH04206092A (ja) | 1990-11-30 | 1990-11-30 | シリアルアクセスメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04206092A true JPH04206092A (ja) | 1992-07-28 |
Family
ID=18326647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2339352A Pending JPH04206092A (ja) | 1990-11-30 | 1990-11-30 | シリアルアクセスメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04206092A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011134381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
-
1990
- 1990-11-30 JP JP2339352A patent/JPH04206092A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011134381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2740063B2 (ja) | 半導体記憶装置 | |
US4876670A (en) | Variable delay circuit for delaying input data | |
EP0188059B1 (en) | Semiconductor memory device having read-modify-write configuration | |
US5319603A (en) | Multiport semiconductor memory device having RAM blocks and SAM blocks | |
JPH0241105B2 (ja) | ||
GB1519985A (en) | Computer momories | |
JPH04321252A (ja) | ダイナミックランダムアクセスメモリ装置 | |
US4903242A (en) | Serial access memory circuit with improved serial addressing circuit composed of a shift register | |
JPH01195554A (ja) | シリアルアクセスメモリ装置 | |
US6212596B1 (en) | Synchronous memory and data processing system having a programmable burst length | |
EP0237030A2 (en) | Semiconductor memory having high-speed serial access scheme | |
KR910019049A (ko) | 반도체 집적회로 장치 및 그것을 사용한 디지탈 처리장치. | |
GB1452685A (en) | Interleaved main storage and data processing system | |
KR930006722A (ko) | 반도체 기억장치 및 그 출력제어 방법 | |
JPH0283891A (ja) | 半導体メモリ | |
JPH04206092A (ja) | シリアルアクセスメモリ | |
JPH0263273B2 (ja) | ||
JP2982902B2 (ja) | 半導体メモリ | |
JPS6146916B2 (ja) | ||
KR940004639A (ko) | 반도체 기억장치 | |
JPS61160129A (ja) | タイミング発生回路 | |
KR970003231B1 (ko) | 클럭 동기형 반도체 기억 장치 및 그 액세스 방법 | |
JPS63108747A (ja) | ゲ−トアレイ集積回路 | |
JP2788729B2 (ja) | 制御信号発生回路 | |
JP2680328B2 (ja) | 半導体記憶装置 |