JPH0420524B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデイジタル自動利得制御回路を備えた
増幅回路装置に関する。

（従来の技術） 従来の増幅回路装置は、通常、可変インピーダ
ンス素子または可変相互コンダクタンス素子を検
波電流で制御し利得回路の回路定数を変える自動
利得制御回路（以下AGC回路という）を備える
か、または、デイレードAGC手法で知られるよ
うに、縦続接続した可変利得増幅器を各段毎に利
得制御することによつて、入力信号レベルの広範
囲の変動に対して常に一定レベルの出力を得るよ
う回路構成される。

（発明が解決しようとする問題点） しかしながら、特性可変素子を用いたAGC回
路は、素子自身の動作範囲が狭いので、入力レベ
ルが広範囲に変動すると、その出力に大きな歪を
与える。すなわち、回路構成が簡単ですむ利点を
もつ反面、入力レベル変動に対する動作範囲が比
較的狭い欠点を有する。また、デイレードAGC
手法による増幅回路装置は、歪および雑音につい
て見ればこれより優れているが、検波出力の大小
に応じて各段の利得を最適に制御できる信号が作
り難く、利得制御そのものにバラツキを生じ易い
のが欠点である。これらの原因は帰すところ増幅
器の特性に問題点があり、高および低の広範囲に
わたつて変動する入力レベルに対し、常に良好な
直線性を示す可変利得増幅器そのものが得がたい
ことによる。すなわち、この可変利得増幅器には
集積回路として構成する場合の容易さを考慮し
て、通常、共通エミツタ間に可変抵抗を挿入した
作動増幅器が採用される。この可変抵抗は、互い
に逆極性に直列接続した２つのダイオードと一つ
の抵抗の並列接続からなり、２つのダイオードの
接続点に流入する制御電流の大小に応じて変わる
ダイオードの動抵抗特性が利用される。従つて、
この可変抵抗は制御電流が増加し流れるダイオー
ド電流が大きくなると、これに逆比例してダイオ
ードの動抵抗を増やすので増幅器の利得を上昇せ
しめるよう働き、また、制御電流の減少に伴なつ
て逆に利得を逓降せしめるよう作用する。すなわ
ち、従来のデイレードAGC方式の増幅回路装置
は、入力レベルが弱くなるとこの２つのダイオー
ドに大きな制御電流を通じて増幅利得を上昇さ
せ、逆に強くなると制御電流を小さくして利得の
絞り込みを行なう。しかしながら、ダイオードの
直線性は論理上26ｍVpp程度であるので、これを
超えてまで各段の利得制御をすることは歪を問題
とする限り行なうことはできない。このことは入
力レベルの変動に対し各段の増幅器が対応し得る
利得制御に上限が存在することを示しており、各
段の増幅器は入力レベルが100ｍVpp以上となる
と、歪なくしては利得制御することができなくな
る。従つて、この増幅回路装置では、各段の増幅
器は100ｍVpp直前の入力レベルでそれぞれの制
御電流をカツト・オフし、直線性の劣化を防ぐよ
う制御する必要があり、この制御電流を最適に作
り出すためのAGC回路の構成にきわめて大きな
困難性が存在する。また、ダイオードの動抵抗は
制御電流の値に一意的に依存するので、このバラ
ツキにより利得制御そのものが直接影響を受け同
じようにバラツクという問題点も生じている。

このように従来の増幅回路装置には、入力レベ
ル変動に対する動作範囲が狭い、またはAGC回
路の最適構成が難しい、或いは制御利得量の精度
が良くないなどきわめて多くの問題点が存在す
る。

本発明の目的は、上記の情況に鑑み、入力信号
レベルの広範囲の変動に忠実に応答し、高精度に
自動利得制御を行ない得る増幅回路装置を提供す
ることである。

（問題点を解決するための手段） 本発明の増幅回路装置は、利得がそれぞれ異な
る複数個の増幅器をそれぞれ並列接続した複数個
の信号増幅回路の縦続接続からなる多段増幅回路
とこの多段増幅回路の自動利得制御回路とを備え
る増幅回路装置において、前記自動利得制御回路
は、前記多段増幅回路の出力の一部を検出する検
波手段と、前記検波手段の出力レベル変動に応答
して基準電圧とのレベル差を２値化し２値化検波
出力を出力する比較回路と、前記２値化検波出力
の時間的変動に追従して前記２値化検波出力をデ
イジタル計数値に逐次変換するデイジタル計数値
変換手段と、前記デイジタル計数値に対応する前
記多段増幅回路における前記複数個の信号増幅回
路のそれぞれごとの前記複数個の増幅器の予め設
定した接続の組合せを指定する増幅器選択指定を
記憶する記憶手段を有し前記デイジタル計数値に
応答して前記記憶手段から対応する前記増幅器選
択指定を選択し接続する増幅器の個別選択接続手
段とを備えている。

すなわち、本発明によれば、増幅回路は複数個
の増幅器を並列接続した信号増幅回路を複数個縦
続接続した多段増幅回路として構成され、また、
そのAGC回路は、多段増幅回路出力のレベル変
動を基準電圧と比較して２値化し、更にこの時間
変動に追従して変換したデイジタル計数値を利得
制御信号として、縦続接続された信号増幅回路毎
に増幅器を選択し組合せ接続するよう構成され
る。

この場合、Ｓ／Ｎ比に影響を与えることの少な
い後段の信号増幅回路には、従来のデイレード
AGC方式増幅回路装置におけると同一回路構成
の可変利得増幅器を用いても差支えない。

（作用） 本発明によれば、入力レベル変動に対応する検
波出力変動は基準電圧との比較のもとに逐次デイ
ジタル計数値に変換される。すなわち、デイジタ
ル量として逐次計数化される。従つて、入力レベ
ルが強くなると計数値は増大し弱くなると逆に減
少する。このように入力レベルの変動に追従して
変化を繰り返すデイジタル計数値は利得制御信号
として機能し、その計数値の大きさに応じて多段
増幅回路の増幅度を逐次低下または上昇せしめ
る。この際、このデイジタル計数値はその大きさ
に従つて区分され、制御すべき信号増幅段および
その内部増幅器をそれぞれ個別に選択する信号に
変換され、各増幅段毎に増幅器の離脱または挿入
の組合わせ接続操作が行なわれる。ここで、多段
増幅回路が従来のデイレードAGC方式における
と同一回路構成の可変利得増幅器を含む場合に
は、デイジタル・アナログ変換器を介して出力さ
れるアナログ電流を用い、従来と同様にダイオー
ドの動抵抗が制御される。従つて、検波出力のデ
イジタル計数値変換速度を迅速化すると共に、信
号増幅回路の縦続段数および並列増幅器数をそれ
ぞれ可能な限り大きくすれば、入力信号レベルの
広範囲の変動に忠実に追従し高精度の自動利得制
御を行なう増幅回路装置として動作せしめ得る。

（実施例） 次に、図面を参照して本発明を説明する。

第１図は本発明の第１の実施例を示すブロツク
回路図である。本実施例の増幅回路装置は、利得
がそれぞれ異なる複数個の増幅器A₁〜A₄，A₅〜
A₈およびA₉〜A₁₂をそれぞれ並列接続し、入力信
号V₁を接続して増幅する３つの信号増幅回路か
らなる多段増幅回路１０と、その出力の一部を検
出する検波器１と、検波器出力V₂と基準電圧V₀
とのレベル差を２値化し２値化検波出力として出
力する比較回路（以下コンパレータという）２
と、この２値化検波出力V₃をクロツク信号CKで
歩進計数するアツプ・ダウン・カウンタ３と、そ
のカウンタ３が出力するデイジタル計数値V₄で
アドレスされ、多段増幅回路１０の増幅器A₁〜
A₁₂を各段毎に個別に選択し接続せしめる信号V₅
〜V₇を出力するROM信号変換装置４とを含んで
構成される。ここで、ａは入力端子、ｂおよびｃ
はそれぞれ出力端子である。

この回路によると、入力信号V₁のレベル変動
に対応する検波出力V₂のレベル変動は、コンパ
レータ２て“１”または“０”に２値化される。

第２図は上記コンパレータ２の一例を示す接続
回路図で、基準電圧V₀をリフアレンス電圧とす
るトランジスタQ₁，Q₂の差動増幅回路からなる。
この回路はトランジスタQ₃のベースがダイオー
ド６で固定バイアスされているので、出力端子ｄ
には、入力信号V₁のレベルが基準電圧V₀を超え
ると電源Vccの電位（例えば＋5V）が現われ、
それ以下では地気電位が現われる。すなわち、２
進化される。ここで、７は定電流回路、Q₄およ
びＲはそれぞれ出力トランジスタおよび抵抗を示
す。

この２進化検波出力V₃はアツプ・ダウン・カ
ウンタ３に入る。このカウンタ３はクロツク信号
CKで歩進し、２値化検波出力V₃の“１”または
“０”のレベルに応じアツプ・ダウンの各計数動
作を行なうことによつて、２値化検波出力V₃の
時間変動に追従したデイジタル計数値V₄を逐次
出力することができる。このデイジタル計数値
V₄はROM信号変換装置４のアドレス信号として
入力され、増幅器の個別選択信号V₅〜V₇にそれ
ぞれ変換される。すなわち、ROM信号変換装置
４はデイジタル計数値V₄の大きさに応じ予かじ
め設定された手順に従う増幅器の個別選択信号
V₅〜V₇をそれぞれ出力し、切替回路K₁〜K₆をそ
れぞれ駆動して各段毎に増幅器A₁〜A₁₂の離脱ま
たは挿入の組合わせ接続操作を行なう。

第３図は上記切替回路の一例を示す接続回路図
で、ベース端子ｅ〜ｉをそれぞれ備えたスイツ
チ・トランジスタQ₅〜Q₉群からなる。これらス
イツチ・トランジスタQ₅〜Q₉のコレクタは、一
つの信号増幅回路を構成する複数個の差動増幅器
の共通エミツタ端子にそれぞれ一つづつ接続さ
れ、また、エミツタ端子は一つの定電流回路８に
共通接続される。ここで、Q₁₀〜Q₁₉およびr₁〜r₆
は上記複数個の差動増幅器を構成するトランジス
タおよびエミツタ挿入抵抗をそれぞれ示すもので
ある。この回路によると、ベース端子ｅ〜ｉには
増幅器の個別選択信号の一つ（例えばV₅）のデ
コード信号（デコーダは図示しない）が入力さ
れ、スイツチ・トランジスタの一つが選択され
る。ここで、選択された一つのスイツチ・トラン
ジスタは対応する差動増幅器の共通エミツタ端子
に定電流回路８の電流を通じ選択作動せしめる。
かくして差動増幅器のそれぞれは、個別選択信号
それぞれのデコード信号で選択され、入力端子a₁
の入力に対する増幅出力をカスコード増幅回路の
トランジスタQ₂₂，Q₂₁および負荷R₁，R₂を介し、
出力端子b₁からそれぞれ出力することができる。

本実施例によれば、カウンタ３のクロツク信号
CKを高速化すると共に、信号増幅回路の縦続段
数および並列差動増幅器数を大きく設定すること
により、入力信号V₁の広範囲のレベル変動に忠
実に追従して高精度に自由利得制御を行なう増幅
回路を構成せしめ得る。これらは今日の半導体技
術を以つてすれば、きわめて容易に実現し得るも
のである。

第４図は本発明の第２の実施例を示すブロツク
回路図である。本実施例の増幅回路装置は、多段
増幅回路１０が一つの増幅器からなる可変利得増
幅器A₁₃，A₁₄の縦続接続を含んで構成される。
従つて、第１図と共通する部分には全て同一符号
が付されている。この回路構成では、可変利得増
幅器A₁₃，A₁₄は歪に影響の少ない後段部に接続
される。勿論、その縦続段数は最終段の一つに限
つてもよい。この可変利得増幅器には従来のデイ
レードAGC方式増幅回路装置におけると同一回
路構成の差動増幅器を用いることができる。この
場合、増幅器の個別選択信号V₈およびV₉はＤ／
Ａ変換器９および１０を介しアナログ電流I₁およ
びI₂にそれぞれ変換され、上記差動増幅器のダイ
オード動抵抗制御電流となる。

第５図は上記可変利得増幅器の一例を示す接続
回路図で、２つのダイオード１０，１１および
R₁の並列回路が、トランジスタQ₂₂およびQ₂₃か
らなる差動増幅器の共通エミツタ間に挿入される
可変抵抗を構成する。ここで、各ダイオードの動
抵抗k_T／qIdは制御電流源１２からの制御電流で
それぞれ制御され、共通エミツタ間の挿入抵抗を
制御電流の大きさに応答して逐次変えるよう作用
する。従つて、入力端子a₂からの入力レベルはア
ナログ電流I₁またはI₂により自動利得され出力端
子b₂から逐次出力される。ここで、ｋはボルツマ
ン定数、Ｔは絶対温度、ｑは電子の電荷量、Idは
各ダイオード電流、１３，１４はは定電流回路、
R₂は負荷抵抗、Vccは電源をそれぞれ示す。

第６図は本発明の第３の実施例を示すブロツク
回路図である。本実施例の増幅回路装置は、基準
電圧V₀近傍のコンパレータ出力の時間変動に対
しては、デイジタル計数値変換を追従せしめない
よう作用するデイジタル計数値変換の非追従帯域
設定手段を含んで構成される。従つて、第１図お
よび第４図と共通する部分には全て同一符号が用
いられる。この非追従帯域設定手段は、基準電圧
V₀に対し高／低に僅かズレた比較電圧V₀₁および
V₀₂をもつ２つのコンパレータ２ａおよび２ｂ
と、これら２値化出力を論理和演算する否定論理
和回路１５と、この出力でアツプ・ダウン・カウ
ンタ３のクロツク信号CK回路を断または接に切
替えるスイツチ回路１６とから構成される。

本実施例によれば、入力信号V₁のレベル変動
が僅少であれば、スイツチ回路１６によりこの期
間クロツク信号CKの供給は停止される。従つて、
カウンタ３は入力レベルに追従したデイジタル計
数値変換動作を一時止めるので、利得制御回路の
ジツタ動作を防止し得る。

第７図は本発明の第４の実施例を示すブロツク
回路図である。本実施例の増幅回路装置は、多段
増幅回路が複数個の直列段に分割され、直列段毎
に自動利得されるよう回路構成される。本実施例
の多段増幅回路１０は２つの直列段１０ａおよび
１０ｂに分割され、それぞれ個別に自動利得され
ることを示す。すなわち、２０は本発明による自
動利得回路を包括的に示しており、その他の同一
符号は全て前実施例と共通する部分をそれぞれ示
している。本実施例によると、入力レベルの小さ
な変動に対してはAGC回路２０のみで低レベル
の利得制御が行なわれ、これを超える変動があつ
た場合にのみ直列段１０ａを含めた全段にわたる
AGC回路動作が行なわれるようにすることがで
きる。この場合、直列段１０ａに対するAGC回
路動作がまず行なわれ、ついでAGC回路２０が
再び作動して直列段１０ｂの利得制御が細かに行
なわれる。すなわち、この場合の利得制御動作は
全段にわたり単位利得（例えば５dBと２dB）毎
に、直列段１０ａと１０ｂとの間で各段階を踏ん
でヒステリシスを描きながら追従して行くので、
直列段１０ａにおける大きな利得切替え動作を減
少せしめることができ、切替えノイズの発生をき
わめて有効に防止することができる。このように
AGC回路を２組用意すると回路素子が増えるの
で、４個のコンパレータの代わりに４値Ａ／Ｄコ
ンバータを用いてもよい。

（発明の効果） 以上詳細に説明したように、本発明増幅回路装
置は複数個の増幅器を並列接続した信号増幅回路
の縦続接続を含み、入力レベルの変動に追従する
デイジタル信号で各段の出力利得が自動制御され
るので、入力信号レベルの変動に忠実に応答する
高精度の自動利得制御出力を得ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロツク
回路図、第２図はコンパレータの一例を示す接続
回路図、第３図は切替回路の一例を示す接続回路
図、第４図は本発明の第２の実施例を示すブロツ
ク回路図、第５図は可変利得増幅器の一例を示す
接続回路図、第６図は本発明の第３の実施例を示
すブロツク回路図、第７図は本発明の第４の実施
例を示すブロツク回路図である。 １０……多段増幅回路、１０ａ，１０ｂ……分
割直列段、１……検波器、２，２ａ，２ｂ……コ
ンパレータ、３……アツプ・ダウン・カウンタ、
４……ROM信号変換装置、A₁〜A₁₂……個別増
幅器、A₁₃，A₁₄……可変利得増幅器、K₁〜K₆…
…切替回路、V₁……入力信号、V₂……検波出力、
V₃……２値化検波出力、V₄……デイジタル変換
計数値、V₅〜V₉……増幅器選択信号、CK……ク
ロツク信号、I₁，I₂……アナログ制御電流、９，
１０……Ｄ／Ａ変換器、V₀……基準電圧、１５
……否定論理和回路、１６……スイツチ回路、２
０……直列段１０ｂのAGC回路、ａ……入力端
子、ｂ，ｃ……出力端子。

Claims (1)

1. 【特許請求の範囲】 １ 利得がそれぞれ異なる複数個の増幅器をそれ
   ぞれ並列接続した複数個の信号増幅回路の縦続接
   続からなる多段増幅回路とこの多段増幅回路の自
   動利得制御回路とを備える増幅回路装置におい
   て、 前記自動利得制御回路は、前記多段増幅回路の
   出力の一部を検出する検波手段と、 前記検波手段の出力レベル変動に応答して基準
   電圧とのレベル差を２値化し２値化検波出力を出
   力する比較回路と、 前記２値化検波出力の時間的変動に追従して前
   記２値化検波出力をデイジタル計数値に逐次変換
   するデイジタル計数値変換手段と、 前記デイジタル計数値に対応する前記多段増幅
   回路における前記複数個の信号増幅回路のそれぞ
   れごとの前記複数個の増幅器の予め設定した接続
   の組合せを指定する増幅器選択指定を記憶する記
   憶手段を有し前記デイジタル計数値に応答して前
   記記憶手段から対応する前記増幅器選択指定を選
   択し接続する増幅器の個別選択接続手段とを備え
   ることを特徴とする増幅回路装置。 ２ 前記多段増幅回路が一つの増幅器からなる可
   変利得増幅回路の縦続接続を含み、前記デイジタ
   ル計数値に応答するアナログ電流により利得制御
   する自動利得制御回路を備えることを特徴とする
   請求項１記載の増幅回路装置。 ３ 前記多段増幅回路が複数個の直列段に分割さ
   れることを特徴とする請求項１または２記載の増
   幅回路装置。 ４ 前記デイジタル計数値変換手段は前記２値化
   検波出力をクロツク信号で歩進計数するアツプダ
   ウンカウンタにより構成されることを特徴とする
   請求項１記載の増幅回路装置。 ５ 前記デイジタル計数値変換手段に、前記検波
   手段出力レベルと前記基準電圧近傍の比較電圧と
   のレベル差変動に不感動の比較回路出力時間変動
   に対する非追従帯域設定手段を設けたことを特徴
   とする請求項１記載の増幅回路装置。 ６ 前記増幅器の個別選択接続手段は前記記憶手
   段であるROMから予め記憶した前記増幅器選択
   指定を前記デイジタル計数値によりアドレス指定
   されて読出し増幅器選択信号に変換するROM信
   号変換装置と、前記増幅器選択信号で作動する切
   替スイツチ回路とを有することを特徴とする請求
   項１記載の増幅回路装置。 ７ 前記増幅器選択信号をアナログ電流に変換す
   るデイジタルアナログ変換器を備えることを特徴
   とする請求項６記載の増幅回路装置。