JPS61133713A

JPS61133713A - Ａｇｃ装置

Info

Publication number: JPS61133713A
Application number: JP25540884A
Authority: JP
Inventors: Mitsutoshi Sugawara; 光俊菅原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-12-03
Filing date: 1984-12-03
Publication date: 1986-06-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はＡＧＣ装置に関し、特に集積回路に適したＡＧ
Ｃ装置に関する。

（従来の技術）従来から可変利得増幅回路は、広範囲の入力レンジにわ
たり一定の出力を得る場合等に広く用いられている。従
来の可変利得増幅回路には何らかの可変インピーダンス
素子あるいは可変相互コンダクタンス素子を用いて利得
を可変していたが、この可変素子のダイナミックレンジ
は小さく、そのため広範囲の入力レンジにわたり歪なく
増幅するのは困難であった。これに対して、多段にわた
り可変利得増幅器を縦続接続し、各段の利得を各々制御
するディレードＡＧＣを用いる手段があり、この手段に
よれば歪や雑音の点で前記回路よりは改良されるものの
十分とはいえないのが現状であった。本発明は、歪、ノ
イズ等を改善したＡＧＣ装置に関する。

第２図は従来のディレードＡＧＣ装置の一例のブロック
図である。入力端子ｌから入力された信号は可変利得増
幅器２〜４で増幅され、そのまま出力端子６に出力され
るか、あるいは検波器５を介して出力端子７に出力され
る。この検波器５の出力はＡＧＣ制御回路８に供給され
、検波器５の出力に応じて各可変利得増幅器２〜３に与
える制御電圧又は電流を決定する。この増幅器の各段の
利得の配分は検波器５の出力に応じてあらかじめ定めら
れている。

通常、弱入力時は信号対雑音比の点で初段の利得を下げ
るのは得策でないので、後段から利得をしぼってゆくよ
うにしている。一方、強入力時にもし初段が利得をもっ
ていると、この段で過大入力のため歪んだり、あるいは
さらに増幅されて次段で歪んだりしてしまうため、所定
の入力レベルから初段をしぼりこむようにしている。こ
のような制御手順は、ＡＧＣ回路８の中に実質的にコン
パレータの役をはたす回路（トランジスタやダイオード
）を入れ、検波出力が所定値になったところで初段をし
ばりこむことにより笑現している。

このようなディレードＡＧＣは広く用いられており１、
可変利得増幅器２〜３０間に周波数変換段を挿入するこ
とも多い。また、これら増幅器の段数も２〜６段程度の
回路かある８このディレードＡＧＣ装置には、次のような問題かある
。まず、多段にわたって歪な（かつ信号対雑音比を悪化
させないように利得をしほろ際の各段のＡＧＣ制御信号
を最適に作り出すのが難かしく、かつバラツキやすい点
である。次に、各段に用いられる可変利得増幅器の特性
を高利得時と低利得時（強入力時）のいずれにおいても
最適化するのが難かしい点である。

第３図は従来の可変利得増幅器の一例の回路図で、第２
図の可変利得増幅器２〜４に相通するものである。信号
入力端子１１から信号が入力される。入力端子３２から
ＡＧＣ制御信号が供給されてｔ流源１６がカットオフの
ときは、トランジスタ１２．２０からなる差動増幅器と
して動作し、出力端子２３に出力を生ずる。ｌた、トラ
ンジスタ１２．２０の各エミッタ間には抵抗１７がある
ため、この回路の増幅度はほぼ抵抗２１と抵抗１７の比
で与えられる。定電流源１４．１９はバイアス用回路で
あり、２２は電源である。なお、入力端子１１．３１と
接続されるトランジスタ１２゜２０の各ペースには、図
示していないが、所定のバイアスがかけられているもの
とする。

−万、ＡＧＣ制御信号が供給され電流源１６が流れると
、ダイオード１５．１８が導通して抵抗１７に並列にダ
イオード１５，１８の動抵抗が入ることになり、差動増
幅器の増幅度が上昇する。

これらダイオード１５，１８の動抵抗はに’ｓ’／ｑＩ
ａで与えられる。ここで、ｋはポルツマン定数、Ｔは絶
対温度、ｑは電子の電荷、Ｉｄは各ダイオードに流れる
電流でＡＧＣ制御信号（１６）の１／２である。従って
、Ｉｄ　＝１　ｍＡとすると約２６Ωの抵抗値となり、
Ｉｄ　”　０．１　ｍＡとすると２６０Ωとなり、Ｉｄ
に応じて動抵抗が可変でき、したがって利得が可変でき
る。この回路の代表例としては一６ｄＢから＋２０　ｄ
Ｂの制御範囲のものがある。

この回路において、強入力時はＡＧＣ制御信号の電流源
１６がカットオフとなるため、抵抗１７によりきわめて
直線性のよい（歪の少ない）増幅が可能であり、その利
得も抵抗２１，１７の比で与えられるので、集積回路化
したときにもバラツキが少ない。

一方、弱入力のときは、ＡＧＣ制御信号によっ”（’Ｉ
ＩＥ流源１６が動作し、ダイオード１５．１６　　が導
通するが、その動抵抗はＡＧＣ制御信号（１６）の値に
よるため、バラツキ要素がふえてしまう。

また、中程度の入力のときは、ＡＧＣ制御信号（１６）
が小さな値となり、ダイオード１５．１８が比較的高い
動抵抗となるように制御されるが、トランジスタ１２，
２０．ダイオード１５，１８　　の直線性は各々ｋＴ／
ｑ　：　２６　ｍＶｐｐ　　程度しかないためせいぜい
１００　ｍＶｐｐ以上の信号が入力されると歪んでしま
うことになる。そのためこれよりも弱い入力で、すでＫ
ＡＧＣ制御信号（１６）をることになる。

したがって、第３図の回路を複数個用いた第２図のよう
なディレードＡＧＣ回路においては、各段ともその入力
が１００ｍＶｐｐになる直前で各人ＧＣ制御信号（１６
）をカットオフにするように制御する必要があるが、各
段の利得のバラツキ、ＡＧＣ制御信号を各段へ与える回
路８のバラツキ等のために、きわめてむずかしいという
問題があった。

（発明の目的）本発明の目的は、このような欠点を除き、弱入力時、中
入力持、強入力時いずれにおいても最適な利得制御ので
きるＡＧＣ装置を提供することにある。

（発明の構成）本発明の構成は、入力信号を利得制御信号に応じて増幅
する可変利得増幅器と、この増幅器の出力を検波する検
波手段と、この検波手段の出力から前記利得制御信号を
形成する利得制御手段とを含むＡＧＣ装置において、前
記利得制御手段が、前記検波手段の出力を基準電圧と比
較する比較手段と、この比較手段の出力に従って増減計
数を行うカウンタ手段と、このカウンタ手段のカウント
値に応じた出力を前記利得制御信号とする信号変換手段
とを有することを特徴とする。なお、前記信号変換手段
が、カウンタ手段のカウント値をアドレスとして所定記
憶値を読出す記憶手段と、この記憶手段の出力をアナロ
グ信号に変換して利得制御信号とするＤ／Ａ変換手段と
から構成することもできる。

（発明の原理）本発明の特徴は、検波出力が所定の基準電圧より大きい
か、小さいかによってｒｌＪ、　　ｒＯＪの２値のデジ
タル値に変換し、かかるデジタル値でカウンタをアップ
又はダウンさせることにより、ＡＧＣ制御信号をデジタ
ル値として得られるようにしたことにある。このデジタ
ル値を、あらかじめ設定されている最適なＡＧＣ制御手
順（すなわち、所定入力のときどの増幅器の利得をいく
らにするかという手順〕のデジタル値に変換し、さらに
Ｄ／Ａ変換器を用いてアナログ信号に直して各増幅段の
利得を決定するので、容易に最適なＡＧＣ制御を実現で
きる。

このデジタル的な変換による最適な手順を決定するため
、アナログ回路であらかじめ作りこまれている制御手順
のようにバラツクことかなく、さらにノイズや歪を測定
して、それらが最小になるようなＡＧＣ制御手順を学習
してそれを記憶しておけば、それに基いてＡＧＣ制御を
行うことも容易である。

（実施例）次に図面により本発明の詳細な説明する。

第１図は本発明の一実施例のブロック図である。

図中、第２図と同じ構成要素には同一の番号を付してい
る。本実施例は、検波器５の出力を基準電圧２４と比較
器２５で比較し、その出力をアップダウンカウンタ２６
のアップダウン切換端子に接続し、このアップダウンカ
ウンタ２６にはクロックが内蔵されている。このアップ
ダウ／カウンタ２６０カウント値をアドレス入力とする
メモリ２７のデータ出力はそれぞれＤ／Ａ変換器２８〜
３０を介して各増幅器２〜４の利得制御端子に接続され
ている。

まず、無信号時、カウンタ２６の値は零となっているが
、信号が入力されると検波器５の出力は増大して規準電
圧２４をこえるためコンパレータ２５の出力はハイレベ
ルになり、カウンタ２６はカウントアツプされる。した
がって、メモリ２７の内容に応じてＤ／Ａコンバータ２
８〜３０を介して増幅器２〜４の各利得をしぼるように
する。

この結果、検波器５の出力が大きければ、さらにこれを
くりかえす。

また、メモリ２７には、アドレスに応じてだんだん利得
をしぼるようにし、かつノイズや歪の少ない利得配分と
なるような各増幅器２〜４０制真電圧に相当する値をあ
らかじめ記憶させておいであるので、アップダウンカウ
ンタ２６がアップすればそれに応じて利得かだんだん下
ってゆき、検波器５の出力が低下する。また、検波器５
の出力が基準電圧２４より低下すると、こんどはカウン
タ２６の値がダウンし、メモリ２７、Ａ／Ｄ変換器２８
〜３０を介して増幅器２〜４の利得をアップさせ、検波
器５の出力を増大させる２つまり、負帰還動作をし、結
局検波器５の出力がほぼ規準電圧２４と等しくなるとこ
ろに収束し、すなわち出力にＡＧＣがかかる。この検波
器７の出力の取出し方は、平均値型、ピーク型又は所定
タイミングでのサンプリング型のいずれでもよく、それ
ぞれ平均値ＡＧＣ，ピークＡＧＣ，オードＡＧＣに対応
できる。なおコンパレータ２５の出力に対し、デジタル
的に平均をとったり、ピークを取ったり、あるいは所定
タイミングのデータのみ有効とすることもできる。

なお、カウンタ２６としては、ここではアップダウンカ
ウンタとして説明して来たが、これは必ずしもアップダ
ウンカウンタである必要はな（、たとえばメモリもしく
はレジスタと計算ユニット（ＡＬＵ）を用い、実質的に
カウンタを実現してもよ（、こうすることによりマイク
ロコンビエータ等を用いたハードウェアで実現すること
が容易である。

さらに、本実施例ではカウント値をメモリ２７を用いて
データ変換し、谷り／Ａコンバータ２８〜３０に与える
ようになっているが、これは次のようにしてもよい。す
なわち、カウント値と各Ｄ／Ａコンバータに与えるデジ
タル値の関係を与える関数（折れ線近似でもよい）をあ
らかじめもとめておくことができるから、この関数を計
算する手段（たとえばＣＰＵ、　　プログラム、メモリ
等）を用いて、カウント値から各Ｄ／Ａコ／バータに与
える値を算出することができる。こうすることによりマ
イクロコンビエータ等を用いたハードウェアで実現する
ことが容易となる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
のディレードＡ　Ｇ　Ｃ型可変利得増幅器の一例のブロ
ック図、第３図は第２図の可変利得増幅器の一段分の回
路図である。図において、１．１１＝ｉ士・・・・・・
入力端子、２．　３．　４・・・・・・増幅器（一段分
）、５・・・・・・検波器、６．　７．　２３・・・・
−・出力端子、８・・・・・・ＡＧＣ回路、１２，２０
・・・・・・トランジスタ、１５，１８・・・・・・ダ
イオード、１４．１９・・・・−・定電流源、１６・・
・・・・ＡＧＣ電流源、１７．２１・・・・・・抵抗、
２２・・・・−・電源、２４・・・・・・基準電源、２
５・・・・・・比較器、２６・・・・・・カウンタ、２
７・・・・・・メモＩＪ％２８〜３０・・・・・・Ｄ／
Ａコンバータ、３１，３２・・・・・・入力端子である。＄　／　　図

Claims

【特許請求の範囲】１）入力信号を利得制御信号に応じて増幅する可変利得
増幅器と、この増幅器の出力を検波する検波手段と、こ
の検波手段の出力から前記利得制御信号を形成する利得
制御手段とを含むＡＧＣ装置において、前記利得制御手
段が、前記検波手段の出力を基準電圧と比較する比較手
段と、この比較手段の出力に従って増減計数を行うカウ
ンタ手段と、このカウンタ手段のカウント値に応じた出
力を前記利得制御信号とする信号変換手段とを有するこ
とを特徴とするＡＧＣ装置。２）信号変換手段が、カウンタ手段のカウント値をアド
レスとして所定記憶値を読出す記憶手段と、この記憶手
段の出力をアナログ信号に変換して利得制御信号とする
Ｄ／Ａ変換手段とからなる特許請求の範囲第１項記載の
ＡＧＣ装置。