JPH04195895A - Ic memory - Google Patents

Abstract

PURPOSE:To make data having a data width of continuous 2n bit accessible from any bit position with one access by giving a memory selection signal 0 or 1 bit shift in a shift circuit by means of the address input of (n) bit and an input with a specified access width of (n) lines. CONSTITUTION:The address input 101 is inputted to an address decoder circuit 102, the memory selection signal 103 is outputted, and this memory selection signal 103 is inputted to memory blocks 110-113 via shift circuits 120-123. And, the bit address input 162 of (n) lines and the input 163 with the specified access width of (n) lines are inputted, and the memory selection signal 103 in the memory block of the bit, which is in more front position than the bit specified by the bit address input 162 in the memory selection signal 103 of 2<m> lines, is shifted by 1 bit. Thus, the data having the data width of 2<n> bit from any bit position is accessed by one access.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＣメモリに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to IC memory.

〔従来の技術〕[Conventional technology]

第３図は従来のＩＣのメモリ（データ幅が４ビット）の
ブロック図である。FIG. 3 is a block diagram of a conventional IC memory (data width is 4 bits).

入出力１１Ｊ御信号群３６０が制御回路３６１に入力さ
れ、その出力としてメモリのアクセスと入出力用の制御
信号が発生する。アドレスデコード回路３０２にはその
制御信号とアドレス入力信号３０１が入力され、その出
力として全アドレス値１つ１つに対応するメモリ選択信
号３０３が出力される。各ビットに対応するメモリブロ
ック３１０（ビットＯ用）、メモリブロック３１１（ビ
ット１用）、メモリブロック３１２（ビット２用）、メ
モリブロック３１３（ビット３用）はメモリ選択信号３
０３をブロック内のメモリセル１つ１つの選択信号とし
て入力し、選ばれたメモリセルに対し各々のデータ線３
３０〜３３３と対応付ける。The input/output 11J control signal group 360 is input to a control circuit 361, and control signals for memory access and input/output are generated as its output. The control signal and address input signal 301 are input to the address decode circuit 302, and a memory selection signal 303 corresponding to each of all address values is outputted as its output. Memory block 310 (for bit 0), memory block 311 (for bit 1), memory block 312 (for bit 2), and memory block 313 (for bit 3) corresponding to each bit are connected to memory selection signal 3.
03 is input as a selection signal for each memory cell in the block, and each data line 3 is input to the selected memory cell.
30 to 333.

各々のビットに対応した４個のデータ入出力バッファ３
４０〜３４３は制御回路３６１からの入力または出力の
指定およびアクセス動作要求信号により、データ信号線
３５０と前データ線３３０〜３３３の間で入出力を行う
。4 data input/output buffers 3 corresponding to each bit
40 to 343 perform input/output between the data signal line 350 and the previous data lines 330 to 333 in response to an input or output designation and an access operation request signal from the control circuit 361.

上記ＩＣメモリの場合、入力されるアドレスは各メモリ
ブロックに対し共通のアドレスとなり、１回のメモリア
クセス操作により、各メモリブロックの同一アドレスの
内容を同時にアクセスすることになる。In the case of the above-described IC memory, the input address is a common address for each memory block, and one memory access operation simultaneously accesses the contents of the same address in each memory block.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のＩＣメモリは、ある特定の数ビット（例
えば８ビット）を単位とするデータに対してアドレスを
割り付【プて入出力する方式であるため、ビット単位で
連続なメモリ空間を仮想して操作する形式の用途（例え
ばビットマツプ形式デイスプレィ）に対しては、ビット
単位にアドレスを指定し、そこから連続したあるビット
数分のデータを入出力したい場合、たとえデータの信号
線が回路的に前記ビット数以上あっても、そのビット単
位のアドレスの値が、その回路的に単位とするビット数
の整数倍の場合以外は、入出力操作を１度では行えず、
２回の操作を必要とするという欠点があった。The conventional IC memory mentioned above is a system that assigns addresses to data in units of a certain number of bits (e.g. 8 bits) and inputs/outputs it, so it virtually creates a contiguous memory space in bits. For applications in which data is manipulated (for example, bitmap format displays), if you specify an address in bit units and want to input/output a certain number of consecutive bits of data from there, even if the data signal line is Even if there are more than the above number of bits, the input/output operation cannot be performed at once unless the value of the address in bit units is an integral multiple of the number of bits that are the unit in the circuit,
This method has the drawback of requiring two operations.

本発明の目的は、１回のアクセスで連続した２ｎビット
のデータ幅のデータを任意のビット位置からアクセスで
きるＩＣメモリを提供することである。An object of the present invention is to provide an IC memory that can access data with a continuous data width of 2n bits from any bit position in one access.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のＩＣメモリは、 ｍ本のアドレス入力と、 ２ｎ個のメモリブロックと、 前記ｍ本のアドレス入力より２ｍ本のメモリ選択信号を
出力するアドレスデコード回路と、連続する２ｎビット
のデータのどのビットからアクセスするかを指定するｎ
本のビットアドレス入力と、 同時に何ビットアクセスするかを指定するｎ本のアクセ
ス幅指定入力と、 メモリブロックに対する読出し／書込みを指定する入出
力１１ＪＩＩＩ信号群と、 メモリブロック毎に設けられ、アドレスシフト要求信号
により前記アドレスデコード回路からの２７本のメモリ
選択信号をＯまたは１ビットシフトし、当該メモリブロ
ックに出力する２ｎ個のシフト回路と、 メモリブロック毎に設けられ、当該メモリに書込まれ、
または読出されるデータを保持する、２ｎ個のデータ入
出力バッファと、 前記入出力ＩＩＩＩＩｌ信号群とビットアドレス入力と
アクセス幅指定入力を入力し、各メモリブロックと各デ
ータ入出力バッファにアクセス要求信号を、各シフト回
路にアドレスシフト要求信号を出力する制御回路を有す
る。The IC memory of the present invention has m address inputs, 2n memory blocks, an address decoding circuit that outputs 2m memory selection signals from the m address inputs, and which of consecutive 2n bits of data. n specifies whether to access bits first
A book bit address input, n access width specification inputs that specify how many bits to access simultaneously, an input/output 11JIII signal group that specifies reading/writing to a memory block, and an address shift function provided for each memory block. 2n shift circuits that shift the 27 memory selection signals from the address decoding circuit by 0 or 1 bit according to the request signal and output them to the memory block;
Or input 2n data input/output buffers that hold the data to be read, the input/output III signal group, bit address input, and access width designation input, and send an access request signal to each memory block and each data input/output buffer. has a control circuit that outputs an address shift request signal to each shift circuit.

〔作用〕[Effect]

ビットアドレス入力とアクセス幅指定入力を入力して、
２ｒｒ１本のメモリ選択信号のうちビットアドレス入力
で指定されたビットより前にあるビットのメモリブロッ
クのメモリ選択信号を１ビットシフトするので、１回の
アクセスで任意のビット位置から２ｎビットのデータ幅
のデータをアクセスできる。Input the bit address input and access width specification input,
2rrThe memory selection signal of the memory block of the bit before the bit specified by the bit address input is shifted by 1 bit among one memory selection signal, so a data width of 2n bits can be obtained from any bit position in one access. data can be accessed.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のＩＣメモリ（ＩＫ×４ビッ
トのＩＣメモリ）のブロック図、第２図は第１図中のシ
フト回路１２ｎ〜１２３のブロック図である。FIG. 1 is a block diagram of an IC memory (IK×4 bit IC memory) according to an embodiment of the present invention, and FIG. 2 is a block diagram of shift circuits 12n to 123 in FIG. 1.

１０本のアドレス入力１０１がアドレスデコード回路１
０２に入力され、１０２４本のメモリ選択信号１０３を
出力する。このメモリ選択信号１０３はメモリブロック
１１０〜１１３には直接入力されず、メモリブロック１
１０にはシフト回路１２ｎを介して入力され、メモリブ
ロック１１１にはシフト回路１２ｎを介して入力され、
メモリブロック１１２にはシフト回路１２２を介して入
力され、メモリブロック１１３にはシフト回路１２３を
介して人力される。各メモリブロック１１０〜１１３で
選択されたメモリセルは前述した従来例と同様に各々の
データ信号線１３０〜１３３を介して各々のデータ入出
力バッファ１４０１データ入出力バッファ１４１、デー
タ入出力バッファ１４２、データ入出力バツファ１４３
によりデータ信号線１５０と接続されて入出力を行う。10 address inputs 101 are address decode circuit 1
02 and outputs 1024 memory selection signals 103. This memory selection signal 103 is not directly input to memory blocks 110 to 113;
10 is inputted via a shift circuit 12n, and inputted to the memory block 111 via a shift circuit 12n,
The signal is inputted to the memory block 112 via the shift circuit 122, and inputted to the memory block 113 via the shift circuit 123. The memory cells selected in each memory block 110-113 are connected to each data input/output buffer 1401, data input/output buffer 141, data input/output buffer 142, Data input/output buffer 143
It is connected to the data signal line 150 and performs input/output.

本実施例では、制御回路１６１に従来例と同様の入出力
制御信号群１６０と、新たに付加された４個のビットデ
ータのどのビットからアクセスするかを指定する２本の
ビットアドレス入力信号１６２と、同時に何ビットアク
セスするかを指定する２本のアクセス幅指定入力信号１
６３を入力して各シフト回路１２ｎ〜１２３にシフト制
御信号１７０〜１７３を出力する。シフト制御信号１７
０〜１７３は各シフト回路１２ｎ〜１２３に対し具体的
にはアクセス要求信号とアドレスシフト要求信号の２本
の信号により構成されている。In this embodiment, the control circuit 161 receives an input/output control signal group 160 similar to the conventional example, and two bit address input signals 162 that specify which bit of the newly added four bit data is to be accessed. and two access width specification input signals 1 that specify how many bits to access simultaneously.
63 and outputs shift control signals 170-173 to each shift circuit 12n-123. Shift control signal 17
Specifically, signals 0 to 173 are composed of two signals, an access request signal and an address shift request signal, for each shift circuit 12n to 123.

制御回路１６１の入力信号と出力信号の対応を表１に示
す。Table 1 shows the correspondence between input signals and output signals of the control circuit 161.

表　　　１ ここでは、入出力制御信号群１６０をアクセス要求信号
（Ａ）と書込み信号（Ｂ）で実現した場合を示す。ここ
で入力部分で「１」と記述された所は要求有り、「０」
と記述された所は要求無しを示す。またｒＸＪと記述さ
れた所はＯまたは１のどちらも関係しないことを示す。Table 1 Here, a case is shown in which the input/output control signal group 160 is realized by an access request signal (A) and a write signal (B). Where "1" is written in the input part, there is a request, "0"
Where it is written indicates that there is no request. Further, the place where rXJ is written indicates that neither O nor 1 is involved.

また、ビットアドレス入力信号１６２は２桁の２進数で
表し、「００」がごットＯからデータの上位方向へのア
クセス、「０１」がビット１からデータの上位方向への
アクセス、「１０」が同様にビット２からのアクセス、
「１１」がビット３からのアクセスを意味する。また、
アクセス幅指定入力信号１６３は２桁の２進数で表し、
「ＯＯ」が１ビットのアクセス、「０１」が２ビットの
アクセス、「１０」が３ビットのアクセス、「１１」が
４ビットのアクセスを要求していることを示している。The bit address input signal 162 is expressed as a two-digit binary number, where "00" is for accessing from bit 0 to the upper part of the data, "01" is for accessing from bit 1 to the upper part of the data, and "10" is for accessing from bit 1 to the upper part of the data. ” is similarly accessed from bit 2,
"11" means access from bit 3. Also,
The access width designation input signal 163 is expressed as a two-digit binary number,
"OO" indicates a 1-bit access, "01" indicates a 2-bit access, "10" indicates a 3-bit access, and "11" indicates a 4-bit access.

また、出力部分でのｒＯＪまたはｒｌＪと記述された所
は後述する第２図におけるシフト回路に対応している。Furthermore, the portions described as rOJ or rlJ in the output portion correspond to the shift circuit in FIG. 2, which will be described later.

この回路において、例えばビットアドレス入力信号１６
２にデータの上位方向に２ビットシフトされた位置から
の指定を意味する２進数の「１０」が入力され、アドレ
ス幅指定入力信号１６３に４ビットのアクセスを示す２
進数の「１１」が入力され、入出力制御信号群１６０が
読出し要求を示す場合は、表１から全てのシフト回路１
２ｎ〜１２３へのアクセス要求信号は１となり、シフト
要求信号はシフト回路１２ｎとシフト回路１２ｎへは１
が入力され、シフト回路１２２とシフト回路１２３へは
Ｏが入力される。一方、アドレス入力１０１から入力さ
れたアドレスは、アドレスデコード回路１０２により１
０２４本のメモリ選択信号１０３のうち１本のみアクテ
ィブになって出力される。その結果、メモリブロック１
１３とメモリブロック１１２は当該アドレスのメモリセ
ルが選択されるが、前記のアドレスシフト要求信号によ
り、メモリブロック１１０とメモリブロック１１１は、
シフト回路１２ｎとシフト回路１２ｎにより、１０２４
本のメモリ選択信号１０３に対し各々１アドレス上位方
向にシフトされたものが各メモリブロック１１０．１１
１に入力され、該当アドレス−１１に当るメモリセルが
選択される。In this circuit, for example, the bit address input signal 16
A binary number "10" indicating a specification from a position shifted by 2 bits in the upper direction of the data is input to 2, and the address width specification input signal 163 is input to 2 indicating a 4-bit access.
When the base number "11" is input and the input/output control signal group 160 indicates a read request, from Table 1, all shift circuits 1
The access request signal to 2n to 123 is 1, and the shift request signal is 1 to shift circuit 12n and shift circuit 12n.
is input, and O is input to shift circuit 122 and shift circuit 123. On the other hand, the address input from the address input 101 is processed by the address decoding circuit 102.
Only one of the 024 memory selection signals 103 becomes active and is output. As a result, memory block 1
13 and memory block 112, the memory cell at the address is selected, but due to the address shift request signal, memory block 110 and memory block 111 are
By the shift circuit 12n and the shift circuit 12n, 1024
Each memory block 110.11 is shifted upward by one address with respect to the main memory selection signal 103.
1, and the memory cell corresponding to the corresponding address -11 is selected.

すなわち、上位２ビットは川石のメモリ選択信号が示す
アドレスが選ばれ、下位２ビットは次のアドレスが選ば
れる。その結果全体として２ビット上位方向にシフトし
た４ビットのデータがデータ入出力バッファ１４０〜１
４３を介してデータ信号線１５０に出力される。That is, the address indicated by Kawaishi's memory selection signal is selected for the upper two bits, and the next address is selected for the lower two bits. As a result, 4 bits of data shifted 2 bits upwards are transferred to the data input/output buffers 140 to 1.
43 to the data signal line 150.

第２図は第１図中のシフト回路１２ｎ〜１２３の回路図
である。２ｎ１１〜２ｎ１１ｏ２４は１０２４本のメモ
リ選択入力信号、２ｎ５１〜２ｎ５　＋ｏ　２ｎ１は各
々１０２４個の２本のメモリ選択信号から１本を選ぶデ
ータセレクト回路、２ｎ３はシフト要求信号、２ｎ２は
アクセス要求信号、２ｎ４はインバータ、２ｎ６１〜２
ｎ６１ｏ２４は各々変換された１０２４本のメモリ選択
出力信号を示す。FIG. 2 is a circuit diagram of shift circuits 12n to 123 in FIG. 1. 2n11 to 2n11o24 are 1024 memory selection input signals, 2n51 to 2n5 +o 2n1 are data select circuits each selecting one from 1024 two memory selection signals, 2n3 is a shift request signal, 2n2 is an access request signal, 2n4 is inverter, 2n61~2
n61o24 indicates 1024 converted memory selection output signals.

第２図から分るように、アクセス要求信号２ｎ２がＯの
場合は全てのメモリ選択出力信号２ｎ６１〜２ｎ６１０
２４は０になり、全てのメモリセルは選ばれない。アク
セス要求信号２ｎ２が１の場合はもしシフト要求信号２
ｎ３０のが場合は全てのメモリ選択出力信号２ｎ６１〜
２ｎ６１ｏ　２４にはメモリ選択信号２ｎ１１〜２ｎ１
１０２４と同じ内容が出力される。As can be seen from FIG. 2, when the access request signal 2n2 is O, all memory selection output signals 2n61 to 2n610
24 becomes 0 and all memory cells are not selected. If access request signal 2n2 is 1, shift request signal 2
In case of n30, all memory selection output signals 2n61~
2n61o 24 has memory selection signals 2n11 to 2n1
The same content as 1024 is output.

一方、アクセス要求信号２ｎ２が１の場合は、各々隣の
メモリ選択信号２ｎ１２〜２ｎ１　＋ｏ　２，１と２ｎ
１１が、メモリ要求出力信号２ｎ６１〜２ｎ６１ｏ　２
ｔに出力される。On the other hand, when the access request signal 2n2 is 1, the adjacent memory selection signals 2n12 to 2n1 +o 2,1 and 2n
11 is the memory request output signal 2n61 to 2n61o 2
It is output at t.

上記のデータセレクト回路は１０２４個であるが、集積
回路の設計上規則的の並んでいるため簡単に小さい面積
で実現できる。The number of data select circuits mentioned above is 1024, but because they are arranged regularly in the design of the integrated circuit, they can be easily implemented in a small area.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、ｎビットのアドレス入力
とｎ本のアクセス幅指定入力によりアドレスシフト要求
信号をシフト回路に出力し、メモリ選択信号をＯまたは
１ビットシフトすることにより、ｍのアドレス幅と２ｎ
ビットのデータ幅を持つＩＣメモリのデータアクセスが
、１回のアクセスで連続した前記データ幅のデータを任
意のビット位置からアクセスでき、ビットマツプされた
ビデオ−ＲＡＭのようなＩＣメモリに利用された場合効
率の良いデータアクセスが可能となる。As explained above, the present invention outputs an address shift request signal to a shift circuit using an n-bit address input and n access width designation inputs, and shifts the memory selection signal by 0 or 1 bit, thereby allowing the address of m Width and 2n
When accessing data from an IC memory with a data width of bits, continuous data of the data width can be accessed from any bit position in one access, and when used in an IC memory such as a bit mapped video-RAM. Efficient data access becomes possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のＩＣメモリのブロック図、
第２図は第１図中のシフト回路１２ｎ〜１２３の回路図
、第３図はＩＣメモリの従来例のブロック図である。 １０１・・・アドレス入力、 １０２・・・アドレスデコード回路、 １０３・・・メモリ選択信号、 １１０〜１１３・・・メモリブロック、１２ｎ〜１２３
・・・シフト回路、 １３０〜１３３・・・データ線、 １４０〜１４３・・・データ入出力バッファ、１５０・
・・データ信号線、 １６０・・・入出力制御信号群、 １６１・・・１ＩＩ１１！１１回路、 １６２・・・ビットアドレス入力信号、１６３・・・ア
クセス幅指定入力信号、２ｎ１１〜２ｎ１　＋ｏ　２４
・・・メモリ選択入力信号、２ｎ２・・・アクセス要求
信号、 ２ｎ３・・・シフト要求信号、 ２ｎ４・・・インバータ、 ２ｎ５１〜２ｎ５１０２４・・・データセレクト回路、
２ｎ６１〜２ｎ６１ｏ　２４・・・メモリ選択出力信号
。FIG. 1 is a block diagram of an IC memory according to an embodiment of the present invention.
FIG. 2 is a circuit diagram of shift circuits 12n to 123 in FIG. 1, and FIG. 3 is a block diagram of a conventional example of an IC memory. 101...Address input, 102...Address decoding circuit, 103...Memory selection signal, 110-113...Memory block, 12n-123
...Shift circuit, 130-133...Data line, 140-143...Data input/output buffer, 150-
...Data signal line, 160...I/O control signal group, 161...1II11!11 circuit, 162...Bit address input signal, 163...Access width designation input signal, 2n11 to 2n1 +o 24
...Memory selection input signal, 2n2...Access request signal, 2n3...Shift request signal, 2n4...Inverter, 2n51 to 2n51024...Data select circuit,
2n61-2n61o 24...Memory selection output signal.

Claims (1)

【特許請求の範囲】 １）ｍビットのアドレス幅と２＾ｎビットのデータ幅を
持つメモリＩＣであつて、 ｍ本のアドレス入力と、 ２＾ｎ個のメモリブロックと、 前記ｍ本のアドレス入力より２＾ｍ本のメモリ選択信号
を出力するアドレスデコード回路と、連続する２＾ｎビ
ットのデータのどのビットからアクセスするかを指定す
るｎ本のビットアドレス入力と、 同時に何ビットアクセスするかを指定するｎ本のアクセ
ス幅指定入力と、 各メモリブロックに対する読出し／書込みを指定する入
出力制御信号群と、 メモリブロック毎に設けられ、アドレスシフト要求信号
により前記アドレスデコード回路からの２＾ｍ本のメモ
リ選択信号を０または１ビットシフトし、当該メモリブ
ロックに出力する２＾ｎ個のシフト回路と、 メモリブロック毎に設けられ、当該メモリに書込まれ、
または読出されるデータを保持する、２＾ｎ個のデータ
入出力バッファと、 前記入出力制御信号群とビットアドレス入力とアクセス
幅指定入力を入力し、各メモリブロックと各データ入出
力ブッファにアクセス要求信号を、各シフト回路にアド
レスシフト要求信号を出力する制御回路を有するＩＣメ
モリ。[Scope of Claims] 1) A memory IC having an address width of m bits and a data width of 2^n bits, comprising: m address inputs, 2^n memory blocks, and the m addresses. An address decoding circuit that outputs 2^m memory selection signals from its input, n bit address inputs that specify which bit of consecutive 2^n bits of data to access, and how many bits to access at the same time. a group of input/output control signals that specify read/write for each memory block; and a group of input/output control signals that specify read/write for each memory block; 2^n shift circuits that shift the main memory selection signal by 0 or 1 bit and output it to the memory block;
Or input the 2^n data input/output buffers that hold the data to be read, the input/output control signal group, the bit address input, and the access width specification input to access each memory block and each data input/output buffer. An IC memory having a control circuit that outputs a request signal and an address shift request signal to each shift circuit.