JPH04195895A - Ic memory - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICメモリに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to IC memory.
第3図は従来のICのメモリ(データ幅が4ビット)の
ブロック図である。FIG. 3 is a block diagram of a conventional IC memory (data width is 4 bits).
入出力11J御信号群360が制御回路361に入力さ
れ、その出力としてメモリのアクセスと入出力用の制御
信号が発生する。アドレスデコード回路302にはその
制御信号とアドレス入力信号301が入力され、その出
力として全アドレス値1つ1つに対応するメモリ選択信
号303が出力される。各ビットに対応するメモリブロ
ック310(ビットO用)、メモリブロック311(ビ
ット1用)、メモリブロック312(ビット2用)、メ
モリブロック313(ビット3用)はメモリ選択信号3
03をブロック内のメモリセル1つ1つの選択信号とし
て入力し、選ばれたメモリセルに対し各々のデータ線3
30〜333と対応付ける。The input/output 11J control signal group 360 is input to a control circuit 361, and control signals for memory access and input/output are generated as its output. The control signal and address input signal 301 are input to the address decode circuit 302, and a memory selection signal 303 corresponding to each of all address values is outputted as its output. Memory block 310 (for bit 0), memory block 311 (for bit 1), memory block 312 (for bit 2), and memory block 313 (for bit 3) corresponding to each bit are connected to memory selection signal 3.
03 is input as a selection signal for each memory cell in the block, and each data line 3 is input to the selected memory cell.
30 to 333.
各々のビットに対応した4個のデータ入出力バッファ3
40〜343は制御回路361からの入力または出力の
指定およびアクセス動作要求信号により、データ信号線
350と前データ線330〜333の間で入出力を行う
。4 data input/output buffers 3 corresponding to each bit
40 to 343 perform input/output between the data signal line 350 and the previous data lines 330 to 333 in response to an input or output designation and an access operation request signal from the control circuit 361.
上記ICメモリの場合、入力されるアドレスは各メモリ
ブロックに対し共通のアドレスとなり、1回のメモリア
クセス操作により、各メモリブロックの同一アドレスの
内容を同時にアクセスすることになる。In the case of the above-described IC memory, the input address is a common address for each memory block, and one memory access operation simultaneously accesses the contents of the same address in each memory block.
上述した従来のICメモリは、ある特定の数ビット(例
えば8ビット)を単位とするデータに対してアドレスを
割り付【プて入出力する方式であるため、ビット単位で
連続なメモリ空間を仮想して操作する形式の用途(例え
ばビットマツプ形式デイスプレィ)に対しては、ビット
単位にアドレスを指定し、そこから連続したあるビット
数分のデータを入出力したい場合、たとえデータの信号
線が回路的に前記ビット数以上あっても、そのビット単
位のアドレスの値が、その回路的に単位とするビット数
の整数倍の場合以外は、入出力操作を1度では行えず、
2回の操作を必要とするという欠点があった。The conventional IC memory mentioned above is a system that assigns addresses to data in units of a certain number of bits (e.g. 8 bits) and inputs/outputs it, so it virtually creates a contiguous memory space in bits. For applications in which data is manipulated (for example, bitmap format displays), if you specify an address in bit units and want to input/output a certain number of consecutive bits of data from there, even if the data signal line is Even if there are more than the above number of bits, the input/output operation cannot be performed at once unless the value of the address in bit units is an integral multiple of the number of bits that are the unit in the circuit,
This method has the drawback of requiring two operations.
本発明の目的は、1回のアクセスで連続した2nビット
のデータ幅のデータを任意のビット位置からアクセスで
きるICメモリを提供することである。An object of the present invention is to provide an IC memory that can access data with a continuous data width of 2n bits from any bit position in one access.
本発明のICメモリは、
m本のアドレス入力と、
2n個のメモリブロックと、
前記m本のアドレス入力より2m本のメモリ選択信号を
出力するアドレスデコード回路と、連続する2nビット
のデータのどのビットからアクセスするかを指定するn
本のビットアドレス入力と、
同時に何ビットアクセスするかを指定するn本のアクセ
ス幅指定入力と、
メモリブロックに対する読出し/書込みを指定する入出
力11JIII信号群と、
メモリブロック毎に設けられ、アドレスシフト要求信号
により前記アドレスデコード回路からの27本のメモリ
選択信号をOまたは1ビットシフトし、当該メモリブロ
ックに出力する2n個のシフト回路と、
メモリブロック毎に設けられ、当該メモリに書込まれ、
または読出されるデータを保持する、2n個のデータ入
出力バッファと、
前記入出力IIIIIl信号群とビットアドレス入力と
アクセス幅指定入力を入力し、各メモリブロックと各デ
ータ入出力バッファにアクセス要求信号を、各シフト回
路にアドレスシフト要求信号を出力する制御回路を有す
る。The IC memory of the present invention has m address inputs, 2n memory blocks, an address decoding circuit that outputs 2m memory selection signals from the m address inputs, and which of consecutive 2n bits of data. n specifies whether to access bits first
A book bit address input, n access width specification inputs that specify how many bits to access simultaneously, an input/output 11JIII signal group that specifies reading/writing to a memory block, and an address shift function provided for each memory block. 2n shift circuits that shift the 27 memory selection signals from the address decoding circuit by 0 or 1 bit according to the request signal and output them to the memory block;
Or input 2n data input/output buffers that hold the data to be read, the input/output III signal group, bit address input, and access width designation input, and send an access request signal to each memory block and each data input/output buffer. has a control circuit that outputs an address shift request signal to each shift circuit.
ビットアドレス入力とアクセス幅指定入力を入力して、
2rr1本のメモリ選択信号のうちビットアドレス入力
で指定されたビットより前にあるビットのメモリブロッ
クのメモリ選択信号を1ビットシフトするので、1回の
アクセスで任意のビット位置から2nビットのデータ幅
のデータをアクセスできる。Input the bit address input and access width specification input,
2rrThe memory selection signal of the memory block of the bit before the bit specified by the bit address input is shifted by 1 bit among one memory selection signal, so a data width of 2n bits can be obtained from any bit position in one access. data can be accessed.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例のICメモリ(IK×4ビッ
トのICメモリ)のブロック図、第2図は第1図中のシ
フト回路12n〜123のブロック図である。FIG. 1 is a block diagram of an IC memory (IK×4 bit IC memory) according to an embodiment of the present invention, and FIG. 2 is a block diagram of shift circuits 12n to 123 in FIG. 1.
10本のアドレス入力101がアドレスデコード回路1
02に入力され、1024本のメモリ選択信号103を
出力する。このメモリ選択信号103はメモリブロック
110〜113には直接入力されず、メモリブロック1
10にはシフト回路12nを介して入力され、メモリブ
ロック111にはシフト回路12nを介して入力され、
メモリブロック112にはシフト回路122を介して入
力され、メモリブロック113にはシフト回路123を
介して人力される。各メモリブロック110〜113で
選択されたメモリセルは前述した従来例と同様に各々の
データ信号線130〜133を介して各々のデータ入出
力バッファ1401データ入出力バッファ141、デー
タ入出力バッファ142、データ入出力バツファ143
によりデータ信号線150と接続されて入出力を行う。10 address inputs 101 are address decode circuit 1
02 and outputs 1024 memory selection signals 103. This memory selection signal 103 is not directly input to memory blocks 110 to 113;
10 is inputted via a shift circuit 12n, and inputted to the memory block 111 via a shift circuit 12n,
The signal is inputted to the memory block 112 via the shift circuit 122, and inputted to the memory block 113 via the shift circuit 123. The memory cells selected in each memory block 110-113 are connected to each data input/output buffer 1401, data input/output buffer 141, data input/output buffer 142, Data input/output buffer 143
It is connected to the data signal line 150 and performs input/output.
本実施例では、制御回路161に従来例と同様の入出力
制御信号群160と、新たに付加された4個のビットデ
ータのどのビットからアクセスするかを指定する2本の
ビットアドレス入力信号162と、同時に何ビットアク
セスするかを指定する2本のアクセス幅指定入力信号1
63を入力して各シフト回路12n〜123にシフト制
御信号170〜173を出力する。シフト制御信号17
0〜173は各シフト回路12n〜123に対し具体的
にはアクセス要求信号とアドレスシフト要求信号の2本
の信号により構成されている。In this embodiment, the control circuit 161 receives an input/output control signal group 160 similar to the conventional example, and two bit address input signals 162 that specify which bit of the newly added four bit data is to be accessed. and two access width specification input signals 1 that specify how many bits to access simultaneously.
63 and outputs shift control signals 170-173 to each shift circuit 12n-123. Shift control signal 17
Specifically, signals 0 to 173 are composed of two signals, an access request signal and an address shift request signal, for each shift circuit 12n to 123.
制御回路161の入力信号と出力信号の対応を表1に示
す。Table 1 shows the correspondence between input signals and output signals of the control circuit 161.
表 1
ここでは、入出力制御信号群160をアクセス要求信号
(A)と書込み信号(B)で実現した場合を示す。ここ
で入力部分で「1」と記述された所は要求有り、「0」
と記述された所は要求無しを示す。またrXJと記述さ
れた所はOまたは1のどちらも関係しないことを示す。Table 1 Here, a case is shown in which the input/output control signal group 160 is realized by an access request signal (A) and a write signal (B). Where "1" is written in the input part, there is a request, "0"
Where it is written indicates that there is no request. Further, the place where rXJ is written indicates that neither O nor 1 is involved.
また、ビットアドレス入力信号162は2桁の2進数で
表し、「00」がごットOからデータの上位方向へのア
クセス、「01」がビット1からデータの上位方向への
アクセス、「10」が同様にビット2からのアクセス、
「11」がビット3からのアクセスを意味する。また、
アクセス幅指定入力信号163は2桁の2進数で表し、
「OO」が1ビットのアクセス、「01」が2ビットの
アクセス、「10」が3ビットのアクセス、「11」が
4ビットのアクセスを要求していることを示している。The bit address input signal 162 is expressed as a two-digit binary number, where "00" is for accessing from bit 0 to the upper part of the data, "01" is for accessing from bit 1 to the upper part of the data, and "10" is for accessing from bit 1 to the upper part of the data. ” is similarly accessed from bit 2,
"11" means access from bit 3. Also,
The access width designation input signal 163 is expressed as a two-digit binary number,
"OO" indicates a 1-bit access, "01" indicates a 2-bit access, "10" indicates a 3-bit access, and "11" indicates a 4-bit access.
また、出力部分でのrOJまたはrlJと記述された所
は後述する第2図におけるシフト回路に対応している。Furthermore, the portions described as rOJ or rlJ in the output portion correspond to the shift circuit in FIG. 2, which will be described later.
この回路において、例えばビットアドレス入力信号16
2にデータの上位方向に2ビットシフトされた位置から
の指定を意味する2進数の「10」が入力され、アドレ
ス幅指定入力信号163に4ビットのアクセスを示す2
進数の「11」が入力され、入出力制御信号群160が
読出し要求を示す場合は、表1から全てのシフト回路1
2n〜123へのアクセス要求信号は1となり、シフト
要求信号はシフト回路12nとシフト回路12nへは1
が入力され、シフト回路122とシフト回路123へは
Oが入力される。一方、アドレス入力101から入力さ
れたアドレスは、アドレスデコード回路102により1
024本のメモリ選択信号103のうち1本のみアクテ
ィブになって出力される。その結果、メモリブロック1
13とメモリブロック112は当該アドレスのメモリセ
ルが選択されるが、前記のアドレスシフト要求信号によ
り、メモリブロック110とメモリブロック111は、
シフト回路12nとシフト回路12nにより、1024
本のメモリ選択信号103に対し各々1アドレス上位方
向にシフトされたものが各メモリブロック110.11
1に入力され、該当アドレス−11に当るメモリセルが
選択される。In this circuit, for example, the bit address input signal 16
A binary number "10" indicating a specification from a position shifted by 2 bits in the upper direction of the data is input to 2, and the address width specification input signal 163 is input to 2 indicating a 4-bit access.
When the base number "11" is input and the input/output control signal group 160 indicates a read request, from Table 1, all shift circuits 1
The access request signal to 2n to 123 is 1, and the shift request signal is 1 to shift circuit 12n and shift circuit 12n.
is input, and O is input to shift circuit 122 and shift circuit 123. On the other hand, the address input from the address input 101 is processed by the address decoding circuit 102.
Only one of the 024 memory selection signals 103 becomes active and is output. As a result, memory block 1
13 and memory block 112, the memory cell at the address is selected, but due to the address shift request signal, memory block 110 and memory block 111 are
By the shift circuit 12n and the shift circuit 12n, 1024
Each memory block 110.11 is shifted upward by one address with respect to the main memory selection signal 103.
1, and the memory cell corresponding to the corresponding address -11 is selected.
すなわち、上位2ビットは川石のメモリ選択信号が示す
アドレスが選ばれ、下位2ビットは次のアドレスが選ば
れる。その結果全体として2ビット上位方向にシフトし
た4ビットのデータがデータ入出力バッファ140〜1
43を介してデータ信号線150に出力される。That is, the address indicated by Kawaishi's memory selection signal is selected for the upper two bits, and the next address is selected for the lower two bits. As a result, 4 bits of data shifted 2 bits upwards are transferred to the data input/output buffers 140 to 1.
43 to the data signal line 150.
第2図は第1図中のシフト回路12n〜123の回路図
である。2n11〜2n11o24は1024本のメモ
リ選択入力信号、2n51〜2n5 +o 2n1は各
々1024個の2本のメモリ選択信号から1本を選ぶデ
ータセレクト回路、2n3はシフト要求信号、2n2は
アクセス要求信号、2n4はインバータ、2n61〜2
n61o24は各々変換された1024本のメモリ選択
出力信号を示す。FIG. 2 is a circuit diagram of shift circuits 12n to 123 in FIG. 1. 2n11 to 2n11o24 are 1024 memory selection input signals, 2n51 to 2n5 +o 2n1 are data select circuits each selecting one from 1024 two memory selection signals, 2n3 is a shift request signal, 2n2 is an access request signal, 2n4 is inverter, 2n61~2
n61o24 indicates 1024 converted memory selection output signals.
第2図から分るように、アクセス要求信号2n2がOの
場合は全てのメモリ選択出力信号2n61〜2n610
24は0になり、全てのメモリセルは選ばれない。アク
セス要求信号2n2が1の場合はもしシフト要求信号2
n30のが場合は全てのメモリ選択出力信号2n61〜
2n61o 24にはメモリ選択信号2n11〜2n1
1024と同じ内容が出力される。As can be seen from FIG. 2, when the access request signal 2n2 is O, all memory selection output signals 2n61 to 2n610
24 becomes 0 and all memory cells are not selected. If access request signal 2n2 is 1, shift request signal 2
In case of n30, all memory selection output signals 2n61~
2n61o 24 has memory selection signals 2n11 to 2n1
The same content as 1024 is output.
一方、アクセス要求信号2n2が1の場合は、各々隣の
メモリ選択信号2n12〜2n1 +o 2,1と2n
11が、メモリ要求出力信号2n61〜2n61o 2
tに出力される。On the other hand, when the access request signal 2n2 is 1, the adjacent memory selection signals 2n12 to 2n1 +o 2,1 and 2n
11 is the memory request output signal 2n61 to 2n61o 2
It is output at t.
上記のデータセレクト回路は1024個であるが、集積
回路の設計上規則的の並んでいるため簡単に小さい面積
で実現できる。The number of data select circuits mentioned above is 1024, but because they are arranged regularly in the design of the integrated circuit, they can be easily implemented in a small area.
以上説明したように本発明は、nビットのアドレス入力
とn本のアクセス幅指定入力によりアドレスシフト要求
信号をシフト回路に出力し、メモリ選択信号をOまたは
1ビットシフトすることにより、mのアドレス幅と2n
ビットのデータ幅を持つICメモリのデータアクセスが
、1回のアクセスで連続した前記データ幅のデータを任
意のビット位置からアクセスでき、ビットマツプされた
ビデオ−RAMのようなICメモリに利用された場合効
率の良いデータアクセスが可能となる。As explained above, the present invention outputs an address shift request signal to a shift circuit using an n-bit address input and n access width designation inputs, and shifts the memory selection signal by 0 or 1 bit, thereby allowing the address of m Width and 2n
When accessing data from an IC memory with a data width of bits, continuous data of the data width can be accessed from any bit position in one access, and when used in an IC memory such as a bit mapped video-RAM. Efficient data access becomes possible.
第1図は本発明の一実施例のICメモリのブロック図、
第2図は第1図中のシフト回路12n〜123の回路図
、第3図はICメモリの従来例のブロック図である。
101・・・アドレス入力、
102・・・アドレスデコード回路、
103・・・メモリ選択信号、
110〜113・・・メモリブロック、12n〜123
・・・シフト回路、
130〜133・・・データ線、
140〜143・・・データ入出力バッファ、150・
・・データ信号線、
160・・・入出力制御信号群、
161・・・1II11!11回路、
162・・・ビットアドレス入力信号、163・・・ア
クセス幅指定入力信号、2n11〜2n1 +o 24
・・・メモリ選択入力信号、2n2・・・アクセス要求
信号、
2n3・・・シフト要求信号、
2n4・・・インバータ、
2n51〜2n51024・・・データセレクト回路、
2n61〜2n61o 24・・・メモリ選択出力信号
。FIG. 1 is a block diagram of an IC memory according to an embodiment of the present invention.
FIG. 2 is a circuit diagram of shift circuits 12n to 123 in FIG. 1, and FIG. 3 is a block diagram of a conventional example of an IC memory. 101...Address input, 102...Address decoding circuit, 103...Memory selection signal, 110-113...Memory block, 12n-123
...Shift circuit, 130-133...Data line, 140-143...Data input/output buffer, 150-
...Data signal line, 160...I/O control signal group, 161...1II11!11 circuit, 162...Bit address input signal, 163...Access width designation input signal, 2n11 to 2n1 +o 24
...Memory selection input signal, 2n2...Access request signal, 2n3...Shift request signal, 2n4...Inverter, 2n51 to 2n51024...Data select circuit,
2n61-2n61o 24...Memory selection output signal.
Claims (1)
持つメモリICであつて、 m本のアドレス入力と、 2^n個のメモリブロックと、 前記m本のアドレス入力より2^m本のメモリ選択信号
を出力するアドレスデコード回路と、連続する2^nビ
ットのデータのどのビットからアクセスするかを指定す
るn本のビットアドレス入力と、 同時に何ビットアクセスするかを指定するn本のアクセ
ス幅指定入力と、 各メモリブロックに対する読出し/書込みを指定する入
出力制御信号群と、 メモリブロック毎に設けられ、アドレスシフト要求信号
により前記アドレスデコード回路からの2^m本のメモ
リ選択信号を0または1ビットシフトし、当該メモリブ
ロックに出力する2^n個のシフト回路と、 メモリブロック毎に設けられ、当該メモリに書込まれ、
または読出されるデータを保持する、2^n個のデータ
入出力バッファと、 前記入出力制御信号群とビットアドレス入力とアクセス
幅指定入力を入力し、各メモリブロックと各データ入出
力ブッファにアクセス要求信号を、各シフト回路にアド
レスシフト要求信号を出力する制御回路を有するICメ
モリ。[Scope of Claims] 1) A memory IC having an address width of m bits and a data width of 2^n bits, comprising: m address inputs, 2^n memory blocks, and the m addresses. An address decoding circuit that outputs 2^m memory selection signals from its input, n bit address inputs that specify which bit of consecutive 2^n bits of data to access, and how many bits to access at the same time. a group of input/output control signals that specify read/write for each memory block; and a group of input/output control signals that specify read/write for each memory block; 2^n shift circuits that shift the main memory selection signal by 0 or 1 bit and output it to the memory block;
Or input the 2^n data input/output buffers that hold the data to be read, the input/output control signal group, the bit address input, and the access width specification input to access each memory block and each data input/output buffer. An IC memory having a control circuit that outputs a request signal and an address shift request signal to each shift circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2327738A JP2624375B2 (en) | 1990-11-27 | 1990-11-27 | IC memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2327738A JP2624375B2 (en) | 1990-11-27 | 1990-11-27 | IC memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04195895A true JPH04195895A (en) | 1992-07-15 |
JP2624375B2 JP2624375B2 (en) | 1997-06-25 |
Family
ID=18202433
Family Applications (1)
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JP2327738A Expired - Lifetime JP2624375B2 (en) | 1990-11-27 | 1990-11-27 | IC memory |
Country Status (1)
Country | Link |
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JP (1) | JP2624375B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6707750B2 (en) | 2002-04-24 | 2004-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storing device for reading out or writing data from/in memory cells |
-
1990
- 1990-11-27 JP JP2327738A patent/JP2624375B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6707750B2 (en) | 2002-04-24 | 2004-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storing device for reading out or writing data from/in memory cells |
Also Published As
Publication number | Publication date |
---|---|
JP2624375B2 (en) | 1997-06-25 |
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