JPH04195024A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH04195024A JPH04195024A JP2322947A JP32294790A JPH04195024A JP H04195024 A JPH04195024 A JP H04195024A JP 2322947 A JP2322947 A JP 2322947A JP 32294790 A JP32294790 A JP 32294790A JP H04195024 A JPH04195024 A JP H04195024A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor layer
- liquid crystal
- film
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 66
- 238000009966 trimming Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 41
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000010408 film Substances 0.000 abstract description 189
- 239000010409 thin film Substances 0.000 abstract description 53
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 abstract description 12
- 230000007547 defect Effects 0.000 abstract description 11
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 abstract description 10
- 230000008439 repair process Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 76
- 239000011521 glass Substances 0.000 description 31
- 238000003860 storage Methods 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 15
- 239000011651 chromium Substances 0.000 description 15
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 12
- 229910052804 chromium Inorganic materials 0.000 description 12
- 239000011159 matrix material Substances 0.000 description 12
- 230000001681 protective effect Effects 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910018888 PSV2 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000000975 dye Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000003566 sealing material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- CMSGUKVDXXTJDQ-UHFFFAOYSA-N 4-(2-naphthalen-1-ylethylamino)-4-oxobutanoic acid Chemical compound C1=CC=C2C(CCNC(=O)CCC(=O)O)=CC=CC2=C1 CMSGUKVDXXTJDQ-UHFFFAOYSA-N 0.000 description 1
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 102100035472 DNA polymerase iota Human genes 0.000 description 1
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 1
- 101001094672 Homo sapiens DNA polymerase iota Proteins 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910004444 SUB1 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000001044 red dye Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、液晶表示装置に係り、特に、薄膜トランジス
タと画素電極とを画素の一構成要素とするアクティブ・
マトリクス方式の液晶表示装置に関する。
タと画素電極とを画素の一構成要素とするアクティブ・
マトリクス方式の液晶表示装置に関する。
アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極のそれぞれに対応し
て非線形素子(スイッチング素子)を設けたものである
。各画素における液晶は理論的には常時駆動(デユーテ
ィ比1.0)されているので、時分割駆動方式を採用し
ている、いわゆる単純マトリクス方式と比べてアクティ
ブ方式はコントラストが良く、特にカラー液晶表示装置
では欠かせない技術となりつつある。スイッチング素子
として代表的なものとしては薄膜トランジスタ(TPT
)がある。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した12.5型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁193〜2
10.1986年12月15日、日経マグロウヒル社発
行、で知られている。
クス状に配列された複数の画素電極のそれぞれに対応し
て非線形素子(スイッチング素子)を設けたものである
。各画素における液晶は理論的には常時駆動(デユーテ
ィ比1.0)されているので、時分割駆動方式を採用し
ている、いわゆる単純マトリクス方式と比べてアクティ
ブ方式はコントラストが良く、特にカラー液晶表示装置
では欠かせない技術となりつつある。スイッチング素子
として代表的なものとしては薄膜トランジスタ(TPT
)がある。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した12.5型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁193〜2
10.1986年12月15日、日経マグロウヒル社発
行、で知られている。
【発明が解決しようとする課題1
しかし、このような液晶表示装置においては、薄膜トラ
ンジスタのゲート電極とソース電極またはドレイン電極
との短絡が発生しやすく、この短絡が発生した場合は、
レーザを用いて修繕しなければならず、製造コストが増
加する問題がある。 本発明の目的は、ゲート電極とソース・ドレイン電極と
の短絡の発生を低減することにより安価な液晶表示装置
を提供することにある。 本発明の他の目的は、上記短絡が発生した場合ン電極の
引出部に、」〕記チャネル用半導体層及び上記ゲート電
極が存在せずかつチャネル幅よりも幅が狭いレーザトリ
ミング部を有することを特徴とする。 [作用] 本発明の液晶表示装置では、ゲート電極の周縁とソース
電極及びドレイン電極との交差部における該ソース電極
及びドレイン電極とケート絶縁膜との間にチャネル形成
用半導体層の一部が突出して存在することにより、上記
交差部のゲート電極とソース電極及びドレイン電極との
間にはチャネル形成用半導体層とゲート絶縁膜の2層が
存在するので、ゲート電極とソース・ドレイン電極との
短絡の発生を低減することができる。 また、ソース電極及びドレイン電極をチャネル幅と平行
な方向に引き出すことにより、画素電極の面積を大きく
取ることができるので、画素の開口率を上げることがで
きる。 さらに、ソース電極及びドレイン電極の引出部に、光が
透過しにくいチャネル用半導体層、ゲーても、レーザに
より容易に修繕できることにより安価な液晶表示装置を
提供することにある。 [課題を解決するための手段1 上記の目的を達成するため、本発明は、ゲート電極、ゲ
ート絶縁膜、チャネル形成用半導体層、ソース電極、ド
レイン電極、透明画素電極、下部配向膜を順次設けた下
部透明基板と、共通透明画素電極、上部配向膜を順次設
けた上部透明基板とを互いの配向膜が向き合うように重
ね合わせ、両基板間に液晶を封入・封止し、かつ上記ゲ
ート電極を上記チャネル形成用半導体層より太きく形成
した液晶表示装置において、上記ゲート電極の周縁と上
記ソース電極及びドレイン電極との交差部における該ソ
ース電極及びドレイン電極と上記ゲート絶縁膜との間に
上記チャネル形成用半導体層の一部が突出して存在する
ことを特徴とする。 また、本発明は、上記ソース電極及びドレイン電極をチ
ャネル幅と平行な方向に引き出したことを特徴とする。 さらに、本発明は、上記ソース電極及びドレイン電極が
存在せずかつチャネル幅よりも幅が狭いレーザトリミン
グ部を有することにより、上下の透明基板を組み立てた
後でも、下部透明基板の下側から該レーザトリミング部
を見ることができ、かつ該レーザトリミング部は幅が狭
いので、上記短絡か発生した場合でも、レーザにより容
易に修繕することかできる。 [実施例1 以下、本発明を適用すべきアクティブ・マトリクス方式
のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 実施例1 第1A図は、本発明の第1の実施例の液晶表示装置の一
画素とその周辺を示す平面図、第2A図は、第1A図の
IIB−IIB切断線における断面と表示パネルのシー
ル部付近の断面を示す図である。 各画素の薄膜トランジスタTPTは、画素内において2
つ(複数)に分割され、薄膜トランジスタ(分別薄膜ト
ランジスタ)TFTIおよびT F T 2で構成され
ている。透明画素電極ITOIは薄膜l・ランシスタT
FTIのソース電極SDIおよび薄膜トランジスタTP
T2のソース電極SDIに接続されている。このため、
薄膜トランジスタTFT l、TFT2のうちの1つた
とえば薄膜トランジスタTFT lに欠陥か発生したと
きには、製造工程においてレーザによって、薄膜トラン
ジスタTFTIと映像信号線DLとを切り離すとともに
、薄膜トランジスタTFT lと透明画素電極ITOI
とを切り離せば、点欠陥、線欠陥にはならず、しかも2
つの薄膜トランジスタTFT 1、TFT2に同時に欠
陥が発生することはほとんどないから、点欠陥が発生す
る確率を極めて小さくすることができる。 ゲート電極GTは、第1A図、第2A図に示すように、
1型(真性、1ntrinsic、導電型決定不純物が
ドープされていない)非晶質シリコン(Sl)半導体層
ASを完全に覆うように、下部透明ガラス基板SUB
lの下方からみてそれよす太き目に形成されている。こ
れは、下部透明カラス基板St、’Blの下方に蛍光灯
等のバッグライl〜BLを取り付けた場合、この不透明
なりロム(Cr)等の金属からなるケート電極GTか影
となって、l型半導体層ASにはバックライト光が当た
らず、光照射による導電現象すなわち薄膜トランジスタ
TPTのオフ特性劣化を起きにくくするためである。 本実施例では、第1A図に示すように、ケート電極GT
の周縁とソース電極SDI及びドレイン電極SD2との
交差部における該ソース電極SDI及びドレイン電極S
D2とゲート絶縁膜G1との間にチャネル形成用のl型
半導体層ASの一部が突出して存在するように設けた。 従って、上記交差部のゲート電極GTとソース電極SD
I及びドレイン電極SD2との間にはl型半導体層AS
とゲート絶縁膜GIの2層か存在するので、ゲート電極
GTとソース・ドレイン電極SDI、SD2との短絡の
発生を低減することができる。 また、ソース電極SDI及びドレイン電極SD2の引出
部に、1型半導体層AS、ゲート電極GTか存在せずか
つチャネル幅よりも幅が狭いレーザトリミング部LTを
設けた。レーザトリミング部LTは、薄膜トランジスタ
TFT 1またはTFT2にゲート電極GTとソース・
ドレイン電極SD1.SD2との短絡不良が発生したと
きに、レーザによって薄膜トランジスタTFT 1また
はTFT2と映像信号線DLとを切り離すとともに、薄
膜トランジスタTFT 1またはTFT2と透明画素電
極ITOIとを切り離す箇所のことである。 1型半導体層ASは光の透過率が低く、また、ゲート電
極GTは光を透過しないクロム(Cr)等の金属から形
成されている。従って、本実施例のレーザトリミング部
LTでは、これらの不透明膜が存在しないので、下部透
明ガラス基板5UB1と上部透明ガラス基板5UB2を
組み合わせ、両基板間に液晶LCを封入・封止し、液晶
表示部を組み立てた後でも、下部透明ガラス基板5UB
lの下側からレーザトリミング部LTを見ることができ
るので、ゲート電極GTとソース・ドレイン電極SDI
、SD2との短絡が発生した場合でも、該レーザトリミ
ング部LTをレーザ゛により切断することによシバ容易
に修繕することかできる。また、該レーザトリミング部
LTは幅が狭いので、レーザによる修繕の作業時間が短
くて済む。 実施例2 第1. A図は、本発明の第2の実施例の液晶表示装置
の一画素とその周辺を示す平面図である。 本実施例では、第1B図に示すように、ソース電極SD
I及びドレイン電極がチャネル幅と平行な方向に引き出
されている。従って、画素電極ITOIの面積を大きく
取ることができるので、画素の開口率を上げることがで
きる。 また、本実施例でも、実施例1と同様に、ゲー[・電極
GTの周縁とソース電極SDI及びドレイン電極SD2
との交差部における該ソース電極SDI及びドレイン電
極SD2とゲート絶縁膜CIとの間に1型非晶質81半
導体層ASの一部が突出して存在するように設けた。従
って、上記交差部のゲート電極GTとソース電極SDI
及びドレイン電極SD″2との間には1型半導体層AS
とゲート絶縁膜CIの2層が存在するので、ケート電極
GTとソース・ドレイン電極SDI、SD2との短絡の
発生を低減することができる。 また、ソース電極SD1及びドレイン電極SD2の引出
部に、1型半導体層AS、ケート電極GTが存在せずか
つチャネル幅よりも幅が狭いレーザトリミング部LTを
設けた。従って、ゲート電極GTとソース・ドレイン電
極SDI、SD2との短絡が発生した場合でも、当該レ
ーザトリミング部LTをレーザにより切断することによ
り、容易に修繕することができる。 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同−機能
料有するものは同一符号を付け、その繰り返しの説明は
省略する。 第2BC図は第1A図のnc−nc切断線における断面
図である。また、第3図(要部平面図)には第1A図に
示す画素を複数配置したときの平面図を示す。 (画素配置) 第1A図に示すように、各画素は隣接する2本の走査信
号線(ケート信号線または水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線または垂直信号線
)DLとの交差領域内(4本の信号線で囲まれた領域内
)に配置されている。 各画素は薄膜トランジスタTPT、透明画素電極IT○
1および保持容量素子Caddを含む。走査信号線GL
は列方向に延在し、行方向に複数本配置されている。映
像信号線DLは行方向に延在し、列方向に複数本配置さ
れている。 (表示部断面全体構造) 第2A図に示すように、液晶LCを基準に下部透明ガラ
ス基板5UBI側には薄膜トランジスタTPTおよび透
明画素電極IT○1が形成され、上部透明ガラス基板5
UB2側にはカラーフィルタFIL、遮光用ブラックマ
トリクスパターンを形成する遮光膜BMが形成されてい
る。下部透明ガラス基板5UBIはたとえば1.1[m
m]程度の厚さで構成されている。また、透明カラス基
板5LIB 1.5UB2の両面にはデイツプ処理等に
よって形成された酸化シリコン膜SI○が設けられてい
る。このため、透明ガラス基板SUB 1.5UB2の
表面に鋭い傷があったとしても、鋭い傷を酸化シリコン
膜SI○で覆うことができるので、走査信号線GL、カ
ラーフィルタFILが損傷するのを有効に防止すること
ができる。 第2A図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB 1.5UB2の左側縁部
分で外部引出配線の存在する部分の断面を示しており、
右側は透明ガラス基板SUB 1.5UB2の右側縁部
分で外部引出配線の存在しない部分の断面を示している
。 第2A図の左側、右側のそれぞれに示すシール材SLは
液晶LCを封止するように構成されており、液晶封入口
(図示していない)を除く透明ガラス基板5UBI、5
UB2の縁周囲全体に沿って形成されている。シール材
SLはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板5UB2側の共通透明画素電極IT
○2は、少なくとも一個所において、銀ペースト材SI
Lによって下部透明ガラス基板SUB l側に形成され
た外部引出配線に接続されている。この外部引出配線は
ゲート電極GT、ソース電極SDI、ドレイン電極SD
2のそれぞれと同一製造工程で形成される。 配向膜○R11,,0RI2、透明画素電極ITOI、
共通透明画素電極IT○2、保護膜PSVI、PSV2
、絶縁膜G I (7)ソtLftL(7)層は、シー
ル材SLの内側に形成される。偏光板POLI、POL
2はそれぞれ下部透明ガラス基板5UBI、上部透明ガ
ラス基板5UB2の外側の表面に形成されている。 液晶LCは液晶分子の向きを設定する下部配向膜○RI
Iと上部配向膜0RI2との間に封入され、シール部S
Lによってシールされている。 下部配向膜0RIIは下部透明ガラス基板SUB l側
の保護膜PSVIの上部に形成される。 上部透明ガラス基板5UB2の内側(液晶LC側)の表
面には、遮光膜BM、カラーフィルタFIL、保護膜P
SV2、共通透明画素電極ITO2(COM)および上
部配向膜○RI2が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板SOB l側、
上部透明ガラス基板5UB2側のそれぞれの層を別々に
形成し、その後上下透明ガラス基板SUB 1.5OB
2を重ね合わせ、両者間に液晶LCを封入することによ
って組み立てられる。 (薄膜トランジスタTPT) 薄膜トランジスタTPTは、ゲート電極GTに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタTPTは、画素内において2
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTIおよびTFT2で構成されている
。薄膜トランジスタ’I’ F T l、TFT2のそ
れぞれは実質的に同一サイズ(チャネル長、チャネル幅
か同じ)で構成されている。この分割された薄膜トラン
ジスタTFT1.TPT2のそれぞれは、主にゲート電
極GT、ゲート絶縁膜0丁、l型非晶質シリコン(Sl
)からなる1型半導体層A、 S、一対のソース電極S
DI、ドレイン電極SD2で構成されている。なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソースドレインは動作中入れ替わると理解
されたい。しかし、以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する。 (ゲート電極GT) ゲート電極GTは第4図(第1A図の第1導電膜gl、
第2導電膜g2およびi型半導体層ASのみを描いた平
面図)に詳細に示すように、走査信号線GLから垂直方
向(第1A図および第4図において上方向)に突出する
形状で構成されている(丁字形状に分岐されている)。 ゲート電極GTは薄膜トランジスタTFT l、TPT
2のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタTFT l、TFT2のそれぞ
れのゲート電極GTは、一体に(共通ゲート電極として
)構成されており、走査信号線GLに連続して形成され
ている。ゲート電極GTは、薄膜トランジスタTPTの
形成領域において大きい段差を作らないように、単層の
第1導電膜g1で構成する。第1導電膜g1はたとえば
スパッタで形成されたクロム(Cr)膜を用い、l00
0[人コ程度の膜厚で形成する。 このゲート電極GTは第1A図、第2A図および第4図
に示されているように、i型半導体層ASを完全に覆う
よう(下方からみて)それより太き目に形成される。し
たがって、下部透明ガラス基板SUB 1の下方に蛍光
灯等のバックライトBLを取り付けた場合、この不透明
なりロムからなるゲート電極GTが影となって、i型半
導体層ASにはバックライト光が当たらず、光照射によ
る導電現象すなわち薄膜トランジスタTPTのオフ特性
劣化は起きにくくなる。なお、ゲート電極GTの本来の
大きさは、ソース電極SDIとドレイン電極SD2との
間をまたがるに最低限必要な(ゲート電極GTとソース
電極SDI、ドレイン電極SD2との位置合わせ余裕分
も含めて)幅を持ち、チャネル幅Wを決めるその奥行き
長さはソース電極SDIとドレイン電極SD2との間の
距離(チャネル長)Lとの比、すなわち相互コンダクタ
ンスgmを決定するファクタW/Lをいくつにするかに
よって決められる。 この液晶表示装置におけるゲート電極GTの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極GTのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極GTおよび走査信号線GL
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム(Al
)、純アルミニウム、パラジウム(Pd)を含有させた
アルミニウム等を選ぶことができる。 (走査信号線GL) 走査信号線GLは第1導電膜g1およびその上部に設け
られた第2導電膜g2からなる複合膜で構成されている
。この走査信号線CLの第1導電膜g1はケート電極G
Tの第1導電膜glと同一製造工程で形成され、かつ一
体に構成されている。 第2導電膜g2はたとえばスパッタで形成されたアルミ
ニウム膜を用い、1000〜5500[人コ程度の膜厚
で形成する。第2導電膜g2は走査信号線GLの抵抗値
を低減し、信号伝達速度の高速化(画素の情報の書込特
性向上)を図ることができるように構成されている。 また、走査信号線GLは第1導電膜g1の幅寸法に比べ
て第2導電膜g2の幅寸法を小さく構成している。すな
わち、走査信号線GLはその側壁の段差形状がゆるやか
になっている。 (絶縁膜GI) 絶縁膜GIは薄膜トランジスタTFT 1、TFT2の
それぞれのゲート絶縁膜として使用される。絶縁膜6丁
はケート電極GTおよび走査信号線GLの上層に形成さ
れている。絶縁膜G■はたとえばプラズマCVDで形成
された窒化シリコン膜を用い、3000[人]程度の膜
厚で形成する。 (1型半導体層AS) 1型半導体層ASは、第4図に示すように、複数に分割
された薄膜トランジスタTFT l、TPT2のそれぞ
れのチャネル形成領域として使用される。1型半導体層
ASは非晶質シリコン膜または多結晶シリコン膜で形成
し、約+soo[A]程度の膜厚で形成する。 この1型半導体層ASは、供給ガスの成分を変えてSi
、N、からなるゲート絶縁膜として使用される絶縁膜C
Iの形成に連続して、同じプラズマCVD装置で、しか
もそのプラズマCVD装置から外部に露出する二となく
形成される。また、オーミックコンタクト用のPをドー
プしたN+型半導体層do(第2A図)も同様に連続し
て約400[人]の厚さに形成される。しかる後、下部
透明ガラス基板SUB 1はCVD装置から外に取り出
され、写真処理技術によりN“・型半導体層doおよび
1型半導体層ASは第1A図、第2A図および第4図に
示すように独立した島状にパターニングされる。 1型半導体層ASは、第1A図および第4図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間にも設けられている。この
交差部の】型半導体層ASは交差部における走査信号線
GLと映像信号線DLとの短絡を低減するように構成さ
れている。 (ソース電極SDI、ドレイン電極5D2)複数に分割
された薄膜トランジスタTFTI、TPT2のそれぞれ
のソース電極SDIとドレイン電極SD2とは、第1A
図、第2A図および第5図(第1A図の第1〜第3導電
膜d1〜d3のみを描いた平面図)で詳細に示すように
、1型半導体層AS上にそれぞれ離隔して設けられてい
る。 ソース電極SDI、ドレイン電極SD2のそれぞれは、
N“型半導体層doに接触する下層側から、第14電膜
d1、第2導電膜d2、第3導電膜d3を順次重ね合わ
せて構成されている。ソース電極SDIの第14電膜d
i、第2導電膜d2および第3導電膜d3は、ドレイン
電極SD2の第1導電膜d1、第2導電膜d2および第
3導電膜d3と同一製造工程で形成される。 第1導電膜d1はスパッタで形成したクロム膜を用い、
500〜1000[人]の膜厚(この液晶表示装置では
、600口人]程度の膜厚)で形成する。クロム膜は膜
厚を厚く形成するとストレスが大きくなるので、200
0[人コ程度の膜厚を越えない範囲で形成する。クロム
膜はN4型半導体層doとの接触が良好である。クロム
膜は後述する第2導電膜d2のアルミニウムがN+型半
導体層doに拡散することを防止するいわゆるバリア層
を構成する。 第1導電膜d1としては、クロム膜の他に高融点金属(
Mo、Ti、T a 、 W)膜、高融点金属シリサイ
ド(MoSi、、TiSi、、TaSi、、WSi、)
膜で形成してもよい。 第1導電膜dlを写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第1導電膜diを
マスクとして、N+型半導体層doが除去ゝされる。つ
まり、l型半導体層AS上に残っていたN1型半導体層
dOは第1導電膜di以外の部分がセルファラインで除
去される。 このとき、N“型半導体層doはその厚さ分は全て除去
されるようエッチされるので、l型半導体層ASも若干
その表面部分でエッチされるが、その程度はエッチ時間
で制御すればよい。 しかる後、第2導電膜d2がアルミニウムのスパッタリ
ングで3000〜5500[八]の膜厚くこの液晶表示
装置では、3500[人コ程度の膜厚)に形成される。 アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極SDI、
ドレイン電極SD2および映像信号線DLの抵抗値を低
減するように構成されている。第2導電膜d2としては
アルミニウム膜の他にシリコンや銅(Cu)を添加物と
して含有させたアルミニウム膜で形成してもよい。 第2導電膜d2の写真処理技術によるパターニング後、
第3導電膜d3が形成される。この第3導電膜d3はス
パッタリングで形成された透明導電膜(Indium−
Tin−Oxide I T O:ネサ膜)からなり
、1000〜2000[人]の膜厚(この液晶表示装置
では、1200[人]程度の膜厚)で形成される。この
第3導電膜d3はソース電極SDI、ドレイン電極SD
2および映像信号線DLを構成するとともに、透明画素
電極ITOIを構成するようになっている。 ソース電極SDIの第1導電膜d1.1(レイン電極S
D2の第1導電膜d1のそれぞれは、上層の第2導電膜
d2および第3導電膜d3に比べて内側に(チャネル領
域内に)大きく入り込んでいる。つまり、これらの部分
における第1導電膜d1は第2導電膜d2、第3導電膜
d3とは無関係に薄膜トランジスタTPTのチャネル長
りを規定できるように構成されている。 ソース電極SDIは透明画素電極ITOIに接続されて
いる。ソース電極SDIは、1型半導体層ASの段差形
状(第1導電膜glの膜厚、N“型半導体層doの膜厚
および1型半導体層ASの膜厚を加算した膜厚に相当す
る段差)に沿って構成されている。具体的には、ソース
電極SDIは、1型半導体層ASの段差形状に沿って形
成された第1導電膜d1と、この第1導電膜d1の上部
にそれに比べて透明画素電極ITOIと接続される側を
小さいサイズで形成した第2導電膜d2と、この第2導
電膜d2から露出する第1導電膜diに接続された第3
導電膜d3とで構成されている。 ソース電極SDIの第2導電膜d2は第1導電膜d1の
クロム膜がストレスの増大から厚く形成できず、■型半
導体層ASの段差形状を乗り越えられないので、このi
型半導体層Asを乗り越えるために構成されている。つ
まり、第2導電膜d2は厚く形成することでステップカ
バレッジを向上している。第2導電膜d2は厚く形成で
きるので、ソース電極SDIの抵抗値(ドレイン電極S
D2や映像信号線DLについても同様)の低減に大きく
寄与している。第3導電膜d3は第2導電膜d2のl型
半導体層ASに起因する段差形状を乗り越えることがで
きないので、第2導電膜d2のサイズを小さくすること
で、露出する第1導を膜d1に接続するように構成され
ている。第1導電膜diと第3導電膜d3とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極SDIと透明画素電極1’TO1と
を確実に接続することができる。 ソース電極SDIは透明画素電極ITO1に接続されて
いる。ソース電極SDIは、1型半導体層ASの段差形
状(第1導電膜glの膜厚、N+型半導体層doの膜厚
およびl型半導体層ASの膜厚を加算した膜厚に相当す
る段差)に沿って構成されている。具体的には、ソース
電極SDIは、l型半導体層ASの段差形状に沿って形
成された第1導電膜d1と、この第1導電膜d】の上部
にそれに比べて透明画素1i%ITO1と接続される側
を小さいサイズで形成した第2導電膜d2と、この第2
導電膜d2から!l畠する第1導電膜d】に接続された
第3導電膜d3とで構成されている。 ソース電極SDIの第2導電膜d2は第1導電膜d1の
クロム膜がストレスの増大から厚く形成できず、1型半
導体層ASの段差形状を乗り越えられないので、この1
型半導体層ASを乗り越凡るために構成されている。つ
まり、第2導電膜d2は厚く形成することでステップカ
バレッジを向上している。第2導電膜d2は厚く形成で
きるので、ソース電極SDIの抵抗値(ドレイン電極S
D2や映像信号線DLについても同様)の低減に大きく
寄与している。第3導電膜d3は第2導電膜d2のl型
半導体層ASに起因する段差形状を乗り越えることがで
きないので、第2導電膜d2のサイズを小さくする二と
で、Il出する第1導電膜d1に接続するように構成さ
れている。第1導電膜d1と第3導電膜d3とは接着性
か良好であるばかりか、両者間の接続部の段差形状が小
さいので、ソース電極SDIと透明画素電極ITOIと
を確実に接続することができる。 (透明画素電極IT○1) 透明画素電極ITOIは液晶表示部の画素電極の一方を
構成する。 透明画素電極IT○1は薄膜トランジスタTFT 1の
ソース電極SDIおよび薄膜トランジスタTPT2のソ
ース電極SDIに接続されている。このため、薄膜トラ
ンジスタTFTI、TPT2のうちの1つたとえば薄膜
トランジスタTFT lに欠陥が発生したときには、製
造工程においてレーザ光等によって、薄膜トランジスタ
TFTIと映像信号線DLとを切り離すとともに、薄膜
トランジスタTFT 1と透明画素電極IT○1とを切
り離せば、点欠陥、線欠陥にはならず、しかも2つの薄
膜トランジスタTFT1、TPT2に同時に欠陥が発生
することはほとんどないから、点欠陥が発生する確率を
極めて小さくすることができる。 (保護膜PSVI) 薄膜トランジスタTPTおよび透明画素電極IT○1上
には保護膜PSVIが設けられている。 保護膜PSVIは主に薄膜トランジスタTPTを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜PSVIはたと
えばプラズマCV D装置で形成した酸化シリコン膜や
窒化シリコン膜で形成されており、8000[人]程度
の膜厚で形成する。 (遮光膜BM) 上部透明カラス基板5UB2側には、外部光(第2A図
では上方からの光)がチャネル形成領域として使用され
る1型半導体層ASに入射されないように、遮光膜BM
が設けられ、遮光膜BMは第6図のハツチングに示すよ
うなパダーンとされている。なお、第6図は第1A図に
おけるIT○膜からなる第3導電膜d3、カラーフィル
タFILおよび遮光膜BMのみを描いた平面図である。 遮光膜BMは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで1300[A]程度
の膜厚に形成される。 したがって、薄膜トランジスタTFTI、TPT2の1
型半導体層ASは上下にある遮光膜BMおよび太き目の
ゲート電極GTによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜BMは第6図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜BMは格子状に形成さ
れ(ブラックマトリクス)、この格子で1画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜BMによってはっきりとし、コントラストが向上
する。つまり、遮光膜BMは1型半導体層ASに対する
遮光とブラックマトリクスとの2つの機能をもつ。 また、透明画素電1ITO1のラビング方向の根本側の
エツジ部に対向する部分(第1A図右下部分)が遮光膜
BMによって遮光されているから、上記部分にドメイン
が発生したとしても、ドメインが見えないので、表示特
性が劣化することはない。 なお、バックライトを上部透明ガラス基板5UB2側に
取り付け、下部透明ガラス基板SUB lを観察側(外
部露出側)とすることもできる。 (共通透明画素電極IT○2) 共通透明画素電極IT○2は、下部透明ガラス基板SU
B l側に画素ごとに設けられた透明画素電極ITOI
に対向し、液晶LCの光学的な状態は各画素電極ITO
Iと共通透明画素電極JTO2との間の電位差(電界)
に応答して変化する。この共通透明画素電極IT○2に
はコモン電圧v comが印加されるように構成されて
いる。 コモン電圧VCOmは映像信号線DLに印加されるロウ
レベルの駆動電圧Vdm1nとハイレベルの駆動電圧V
d maxとの中間電位である。 (カラーフィルタFIL) カラーフィルタFILはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタFILは画素に対向する位置にストライプ
状に形成され(第7図)、染め分けられている(第7図
は第3図の第3導電膜層d3、遮光膜BMおよびカラー
フィルタFILのみを描いたもので、B、R,Gの各カ
ラーフィルターFILはそれぞれ、45°、135″′
、クロスのハツチを施しである)。カラーフィルタFI
Lは第6図に示すように透明画素電極IT○1の全てを
覆うように太き目に形成され、遮光膜BMはカラーフィ
ルタFILおよび透明画素電極I T 01のエツジ部
分と重なるよう透明画素電極ITOIの周縁部より内側
に形成されている。 カラーフィルタFILは次のように形成することができ
る。ます、上部透明カラス基板5UB2の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタRを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタG、青色フィルタBを順次形成する。 (保護膜PSV2) 保護膜PSV2はカラーフィルタFILを異なる色に染
め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 (表示装置全体等価回路) 表示マトリゲス部の等何回路とその周辺回路の結線図を
第8図に示す。同図は回路図ではあるが、実際の幾何学
的配置に対応して描かれている。 ARは複数の画素を二次元状に配列したマトリクス・ア
レイである。 図中、又は映像信号線DLを意味し、添字G、Bおよび
Rがそれぞれ緑、青および赤画素に対応して付加されて
いる。Yは走査信号線GLを意味し、添字1,2,3.
・・・、 endは走査タイミングの順序に従って付加
されている。 映像信号線X(添字省略)は交互に上側(または奇数)
映像信号駆動回路He、下側(または偶数)映像信号駆
動回路Hoに接続されている。 SUPは1つの電圧源から複数の分圧した安定化された
電圧源を得るための電源回路やホスト(上位演算処理装
置)からのCRT (陰極線管)用の情報をTPT液晶
表示装置用の情報に交換する回路を含む回路である。 (保持容量素子Caddの構造) 透明画素電極IT○1は、薄膜トランジスタTPTと接
続される端部と反対側の端部において、隣りの走査信号
:fJA G Lと重なるように形成されている。この
重ね合わせは、第2B図からも明らかなように、透明画
素電極IT○1を一方の電極PL2とし、隣りの走査信
号線GLを他方の電極PLIとする保持容量素子(静電
容量素子)Caddを構成する。この保持容量素子Ca
ddの誘電体膜は、薄膜トランジスタTPTのゲート絶
縁膜として使用される絶縁膜GJと同一層で構成されて
いる。 保持容量素子Caddは、第4図からも明らかなように
、走査信号線GLの第1導電膜g1の幅を広げた部分に
形成されている。なお、映像信号線DLと交差する部分
の第1導電膜glは映像信号線DLとの短絡の確率を小
さくするため細くされている。 保持容量素子Caddを構成するために重ね合わされる
透明画素電極IT○1と電極P L 1との間の一部に
は、ソース電極SDIと同様に、段差形状を乗り越える
際に透明画素電極IT○1が断線しないように、第1導
電膜d1および第2導電膜d2で構成された島領域か設
けられている。この島領域は、透明画素電極IT○1の
面積(開口率)を低下しないように、できる限り小さく
構成する。 (保持容量素子Caddの等価回路とその動作)第1A
図に示される画素の等価回路を第9図に示す。第9図に
おいて、Cgsは薄膜トランジスタTFTのケート電極
GTとソース電極SDIとの間に形成される寄生容量で
ある。寄生容量Cgsの誘電体膜は絶縁膜Glである。 Cpixは透明画素電極ITOI (PIX)と共通
透明画素電極IT○2 (COM)との間に形成される
液晶容量である。液晶容量Cpjxの誘電体膜は液晶L
C5保護膜PSVIおよび配向膜0RII、0RI2で
ある。Vlcは中点電位である。 保持容量素子Caddは、薄膜トランジスタTPTがス
イッチングするとき、中点電位(画素電極電位)Vlc
に対するゲート電位変化ΔVgの影響を低減するように
働く。この様子を式で表すと、次式のようになる。 △V1c= (Cgs/(Cgs+Cadd+Cpix
)) X△Vgここで、△VieはΔVgによる中点電
位の変化分を表わす。この変化分△Vlcは液晶LCに
加わる直流成分の原因となるが、保持容量Caddを大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Caddは放電時間を長くする作用
もあり、薄膜トランジスタTFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低
減は、液晶LCの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。 前述したように、ゲート電極GTは1型半導体層ASを
完全に覆うよう大きくされている分、ソース電極SDI
、ドレイン電極SD2とのオーバラップ面積が増え、し
たがって寄生容量Cgsが大きくなり、中点電位Vlc
はゲート(走査)信号Vgの影響を受は易くなるという
逆効果が生じる。 しかし、保持容量素子Caddを設けることによりこの
デメリットも解消することができる。 保持容量素子Caddの保持容量は、画素の書込特性か
ら、液晶容量Cpixに対して4〜8倍(4・Cpix
<Cadd<8・Cpix) 、寄生容量Cgsに対し
て8〜32倍(8・Cgs< Cadd<32・Cgs
)程度の値に設定する。 (保持容量素子Cadd電極線の結線方法)保持容量電
極線としてのみ使用される初段の走査信号線GL(Y。 )は、第8図に示すように、共通透明画素電極IT○2
(Vcom )に接続する。 共通透明画素電極IT○2は、第2A図に示すように、
液晶表示装置の周縁部において銀ペースト材SLによっ
て外部引出配線に接続されている。 しかも、この外部引出配線の一部の導電膜(glおよび
g2)は走査信号線GLと同一製造工程で構成されてい
る。この結果、最終段の保持容量電極線GLは、共通透
明画素電極IT○2に簡単に接続することができる。 初段の保持容量電極線Y。は最終段の走査信号線Y e
ndに接続、V com以外の直流電位点(交流接地点
)に接続するかまたは垂直走路回路Vから1つ余分に走
査パルスY0 を受けるように接続してもよい。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でも本発明は有効である。 [発明の効果] 以上説明したように、本発明の液晶表示装置では、ゲー
ト電極の周縁とソース電極及びドレイン電極との交差部
のゲート電極とソース電極及びドレイン電極との間には
チャネル形成用半導体層とゲート絶縁膜の2層が存在す
るので、ゲート電極とソース・ドレイン電極との短絡の
発生を低減することができる。また、ソース電極及びド
レイン電極をチャネル幅と平行な方向に引き出すことに
より、画素の開口率を上げることができる。さらに、レ
ーザトリミング部を設けたので、土工の透明基板を組み
立てた後でも、し−サーにより容易に短時間で修繕する
ことができる。従って、安価な液晶表示装置を提供する
ことができる。
ンジスタのゲート電極とソース電極またはドレイン電極
との短絡が発生しやすく、この短絡が発生した場合は、
レーザを用いて修繕しなければならず、製造コストが増
加する問題がある。 本発明の目的は、ゲート電極とソース・ドレイン電極と
の短絡の発生を低減することにより安価な液晶表示装置
を提供することにある。 本発明の他の目的は、上記短絡が発生した場合ン電極の
引出部に、」〕記チャネル用半導体層及び上記ゲート電
極が存在せずかつチャネル幅よりも幅が狭いレーザトリ
ミング部を有することを特徴とする。 [作用] 本発明の液晶表示装置では、ゲート電極の周縁とソース
電極及びドレイン電極との交差部における該ソース電極
及びドレイン電極とケート絶縁膜との間にチャネル形成
用半導体層の一部が突出して存在することにより、上記
交差部のゲート電極とソース電極及びドレイン電極との
間にはチャネル形成用半導体層とゲート絶縁膜の2層が
存在するので、ゲート電極とソース・ドレイン電極との
短絡の発生を低減することができる。 また、ソース電極及びドレイン電極をチャネル幅と平行
な方向に引き出すことにより、画素電極の面積を大きく
取ることができるので、画素の開口率を上げることがで
きる。 さらに、ソース電極及びドレイン電極の引出部に、光が
透過しにくいチャネル用半導体層、ゲーても、レーザに
より容易に修繕できることにより安価な液晶表示装置を
提供することにある。 [課題を解決するための手段1 上記の目的を達成するため、本発明は、ゲート電極、ゲ
ート絶縁膜、チャネル形成用半導体層、ソース電極、ド
レイン電極、透明画素電極、下部配向膜を順次設けた下
部透明基板と、共通透明画素電極、上部配向膜を順次設
けた上部透明基板とを互いの配向膜が向き合うように重
ね合わせ、両基板間に液晶を封入・封止し、かつ上記ゲ
ート電極を上記チャネル形成用半導体層より太きく形成
した液晶表示装置において、上記ゲート電極の周縁と上
記ソース電極及びドレイン電極との交差部における該ソ
ース電極及びドレイン電極と上記ゲート絶縁膜との間に
上記チャネル形成用半導体層の一部が突出して存在する
ことを特徴とする。 また、本発明は、上記ソース電極及びドレイン電極をチ
ャネル幅と平行な方向に引き出したことを特徴とする。 さらに、本発明は、上記ソース電極及びドレイン電極が
存在せずかつチャネル幅よりも幅が狭いレーザトリミン
グ部を有することにより、上下の透明基板を組み立てた
後でも、下部透明基板の下側から該レーザトリミング部
を見ることができ、かつ該レーザトリミング部は幅が狭
いので、上記短絡か発生した場合でも、レーザにより容
易に修繕することかできる。 [実施例1 以下、本発明を適用すべきアクティブ・マトリクス方式
のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 実施例1 第1A図は、本発明の第1の実施例の液晶表示装置の一
画素とその周辺を示す平面図、第2A図は、第1A図の
IIB−IIB切断線における断面と表示パネルのシー
ル部付近の断面を示す図である。 各画素の薄膜トランジスタTPTは、画素内において2
つ(複数)に分割され、薄膜トランジスタ(分別薄膜ト
ランジスタ)TFTIおよびT F T 2で構成され
ている。透明画素電極ITOIは薄膜l・ランシスタT
FTIのソース電極SDIおよび薄膜トランジスタTP
T2のソース電極SDIに接続されている。このため、
薄膜トランジスタTFT l、TFT2のうちの1つた
とえば薄膜トランジスタTFT lに欠陥か発生したと
きには、製造工程においてレーザによって、薄膜トラン
ジスタTFTIと映像信号線DLとを切り離すとともに
、薄膜トランジスタTFT lと透明画素電極ITOI
とを切り離せば、点欠陥、線欠陥にはならず、しかも2
つの薄膜トランジスタTFT 1、TFT2に同時に欠
陥が発生することはほとんどないから、点欠陥が発生す
る確率を極めて小さくすることができる。 ゲート電極GTは、第1A図、第2A図に示すように、
1型(真性、1ntrinsic、導電型決定不純物が
ドープされていない)非晶質シリコン(Sl)半導体層
ASを完全に覆うように、下部透明ガラス基板SUB
lの下方からみてそれよす太き目に形成されている。こ
れは、下部透明カラス基板St、’Blの下方に蛍光灯
等のバッグライl〜BLを取り付けた場合、この不透明
なりロム(Cr)等の金属からなるケート電極GTか影
となって、l型半導体層ASにはバックライト光が当た
らず、光照射による導電現象すなわち薄膜トランジスタ
TPTのオフ特性劣化を起きにくくするためである。 本実施例では、第1A図に示すように、ケート電極GT
の周縁とソース電極SDI及びドレイン電極SD2との
交差部における該ソース電極SDI及びドレイン電極S
D2とゲート絶縁膜G1との間にチャネル形成用のl型
半導体層ASの一部が突出して存在するように設けた。 従って、上記交差部のゲート電極GTとソース電極SD
I及びドレイン電極SD2との間にはl型半導体層AS
とゲート絶縁膜GIの2層か存在するので、ゲート電極
GTとソース・ドレイン電極SDI、SD2との短絡の
発生を低減することができる。 また、ソース電極SDI及びドレイン電極SD2の引出
部に、1型半導体層AS、ゲート電極GTか存在せずか
つチャネル幅よりも幅が狭いレーザトリミング部LTを
設けた。レーザトリミング部LTは、薄膜トランジスタ
TFT 1またはTFT2にゲート電極GTとソース・
ドレイン電極SD1.SD2との短絡不良が発生したと
きに、レーザによって薄膜トランジスタTFT 1また
はTFT2と映像信号線DLとを切り離すとともに、薄
膜トランジスタTFT 1またはTFT2と透明画素電
極ITOIとを切り離す箇所のことである。 1型半導体層ASは光の透過率が低く、また、ゲート電
極GTは光を透過しないクロム(Cr)等の金属から形
成されている。従って、本実施例のレーザトリミング部
LTでは、これらの不透明膜が存在しないので、下部透
明ガラス基板5UB1と上部透明ガラス基板5UB2を
組み合わせ、両基板間に液晶LCを封入・封止し、液晶
表示部を組み立てた後でも、下部透明ガラス基板5UB
lの下側からレーザトリミング部LTを見ることができ
るので、ゲート電極GTとソース・ドレイン電極SDI
、SD2との短絡が発生した場合でも、該レーザトリミ
ング部LTをレーザ゛により切断することによシバ容易
に修繕することかできる。また、該レーザトリミング部
LTは幅が狭いので、レーザによる修繕の作業時間が短
くて済む。 実施例2 第1. A図は、本発明の第2の実施例の液晶表示装置
の一画素とその周辺を示す平面図である。 本実施例では、第1B図に示すように、ソース電極SD
I及びドレイン電極がチャネル幅と平行な方向に引き出
されている。従って、画素電極ITOIの面積を大きく
取ることができるので、画素の開口率を上げることがで
きる。 また、本実施例でも、実施例1と同様に、ゲー[・電極
GTの周縁とソース電極SDI及びドレイン電極SD2
との交差部における該ソース電極SDI及びドレイン電
極SD2とゲート絶縁膜CIとの間に1型非晶質81半
導体層ASの一部が突出して存在するように設けた。従
って、上記交差部のゲート電極GTとソース電極SDI
及びドレイン電極SD″2との間には1型半導体層AS
とゲート絶縁膜CIの2層が存在するので、ケート電極
GTとソース・ドレイン電極SDI、SD2との短絡の
発生を低減することができる。 また、ソース電極SD1及びドレイン電極SD2の引出
部に、1型半導体層AS、ケート電極GTが存在せずか
つチャネル幅よりも幅が狭いレーザトリミング部LTを
設けた。従って、ゲート電極GTとソース・ドレイン電
極SDI、SD2との短絡が発生した場合でも、当該レ
ーザトリミング部LTをレーザにより切断することによ
り、容易に修繕することができる。 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同−機能
料有するものは同一符号を付け、その繰り返しの説明は
省略する。 第2BC図は第1A図のnc−nc切断線における断面
図である。また、第3図(要部平面図)には第1A図に
示す画素を複数配置したときの平面図を示す。 (画素配置) 第1A図に示すように、各画素は隣接する2本の走査信
号線(ケート信号線または水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線または垂直信号線
)DLとの交差領域内(4本の信号線で囲まれた領域内
)に配置されている。 各画素は薄膜トランジスタTPT、透明画素電極IT○
1および保持容量素子Caddを含む。走査信号線GL
は列方向に延在し、行方向に複数本配置されている。映
像信号線DLは行方向に延在し、列方向に複数本配置さ
れている。 (表示部断面全体構造) 第2A図に示すように、液晶LCを基準に下部透明ガラ
ス基板5UBI側には薄膜トランジスタTPTおよび透
明画素電極IT○1が形成され、上部透明ガラス基板5
UB2側にはカラーフィルタFIL、遮光用ブラックマ
トリクスパターンを形成する遮光膜BMが形成されてい
る。下部透明ガラス基板5UBIはたとえば1.1[m
m]程度の厚さで構成されている。また、透明カラス基
板5LIB 1.5UB2の両面にはデイツプ処理等に
よって形成された酸化シリコン膜SI○が設けられてい
る。このため、透明ガラス基板SUB 1.5UB2の
表面に鋭い傷があったとしても、鋭い傷を酸化シリコン
膜SI○で覆うことができるので、走査信号線GL、カ
ラーフィルタFILが損傷するのを有効に防止すること
ができる。 第2A図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB 1.5UB2の左側縁部
分で外部引出配線の存在する部分の断面を示しており、
右側は透明ガラス基板SUB 1.5UB2の右側縁部
分で外部引出配線の存在しない部分の断面を示している
。 第2A図の左側、右側のそれぞれに示すシール材SLは
液晶LCを封止するように構成されており、液晶封入口
(図示していない)を除く透明ガラス基板5UBI、5
UB2の縁周囲全体に沿って形成されている。シール材
SLはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板5UB2側の共通透明画素電極IT
○2は、少なくとも一個所において、銀ペースト材SI
Lによって下部透明ガラス基板SUB l側に形成され
た外部引出配線に接続されている。この外部引出配線は
ゲート電極GT、ソース電極SDI、ドレイン電極SD
2のそれぞれと同一製造工程で形成される。 配向膜○R11,,0RI2、透明画素電極ITOI、
共通透明画素電極IT○2、保護膜PSVI、PSV2
、絶縁膜G I (7)ソtLftL(7)層は、シー
ル材SLの内側に形成される。偏光板POLI、POL
2はそれぞれ下部透明ガラス基板5UBI、上部透明ガ
ラス基板5UB2の外側の表面に形成されている。 液晶LCは液晶分子の向きを設定する下部配向膜○RI
Iと上部配向膜0RI2との間に封入され、シール部S
Lによってシールされている。 下部配向膜0RIIは下部透明ガラス基板SUB l側
の保護膜PSVIの上部に形成される。 上部透明ガラス基板5UB2の内側(液晶LC側)の表
面には、遮光膜BM、カラーフィルタFIL、保護膜P
SV2、共通透明画素電極ITO2(COM)および上
部配向膜○RI2が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板SOB l側、
上部透明ガラス基板5UB2側のそれぞれの層を別々に
形成し、その後上下透明ガラス基板SUB 1.5OB
2を重ね合わせ、両者間に液晶LCを封入することによ
って組み立てられる。 (薄膜トランジスタTPT) 薄膜トランジスタTPTは、ゲート電極GTに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタTPTは、画素内において2
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTIおよびTFT2で構成されている
。薄膜トランジスタ’I’ F T l、TFT2のそ
れぞれは実質的に同一サイズ(チャネル長、チャネル幅
か同じ)で構成されている。この分割された薄膜トラン
ジスタTFT1.TPT2のそれぞれは、主にゲート電
極GT、ゲート絶縁膜0丁、l型非晶質シリコン(Sl
)からなる1型半導体層A、 S、一対のソース電極S
DI、ドレイン電極SD2で構成されている。なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソースドレインは動作中入れ替わると理解
されたい。しかし、以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する。 (ゲート電極GT) ゲート電極GTは第4図(第1A図の第1導電膜gl、
第2導電膜g2およびi型半導体層ASのみを描いた平
面図)に詳細に示すように、走査信号線GLから垂直方
向(第1A図および第4図において上方向)に突出する
形状で構成されている(丁字形状に分岐されている)。 ゲート電極GTは薄膜トランジスタTFT l、TPT
2のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタTFT l、TFT2のそれぞ
れのゲート電極GTは、一体に(共通ゲート電極として
)構成されており、走査信号線GLに連続して形成され
ている。ゲート電極GTは、薄膜トランジスタTPTの
形成領域において大きい段差を作らないように、単層の
第1導電膜g1で構成する。第1導電膜g1はたとえば
スパッタで形成されたクロム(Cr)膜を用い、l00
0[人コ程度の膜厚で形成する。 このゲート電極GTは第1A図、第2A図および第4図
に示されているように、i型半導体層ASを完全に覆う
よう(下方からみて)それより太き目に形成される。し
たがって、下部透明ガラス基板SUB 1の下方に蛍光
灯等のバックライトBLを取り付けた場合、この不透明
なりロムからなるゲート電極GTが影となって、i型半
導体層ASにはバックライト光が当たらず、光照射によ
る導電現象すなわち薄膜トランジスタTPTのオフ特性
劣化は起きにくくなる。なお、ゲート電極GTの本来の
大きさは、ソース電極SDIとドレイン電極SD2との
間をまたがるに最低限必要な(ゲート電極GTとソース
電極SDI、ドレイン電極SD2との位置合わせ余裕分
も含めて)幅を持ち、チャネル幅Wを決めるその奥行き
長さはソース電極SDIとドレイン電極SD2との間の
距離(チャネル長)Lとの比、すなわち相互コンダクタ
ンスgmを決定するファクタW/Lをいくつにするかに
よって決められる。 この液晶表示装置におけるゲート電極GTの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極GTのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極GTおよび走査信号線GL
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム(Al
)、純アルミニウム、パラジウム(Pd)を含有させた
アルミニウム等を選ぶことができる。 (走査信号線GL) 走査信号線GLは第1導電膜g1およびその上部に設け
られた第2導電膜g2からなる複合膜で構成されている
。この走査信号線CLの第1導電膜g1はケート電極G
Tの第1導電膜glと同一製造工程で形成され、かつ一
体に構成されている。 第2導電膜g2はたとえばスパッタで形成されたアルミ
ニウム膜を用い、1000〜5500[人コ程度の膜厚
で形成する。第2導電膜g2は走査信号線GLの抵抗値
を低減し、信号伝達速度の高速化(画素の情報の書込特
性向上)を図ることができるように構成されている。 また、走査信号線GLは第1導電膜g1の幅寸法に比べ
て第2導電膜g2の幅寸法を小さく構成している。すな
わち、走査信号線GLはその側壁の段差形状がゆるやか
になっている。 (絶縁膜GI) 絶縁膜GIは薄膜トランジスタTFT 1、TFT2の
それぞれのゲート絶縁膜として使用される。絶縁膜6丁
はケート電極GTおよび走査信号線GLの上層に形成さ
れている。絶縁膜G■はたとえばプラズマCVDで形成
された窒化シリコン膜を用い、3000[人]程度の膜
厚で形成する。 (1型半導体層AS) 1型半導体層ASは、第4図に示すように、複数に分割
された薄膜トランジスタTFT l、TPT2のそれぞ
れのチャネル形成領域として使用される。1型半導体層
ASは非晶質シリコン膜または多結晶シリコン膜で形成
し、約+soo[A]程度の膜厚で形成する。 この1型半導体層ASは、供給ガスの成分を変えてSi
、N、からなるゲート絶縁膜として使用される絶縁膜C
Iの形成に連続して、同じプラズマCVD装置で、しか
もそのプラズマCVD装置から外部に露出する二となく
形成される。また、オーミックコンタクト用のPをドー
プしたN+型半導体層do(第2A図)も同様に連続し
て約400[人]の厚さに形成される。しかる後、下部
透明ガラス基板SUB 1はCVD装置から外に取り出
され、写真処理技術によりN“・型半導体層doおよび
1型半導体層ASは第1A図、第2A図および第4図に
示すように独立した島状にパターニングされる。 1型半導体層ASは、第1A図および第4図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間にも設けられている。この
交差部の】型半導体層ASは交差部における走査信号線
GLと映像信号線DLとの短絡を低減するように構成さ
れている。 (ソース電極SDI、ドレイン電極5D2)複数に分割
された薄膜トランジスタTFTI、TPT2のそれぞれ
のソース電極SDIとドレイン電極SD2とは、第1A
図、第2A図および第5図(第1A図の第1〜第3導電
膜d1〜d3のみを描いた平面図)で詳細に示すように
、1型半導体層AS上にそれぞれ離隔して設けられてい
る。 ソース電極SDI、ドレイン電極SD2のそれぞれは、
N“型半導体層doに接触する下層側から、第14電膜
d1、第2導電膜d2、第3導電膜d3を順次重ね合わ
せて構成されている。ソース電極SDIの第14電膜d
i、第2導電膜d2および第3導電膜d3は、ドレイン
電極SD2の第1導電膜d1、第2導電膜d2および第
3導電膜d3と同一製造工程で形成される。 第1導電膜d1はスパッタで形成したクロム膜を用い、
500〜1000[人]の膜厚(この液晶表示装置では
、600口人]程度の膜厚)で形成する。クロム膜は膜
厚を厚く形成するとストレスが大きくなるので、200
0[人コ程度の膜厚を越えない範囲で形成する。クロム
膜はN4型半導体層doとの接触が良好である。クロム
膜は後述する第2導電膜d2のアルミニウムがN+型半
導体層doに拡散することを防止するいわゆるバリア層
を構成する。 第1導電膜d1としては、クロム膜の他に高融点金属(
Mo、Ti、T a 、 W)膜、高融点金属シリサイ
ド(MoSi、、TiSi、、TaSi、、WSi、)
膜で形成してもよい。 第1導電膜dlを写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第1導電膜diを
マスクとして、N+型半導体層doが除去ゝされる。つ
まり、l型半導体層AS上に残っていたN1型半導体層
dOは第1導電膜di以外の部分がセルファラインで除
去される。 このとき、N“型半導体層doはその厚さ分は全て除去
されるようエッチされるので、l型半導体層ASも若干
その表面部分でエッチされるが、その程度はエッチ時間
で制御すればよい。 しかる後、第2導電膜d2がアルミニウムのスパッタリ
ングで3000〜5500[八]の膜厚くこの液晶表示
装置では、3500[人コ程度の膜厚)に形成される。 アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極SDI、
ドレイン電極SD2および映像信号線DLの抵抗値を低
減するように構成されている。第2導電膜d2としては
アルミニウム膜の他にシリコンや銅(Cu)を添加物と
して含有させたアルミニウム膜で形成してもよい。 第2導電膜d2の写真処理技術によるパターニング後、
第3導電膜d3が形成される。この第3導電膜d3はス
パッタリングで形成された透明導電膜(Indium−
Tin−Oxide I T O:ネサ膜)からなり
、1000〜2000[人]の膜厚(この液晶表示装置
では、1200[人]程度の膜厚)で形成される。この
第3導電膜d3はソース電極SDI、ドレイン電極SD
2および映像信号線DLを構成するとともに、透明画素
電極ITOIを構成するようになっている。 ソース電極SDIの第1導電膜d1.1(レイン電極S
D2の第1導電膜d1のそれぞれは、上層の第2導電膜
d2および第3導電膜d3に比べて内側に(チャネル領
域内に)大きく入り込んでいる。つまり、これらの部分
における第1導電膜d1は第2導電膜d2、第3導電膜
d3とは無関係に薄膜トランジスタTPTのチャネル長
りを規定できるように構成されている。 ソース電極SDIは透明画素電極ITOIに接続されて
いる。ソース電極SDIは、1型半導体層ASの段差形
状(第1導電膜glの膜厚、N“型半導体層doの膜厚
および1型半導体層ASの膜厚を加算した膜厚に相当す
る段差)に沿って構成されている。具体的には、ソース
電極SDIは、1型半導体層ASの段差形状に沿って形
成された第1導電膜d1と、この第1導電膜d1の上部
にそれに比べて透明画素電極ITOIと接続される側を
小さいサイズで形成した第2導電膜d2と、この第2導
電膜d2から露出する第1導電膜diに接続された第3
導電膜d3とで構成されている。 ソース電極SDIの第2導電膜d2は第1導電膜d1の
クロム膜がストレスの増大から厚く形成できず、■型半
導体層ASの段差形状を乗り越えられないので、このi
型半導体層Asを乗り越えるために構成されている。つ
まり、第2導電膜d2は厚く形成することでステップカ
バレッジを向上している。第2導電膜d2は厚く形成で
きるので、ソース電極SDIの抵抗値(ドレイン電極S
D2や映像信号線DLについても同様)の低減に大きく
寄与している。第3導電膜d3は第2導電膜d2のl型
半導体層ASに起因する段差形状を乗り越えることがで
きないので、第2導電膜d2のサイズを小さくすること
で、露出する第1導を膜d1に接続するように構成され
ている。第1導電膜diと第3導電膜d3とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極SDIと透明画素電極1’TO1と
を確実に接続することができる。 ソース電極SDIは透明画素電極ITO1に接続されて
いる。ソース電極SDIは、1型半導体層ASの段差形
状(第1導電膜glの膜厚、N+型半導体層doの膜厚
およびl型半導体層ASの膜厚を加算した膜厚に相当す
る段差)に沿って構成されている。具体的には、ソース
電極SDIは、l型半導体層ASの段差形状に沿って形
成された第1導電膜d1と、この第1導電膜d】の上部
にそれに比べて透明画素1i%ITO1と接続される側
を小さいサイズで形成した第2導電膜d2と、この第2
導電膜d2から!l畠する第1導電膜d】に接続された
第3導電膜d3とで構成されている。 ソース電極SDIの第2導電膜d2は第1導電膜d1の
クロム膜がストレスの増大から厚く形成できず、1型半
導体層ASの段差形状を乗り越えられないので、この1
型半導体層ASを乗り越凡るために構成されている。つ
まり、第2導電膜d2は厚く形成することでステップカ
バレッジを向上している。第2導電膜d2は厚く形成で
きるので、ソース電極SDIの抵抗値(ドレイン電極S
D2や映像信号線DLについても同様)の低減に大きく
寄与している。第3導電膜d3は第2導電膜d2のl型
半導体層ASに起因する段差形状を乗り越えることがで
きないので、第2導電膜d2のサイズを小さくする二と
で、Il出する第1導電膜d1に接続するように構成さ
れている。第1導電膜d1と第3導電膜d3とは接着性
か良好であるばかりか、両者間の接続部の段差形状が小
さいので、ソース電極SDIと透明画素電極ITOIと
を確実に接続することができる。 (透明画素電極IT○1) 透明画素電極ITOIは液晶表示部の画素電極の一方を
構成する。 透明画素電極IT○1は薄膜トランジスタTFT 1の
ソース電極SDIおよび薄膜トランジスタTPT2のソ
ース電極SDIに接続されている。このため、薄膜トラ
ンジスタTFTI、TPT2のうちの1つたとえば薄膜
トランジスタTFT lに欠陥が発生したときには、製
造工程においてレーザ光等によって、薄膜トランジスタ
TFTIと映像信号線DLとを切り離すとともに、薄膜
トランジスタTFT 1と透明画素電極IT○1とを切
り離せば、点欠陥、線欠陥にはならず、しかも2つの薄
膜トランジスタTFT1、TPT2に同時に欠陥が発生
することはほとんどないから、点欠陥が発生する確率を
極めて小さくすることができる。 (保護膜PSVI) 薄膜トランジスタTPTおよび透明画素電極IT○1上
には保護膜PSVIが設けられている。 保護膜PSVIは主に薄膜トランジスタTPTを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜PSVIはたと
えばプラズマCV D装置で形成した酸化シリコン膜や
窒化シリコン膜で形成されており、8000[人]程度
の膜厚で形成する。 (遮光膜BM) 上部透明カラス基板5UB2側には、外部光(第2A図
では上方からの光)がチャネル形成領域として使用され
る1型半導体層ASに入射されないように、遮光膜BM
が設けられ、遮光膜BMは第6図のハツチングに示すよ
うなパダーンとされている。なお、第6図は第1A図に
おけるIT○膜からなる第3導電膜d3、カラーフィル
タFILおよび遮光膜BMのみを描いた平面図である。 遮光膜BMは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで1300[A]程度
の膜厚に形成される。 したがって、薄膜トランジスタTFTI、TPT2の1
型半導体層ASは上下にある遮光膜BMおよび太き目の
ゲート電極GTによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜BMは第6図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜BMは格子状に形成さ
れ(ブラックマトリクス)、この格子で1画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜BMによってはっきりとし、コントラストが向上
する。つまり、遮光膜BMは1型半導体層ASに対する
遮光とブラックマトリクスとの2つの機能をもつ。 また、透明画素電1ITO1のラビング方向の根本側の
エツジ部に対向する部分(第1A図右下部分)が遮光膜
BMによって遮光されているから、上記部分にドメイン
が発生したとしても、ドメインが見えないので、表示特
性が劣化することはない。 なお、バックライトを上部透明ガラス基板5UB2側に
取り付け、下部透明ガラス基板SUB lを観察側(外
部露出側)とすることもできる。 (共通透明画素電極IT○2) 共通透明画素電極IT○2は、下部透明ガラス基板SU
B l側に画素ごとに設けられた透明画素電極ITOI
に対向し、液晶LCの光学的な状態は各画素電極ITO
Iと共通透明画素電極JTO2との間の電位差(電界)
に応答して変化する。この共通透明画素電極IT○2に
はコモン電圧v comが印加されるように構成されて
いる。 コモン電圧VCOmは映像信号線DLに印加されるロウ
レベルの駆動電圧Vdm1nとハイレベルの駆動電圧V
d maxとの中間電位である。 (カラーフィルタFIL) カラーフィルタFILはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタFILは画素に対向する位置にストライプ
状に形成され(第7図)、染め分けられている(第7図
は第3図の第3導電膜層d3、遮光膜BMおよびカラー
フィルタFILのみを描いたもので、B、R,Gの各カ
ラーフィルターFILはそれぞれ、45°、135″′
、クロスのハツチを施しである)。カラーフィルタFI
Lは第6図に示すように透明画素電極IT○1の全てを
覆うように太き目に形成され、遮光膜BMはカラーフィ
ルタFILおよび透明画素電極I T 01のエツジ部
分と重なるよう透明画素電極ITOIの周縁部より内側
に形成されている。 カラーフィルタFILは次のように形成することができ
る。ます、上部透明カラス基板5UB2の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタRを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタG、青色フィルタBを順次形成する。 (保護膜PSV2) 保護膜PSV2はカラーフィルタFILを異なる色に染
め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 (表示装置全体等価回路) 表示マトリゲス部の等何回路とその周辺回路の結線図を
第8図に示す。同図は回路図ではあるが、実際の幾何学
的配置に対応して描かれている。 ARは複数の画素を二次元状に配列したマトリクス・ア
レイである。 図中、又は映像信号線DLを意味し、添字G、Bおよび
Rがそれぞれ緑、青および赤画素に対応して付加されて
いる。Yは走査信号線GLを意味し、添字1,2,3.
・・・、 endは走査タイミングの順序に従って付加
されている。 映像信号線X(添字省略)は交互に上側(または奇数)
映像信号駆動回路He、下側(または偶数)映像信号駆
動回路Hoに接続されている。 SUPは1つの電圧源から複数の分圧した安定化された
電圧源を得るための電源回路やホスト(上位演算処理装
置)からのCRT (陰極線管)用の情報をTPT液晶
表示装置用の情報に交換する回路を含む回路である。 (保持容量素子Caddの構造) 透明画素電極IT○1は、薄膜トランジスタTPTと接
続される端部と反対側の端部において、隣りの走査信号
:fJA G Lと重なるように形成されている。この
重ね合わせは、第2B図からも明らかなように、透明画
素電極IT○1を一方の電極PL2とし、隣りの走査信
号線GLを他方の電極PLIとする保持容量素子(静電
容量素子)Caddを構成する。この保持容量素子Ca
ddの誘電体膜は、薄膜トランジスタTPTのゲート絶
縁膜として使用される絶縁膜GJと同一層で構成されて
いる。 保持容量素子Caddは、第4図からも明らかなように
、走査信号線GLの第1導電膜g1の幅を広げた部分に
形成されている。なお、映像信号線DLと交差する部分
の第1導電膜glは映像信号線DLとの短絡の確率を小
さくするため細くされている。 保持容量素子Caddを構成するために重ね合わされる
透明画素電極IT○1と電極P L 1との間の一部に
は、ソース電極SDIと同様に、段差形状を乗り越える
際に透明画素電極IT○1が断線しないように、第1導
電膜d1および第2導電膜d2で構成された島領域か設
けられている。この島領域は、透明画素電極IT○1の
面積(開口率)を低下しないように、できる限り小さく
構成する。 (保持容量素子Caddの等価回路とその動作)第1A
図に示される画素の等価回路を第9図に示す。第9図に
おいて、Cgsは薄膜トランジスタTFTのケート電極
GTとソース電極SDIとの間に形成される寄生容量で
ある。寄生容量Cgsの誘電体膜は絶縁膜Glである。 Cpixは透明画素電極ITOI (PIX)と共通
透明画素電極IT○2 (COM)との間に形成される
液晶容量である。液晶容量Cpjxの誘電体膜は液晶L
C5保護膜PSVIおよび配向膜0RII、0RI2で
ある。Vlcは中点電位である。 保持容量素子Caddは、薄膜トランジスタTPTがス
イッチングするとき、中点電位(画素電極電位)Vlc
に対するゲート電位変化ΔVgの影響を低減するように
働く。この様子を式で表すと、次式のようになる。 △V1c= (Cgs/(Cgs+Cadd+Cpix
)) X△Vgここで、△VieはΔVgによる中点電
位の変化分を表わす。この変化分△Vlcは液晶LCに
加わる直流成分の原因となるが、保持容量Caddを大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Caddは放電時間を長くする作用
もあり、薄膜トランジスタTFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低
減は、液晶LCの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。 前述したように、ゲート電極GTは1型半導体層ASを
完全に覆うよう大きくされている分、ソース電極SDI
、ドレイン電極SD2とのオーバラップ面積が増え、し
たがって寄生容量Cgsが大きくなり、中点電位Vlc
はゲート(走査)信号Vgの影響を受は易くなるという
逆効果が生じる。 しかし、保持容量素子Caddを設けることによりこの
デメリットも解消することができる。 保持容量素子Caddの保持容量は、画素の書込特性か
ら、液晶容量Cpixに対して4〜8倍(4・Cpix
<Cadd<8・Cpix) 、寄生容量Cgsに対し
て8〜32倍(8・Cgs< Cadd<32・Cgs
)程度の値に設定する。 (保持容量素子Cadd電極線の結線方法)保持容量電
極線としてのみ使用される初段の走査信号線GL(Y。 )は、第8図に示すように、共通透明画素電極IT○2
(Vcom )に接続する。 共通透明画素電極IT○2は、第2A図に示すように、
液晶表示装置の周縁部において銀ペースト材SLによっ
て外部引出配線に接続されている。 しかも、この外部引出配線の一部の導電膜(glおよび
g2)は走査信号線GLと同一製造工程で構成されてい
る。この結果、最終段の保持容量電極線GLは、共通透
明画素電極IT○2に簡単に接続することができる。 初段の保持容量電極線Y。は最終段の走査信号線Y e
ndに接続、V com以外の直流電位点(交流接地点
)に接続するかまたは垂直走路回路Vから1つ余分に走
査パルスY0 を受けるように接続してもよい。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でも本発明は有効である。 [発明の効果] 以上説明したように、本発明の液晶表示装置では、ゲー
ト電極の周縁とソース電極及びドレイン電極との交差部
のゲート電極とソース電極及びドレイン電極との間には
チャネル形成用半導体層とゲート絶縁膜の2層が存在す
るので、ゲート電極とソース・ドレイン電極との短絡の
発生を低減することができる。また、ソース電極及びド
レイン電極をチャネル幅と平行な方向に引き出すことに
より、画素の開口率を上げることができる。さらに、レ
ーザトリミング部を設けたので、土工の透明基板を組み
立てた後でも、し−サーにより容易に短時間で修繕する
ことができる。従って、安価な液晶表示装置を提供する
ことができる。
第1A図は本発明の第1の実施例の液晶表示装置の液晶
表示部の一画素を示す要部平面図、第1B図は本発明の
第2の実施例の液晶表示装置の液晶表示部の一画素を示
す要部平面図、第2A図は第1A図のIIB−IIB切
断線で切った部分とシール部周辺部の断面図、第2B図
は第1A図の■c−nc切断線における断面図、第3図
は第1A図に示す画素を複数配置した液晶表示部の要部
平面図、第4図〜第6図は第1A図に示す画素の所定の
層のみを描いた平面図、第7図は第3図に示す画素電極
層、遮光膜およびカラーフィルタ層のみを描いた要部平
面図、第8図はアクティブ・マトリックス方式のカラー
液晶表示装置の液晶表示部を示す等価回路図、第9図は
第1A図に示す画素の等価回路図である。 SUB l・・・下部透明ガラス基板 SUB 2・・・北部透明ガラス基板 GT ・ゲート電極 GL・・・走査信号線 Gl・・ケート絶縁膜 AS・・・1型半導体層 SD・・・ソース電極またはドレイン電極DL・・・映
像信号線 LT・・・レーザトリミング部 TPT・・・薄膜トランジスタ ITOI・・・透明画素電極 LC・・・液晶 IrO2・・・共通透明画素電極 g、d・・・導電膜
表示部の一画素を示す要部平面図、第1B図は本発明の
第2の実施例の液晶表示装置の液晶表示部の一画素を示
す要部平面図、第2A図は第1A図のIIB−IIB切
断線で切った部分とシール部周辺部の断面図、第2B図
は第1A図の■c−nc切断線における断面図、第3図
は第1A図に示す画素を複数配置した液晶表示部の要部
平面図、第4図〜第6図は第1A図に示す画素の所定の
層のみを描いた平面図、第7図は第3図に示す画素電極
層、遮光膜およびカラーフィルタ層のみを描いた要部平
面図、第8図はアクティブ・マトリックス方式のカラー
液晶表示装置の液晶表示部を示す等価回路図、第9図は
第1A図に示す画素の等価回路図である。 SUB l・・・下部透明ガラス基板 SUB 2・・・北部透明ガラス基板 GT ・ゲート電極 GL・・・走査信号線 Gl・・ケート絶縁膜 AS・・・1型半導体層 SD・・・ソース電極またはドレイン電極DL・・・映
像信号線 LT・・・レーザトリミング部 TPT・・・薄膜トランジスタ ITOI・・・透明画素電極 LC・・・液晶 IrO2・・・共通透明画素電極 g、d・・・導電膜
Claims (1)
- 【特許請求の範囲】 1、ゲート電極、ゲート絶縁膜、チャネル形成用半導体
層、ソース電極、ドレイン電極、透明画素電極、下部配
向膜を順次設けた下部透明基板と、共通透明画素電極、
上部配向膜を順次設けた上部透明基板とを互いの配向膜
が向き合うように重ね合わせ、両基板間に液晶を封入・
封止し、かつ上記ゲート電極を上記チャネル形成用半導
体層より大きく形成した液晶表示装置において、上記ゲ
ート電極の周縁と上記ソース電極及びドレイン電極との
交差部における該ソース電極及びドレイン電極と上記ゲ
ート絶縁膜との間に上記チャネル形成用半導体層の一部
が突出して存在することを特徴とする液晶表示装置。 2、上記ソース電極及びドレイン電極をチャネル幅と平
行な方向に引き出したことを特徴とする請求項1記載の
液晶表示装置。 3、上記ソース電極及びドレイン電極の引出部に、上記
チャネル用半導体層及び上記ゲート電極が存在せずかつ
チャネル幅よりも幅が狭いレーザトリミング部を有する
ことを特徴とする請求項1または2記載の液晶表示装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2322947A JPH04195024A (ja) | 1990-11-28 | 1990-11-28 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2322947A JPH04195024A (ja) | 1990-11-28 | 1990-11-28 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04195024A true JPH04195024A (ja) | 1992-07-15 |
Family
ID=18149417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2322947A Pending JPH04195024A (ja) | 1990-11-28 | 1990-11-28 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04195024A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020056709A (ko) * | 2000-12-29 | 2002-07-10 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치 |
US7230272B2 (en) | 2004-04-27 | 2007-06-12 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
USRE39798E1 (en) | 1993-12-21 | 2007-08-28 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
-
1990
- 1990-11-28 JP JP2322947A patent/JPH04195024A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE39798E1 (en) | 1993-12-21 | 2007-08-28 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
KR20020056709A (ko) * | 2000-12-29 | 2002-07-10 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치 |
US7230272B2 (en) | 2004-04-27 | 2007-06-12 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01234830A (ja) | 液晶表示装置の製造方法 | |
JP3072984B2 (ja) | 液晶表示装置 | |
JPH0572540A (ja) | 液晶表示装置 | |
JP2846351B2 (ja) | 液晶表示装置 | |
JPH0481816A (ja) | 液晶表示装置 | |
JP2851310B2 (ja) | 液晶表示装置 | |
JPH04195022A (ja) | 液晶表示装置 | |
JP2784027B2 (ja) | 液晶表示装置 | |
JP2741886B2 (ja) | 液晶表示装置 | |
JPH0356942A (ja) | 液晶表示装置 | |
JPH04195024A (ja) | 液晶表示装置 | |
JP2803677B2 (ja) | 液晶表示装置 | |
JPH03290623A (ja) | 液晶表示装置の製造方法 | |
JP2938521B2 (ja) | 液晶表示装置 | |
JPH0484125A (ja) | 液晶表示装置 | |
JPH04342229A (ja) | 液晶表示装置 | |
JPH0359531A (ja) | 液晶表示装置 | |
KR100282932B1 (ko) | 박막장치 | |
JPH03209223A (ja) | 液晶表示装置 | |
JPH04254823A (ja) | 液晶表示装置 | |
JPH04120518A (ja) | 液晶表示装置の製造方法 | |
JPH04345132A (ja) | 液晶表示装置 | |
JPH0580320A (ja) | 液晶表示装置 | |
JPH04145417A (ja) | 液晶表示装置 | |
JPH03225323A (ja) | 液晶表示装置 |