JPH04195024A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、液晶表示装置に係り、特に、薄膜トランジス
タと画素電極とを画素の一構成要素とするアクティブ・
マトリクス方式の液晶表示装置に関する。

【従来の技術】

アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極のそれぞれに対応し
て非線形素子（スイッチング素子）を設けたものである
。各画素における液晶は理論的には常時駆動（デユーテ
ィ比１．０）されているので、時分割駆動方式を採用し
ている、いわゆる単純マトリクス方式と比べてアクティ
ブ方式はコントラストが良く、特にカラー液晶表示装置
では欠かせない技術となりつつある。スイッチング素子
として代表的なものとしては薄膜トランジスタ（ＴＰＴ
）がある。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した１２．５型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁１９３〜２
１０．１９８６年１２月１５日、日経マグロウヒル社発
行、で知られている。

【発明が解決しようとする課題１ しかし、このような液晶表示装置においては、薄膜トラ
ンジスタのゲート電極とソース電極またはドレイン電極
との短絡が発生しやすく、この短絡が発生した場合は、
レーザを用いて修繕しなければならず、製造コストが増
加する問題がある。 本発明の目的は、ゲート電極とソース・ドレイン電極と
の短絡の発生を低減することにより安価な液晶表示装置
を提供することにある。 本発明の他の目的は、上記短絡が発生した場合ン電極の
引出部に、」〕記チャネル用半導体層及び上記ゲート電
極が存在せずかつチャネル幅よりも幅が狭いレーザトリ
ミング部を有することを特徴とする。 ［作用］ 本発明の液晶表示装置では、ゲート電極の周縁とソース
電極及びドレイン電極との交差部における該ソース電極
及びドレイン電極とケート絶縁膜との間にチャネル形成
用半導体層の一部が突出して存在することにより、上記
交差部のゲート電極とソース電極及びドレイン電極との
間にはチャネル形成用半導体層とゲート絶縁膜の２層が
存在するので、ゲート電極とソース・ドレイン電極との
短絡の発生を低減することができる。 また、ソース電極及びドレイン電極をチャネル幅と平行
な方向に引き出すことにより、画素電極の面積を大きく
取ることができるので、画素の開口率を上げることがで
きる。 さらに、ソース電極及びドレイン電極の引出部に、光が
透過しにくいチャネル用半導体層、ゲーても、レーザに
より容易に修繕できることにより安価な液晶表示装置を
提供することにある。 ［課題を解決するための手段１ 上記の目的を達成するため、本発明は、ゲート電極、ゲ
ート絶縁膜、チャネル形成用半導体層、ソース電極、ド
レイン電極、透明画素電極、下部配向膜を順次設けた下
部透明基板と、共通透明画素電極、上部配向膜を順次設
けた上部透明基板とを互いの配向膜が向き合うように重
ね合わせ、両基板間に液晶を封入・封止し、かつ上記ゲ
ート電極を上記チャネル形成用半導体層より太きく形成
した液晶表示装置において、上記ゲート電極の周縁と上
記ソース電極及びドレイン電極との交差部における該ソ
ース電極及びドレイン電極と上記ゲート絶縁膜との間に
上記チャネル形成用半導体層の一部が突出して存在する
ことを特徴とする。 また、本発明は、上記ソース電極及びドレイン電極をチ
ャネル幅と平行な方向に引き出したことを特徴とする。 さらに、本発明は、上記ソース電極及びドレイン電極が
存在せずかつチャネル幅よりも幅が狭いレーザトリミン
グ部を有することにより、上下の透明基板を組み立てた
後でも、下部透明基板の下側から該レーザトリミング部
を見ることができ、かつ該レーザトリミング部は幅が狭
いので、上記短絡か発生した場合でも、レーザにより容
易に修繕することかできる。 ［実施例１ 以下、本発明を適用すべきアクティブ・マトリクス方式
のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 実施例１ 第１Ａ図は、本発明の第１の実施例の液晶表示装置の一
画素とその周辺を示す平面図、第２Ａ図は、第１Ａ図の
ＩＩＢ−ＩＩＢ切断線における断面と表示パネルのシー
ル部付近の断面を示す図である。 各画素の薄膜トランジスタＴＰＴは、画素内において２
つ（複数）に分割され、薄膜トランジスタ（分別薄膜ト
ランジスタ）ＴＦＴＩおよびＴ　Ｆ　Ｔ　２で構成され
ている。透明画素電極ＩＴＯＩは薄膜ｌ・ランシスタＴ
ＦＴＩのソース電極ＳＤＩおよび薄膜トランジスタＴＰ
Ｔ２のソース電極ＳＤＩに接続されている。このため、
薄膜トランジスタＴＦＴ　ｌ、ＴＦＴ２のうちの１つた
とえば薄膜トランジスタＴＦＴ　ｌに欠陥か発生したと
きには、製造工程においてレーザによって、薄膜トラン
ジスタＴＦＴＩと映像信号線ＤＬとを切り離すとともに
、薄膜トランジスタＴＦＴ　ｌと透明画素電極ＩＴＯＩ
とを切り離せば、点欠陥、線欠陥にはならず、しかも２
つの薄膜トランジスタＴＦＴ　１、ＴＦＴ２に同時に欠
陥が発生することはほとんどないから、点欠陥が発生す
る確率を極めて小さくすることができる。 ゲート電極ＧＴは、第１Ａ図、第２Ａ図に示すように、
１型（真性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物が
ドープされていない）非晶質シリコン（Ｓｌ）半導体層
ＡＳを完全に覆うように、下部透明ガラス基板ＳＵＢ　
ｌの下方からみてそれよす太き目に形成されている。こ
れは、下部透明カラス基板Ｓｔ、’Ｂｌの下方に蛍光灯
等のバッグライｌ〜ＢＬを取り付けた場合、この不透明
なりロム（Ｃｒ）等の金属からなるケート電極ＧＴか影
となって、ｌ型半導体層ＡＳにはバックライト光が当た
らず、光照射による導電現象すなわち薄膜トランジスタ
ＴＰＴのオフ特性劣化を起きにくくするためである。 本実施例では、第１Ａ図に示すように、ケート電極ＧＴ
の周縁とソース電極ＳＤＩ及びドレイン電極ＳＤ２との
交差部における該ソース電極ＳＤＩ及びドレイン電極Ｓ
Ｄ２とゲート絶縁膜Ｇ１との間にチャネル形成用のｌ型
半導体層ＡＳの一部が突出して存在するように設けた。 従って、上記交差部のゲート電極ＧＴとソース電極ＳＤ
Ｉ及びドレイン電極ＳＤ２との間にはｌ型半導体層ＡＳ
とゲート絶縁膜ＧＩの２層か存在するので、ゲート電極
ＧＴとソース・ドレイン電極ＳＤＩ、ＳＤ２との短絡の
発生を低減することができる。 また、ソース電極ＳＤＩ及びドレイン電極ＳＤ２の引出
部に、１型半導体層ＡＳ、ゲート電極ＧＴか存在せずか
つチャネル幅よりも幅が狭いレーザトリミング部ＬＴを
設けた。レーザトリミング部ＬＴは、薄膜トランジスタ
ＴＦＴ　１またはＴＦＴ２にゲート電極ＧＴとソース・
ドレイン電極ＳＤ１．ＳＤ２との短絡不良が発生したと
きに、レーザによって薄膜トランジスタＴＦＴ　１また
はＴＦＴ２と映像信号線ＤＬとを切り離すとともに、薄
膜トランジスタＴＦＴ　１またはＴＦＴ２と透明画素電
極ＩＴＯＩとを切り離す箇所のことである。 １型半導体層ＡＳは光の透過率が低く、また、ゲート電
極ＧＴは光を透過しないクロム（Ｃｒ）等の金属から形
成されている。従って、本実施例のレーザトリミング部
ＬＴでは、これらの不透明膜が存在しないので、下部透
明ガラス基板５ＵＢ１と上部透明ガラス基板５ＵＢ２を
組み合わせ、両基板間に液晶ＬＣを封入・封止し、液晶
表示部を組み立てた後でも、下部透明ガラス基板５ＵＢ
ｌの下側からレーザトリミング部ＬＴを見ることができ
るので、ゲート電極ＧＴとソース・ドレイン電極ＳＤＩ
、ＳＤ２との短絡が発生した場合でも、該レーザトリミ
ング部ＬＴをレーザ゛により切断することによシバ容易
に修繕することかできる。また、該レーザトリミング部
ＬＴは幅が狭いので、レーザによる修繕の作業時間が短
くて済む。 実施例２ 第１．　Ａ図は、本発明の第２の実施例の液晶表示装置
の一画素とその周辺を示す平面図である。 本実施例では、第１Ｂ図に示すように、ソース電極ＳＤ
Ｉ及びドレイン電極がチャネル幅と平行な方向に引き出
されている。従って、画素電極ＩＴＯＩの面積を大きく
取ることができるので、画素の開口率を上げることがで
きる。 また、本実施例でも、実施例１と同様に、ゲー［・電極
ＧＴの周縁とソース電極ＳＤＩ及びドレイン電極ＳＤ２
との交差部における該ソース電極ＳＤＩ及びドレイン電
極ＳＤ２とゲート絶縁膜ＣＩとの間に１型非晶質８１半
導体層ＡＳの一部が突出して存在するように設けた。従
って、上記交差部のゲート電極ＧＴとソース電極ＳＤＩ
及びドレイン電極ＳＤ″２との間には１型半導体層ＡＳ
とゲート絶縁膜ＣＩの２層が存在するので、ケート電極
ＧＴとソース・ドレイン電極ＳＤＩ、ＳＤ２との短絡の
発生を低減することができる。 また、ソース電極ＳＤ１及びドレイン電極ＳＤ２の引出
部に、１型半導体層ＡＳ、ケート電極ＧＴが存在せずか
つチャネル幅よりも幅が狭いレーザトリミング部ＬＴを
設けた。従って、ゲート電極ＧＴとソース・ドレイン電
極ＳＤＩ、ＳＤ２との短絡が発生した場合でも、当該レ
ーザトリミング部ＬＴをレーザにより切断することによ
り、容易に修繕することができる。 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同−機能
料有するものは同一符号を付け、その繰り返しの説明は
省略する。 第２ＢＣ図は第１Ａ図のｎｃ−ｎｃ切断線における断面
図である。また、第３図（要部平面図）には第１Ａ図に
示す画素を複数配置したときの平面図を示す。 （画素配置） 第１Ａ図に示すように、各画素は隣接する２本の走査信
号線（ケート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号線
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。 各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴ○
１および保持容量素子Ｃａｄｄを含む。走査信号線ＧＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し、列方向に複数本配置さ
れている。 （表示部断面全体構造） 第２Ａ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板５ＵＢＩ側には薄膜トランジスタＴＰＴおよび透
明画素電極ＩＴ○１が形成され、上部透明ガラス基板５
ＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブラックマ
トリクスパターンを形成する遮光膜ＢＭが形成されてい
る。下部透明ガラス基板５ＵＢＩはたとえば１．１［ｍ
ｍ］程度の厚さで構成されている。また、透明カラス基
板５ＬＩＢ　１．５ＵＢ２の両面にはデイツプ処理等に
よって形成された酸化シリコン膜ＳＩ○が設けられてい
る。このため、透明ガラス基板ＳＵＢ　１．５ＵＢ２の
表面に鋭い傷があったとしても、鋭い傷を酸化シリコン
膜ＳＩ○で覆うことができるので、走査信号線ＧＬ、カ
ラーフィルタＦＩＬが損傷するのを有効に防止すること
ができる。 第２Ａ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板ＳＵＢ　１．５ＵＢ２の左側縁部
分で外部引出配線の存在する部分の断面を示しており、
右側は透明ガラス基板ＳＵＢ　１．５ＵＢ２の右側縁部
分で外部引出配線の存在しない部分の断面を示している
。 第２Ａ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩ、５
ＵＢ２の縁周囲全体に沿って形成されている。シール材
ＳＬはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板５ＵＢ２側の共通透明画素電極ＩＴ
○２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板ＳＵＢ　ｌ側に形成され
た外部引出配線に接続されている。この外部引出配線は
ゲート電極ＧＴ、ソース電極ＳＤＩ、ドレイン電極ＳＤ
２のそれぞれと同一製造工程で形成される。 配向膜○Ｒ１１，，０ＲＩ２、透明画素電極ＩＴＯＩ、
共通透明画素電極ＩＴ○２、保護膜ＰＳＶＩ、ＰＳＶ２
、絶縁膜Ｇ　Ｉ　（７）ソｔＬｆｔＬ（７）層は、シー
ル材ＳＬの内側に形成される。偏光板ＰＯＬＩ、ＰＯＬ
２はそれぞれ下部透明ガラス基板５ＵＢＩ、上部透明ガ
ラス基板５ＵＢ２の外側の表面に形成されている。 液晶ＬＣは液晶分子の向きを設定する下部配向膜○ＲＩ
Ｉと上部配向膜０ＲＩ２との間に封入され、シール部Ｓ
Ｌによってシールされている。 下部配向膜０ＲＩＩは下部透明ガラス基板ＳＵＢ　ｌ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶ＬＣ側）の表
面には、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜Ｐ
ＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯＭ）および上
部配向膜○ＲＩ２が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板ＳＯＢ　ｌ側、
上部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に
形成し、その後上下透明ガラス基板ＳＵＢ　１．５ＯＢ
２を重ね合わせ、両者間に液晶ＬＣを封入することによ
って組み立てられる。 （薄膜トランジスタＴＰＴ） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において２
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩおよびＴＦＴ２で構成されている
。薄膜トランジスタ’Ｉ’　Ｆ　Ｔ　ｌ、ＴＦＴ２のそ
れぞれは実質的に同一サイズ（チャネル長、チャネル幅
か同じ）で構成されている。この分割された薄膜トラン
ジスタＴＦＴ１．ＴＰＴ２のそれぞれは、主にゲート電
極ＧＴ、ゲート絶縁膜０丁、ｌ型非晶質シリコン（Ｓｌ
）からなる１型半導体層Ａ、　Ｓ、一対のソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２で構成されている。なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソースドレインは動作中入れ替わると理解
されたい。しかし、以下の説明でも、便宜上一方をソー
ス、他方をドレインと固定して表現する。 （ゲート電極ＧＴ） ゲート電極ＧＴは第４図（第１Ａ図の第１導電膜ｇｌ、
第２導電膜ｇ２およびｉ型半導体層ＡＳのみを描いた平
面図）に詳細に示すように、走査信号線ＧＬから垂直方
向（第１Ａ図および第４図において上方向）に突出する
形状で構成されている（丁字形状に分岐されている）。 ゲート電極ＧＴは薄膜トランジスタＴＦＴ　ｌ、ＴＰＴ
２のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタＴＦＴ　ｌ、ＴＦＴ２のそれぞ
れのゲート電極ＧＴは、一体に（共通ゲート電極として
）構成されており、走査信号線ＧＬに連続して形成され
ている。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの
形成領域において大きい段差を作らないように、単層の
第１導電膜ｇ１で構成する。第１導電膜ｇ１はたとえば
スパッタで形成されたクロム（Ｃｒ）膜を用い、ｌ００
０［人コ程度の膜厚で形成する。 このゲート電極ＧＴは第１Ａ図、第２Ａ図および第４図
に示されているように、ｉ型半導体層ＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、下部透明ガラス基板ＳＵＢ　１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なりロムからなるゲート電極ＧＴが影となって、ｉ型半
導体層ＡＳにはバックライト光が当たらず、光照射によ
る導電現象すなわち薄膜トランジスタＴＰＴのオフ特性
劣化は起きにくくなる。なお、ゲート電極ＧＴの本来の
大きさは、ソース電極ＳＤＩとドレイン電極ＳＤ２との
間をまたがるに最低限必要な（ゲート電極ＧＴとソース
電極ＳＤＩ、ドレイン電極ＳＤ２との位置合わせ余裕分
も含めて）幅を持ち、チャネル幅Ｗを決めるその奥行き
長さはソース電極ＳＤＩとドレイン電極ＳＤ２との間の
距離（チャネル長）Ｌとの比、すなわち相互コンダクタ
ンスｇｍを決定するファクタＷ／Ｌをいくつにするかに
よって決められる。 この液晶表示装置におけるゲート電極ＧＴの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極ＧＴのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極ＧＴおよび走査信号線ＧＬ
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム（Ａｌ
）、純アルミニウム、パラジウム（Ｐｄ）を含有させた
アルミニウム等を選ぶことができる。 （走査信号線ＧＬ） 走査信号線ＧＬは第１導電膜ｇ１およびその上部に設け
られた第２導電膜ｇ２からなる複合膜で構成されている
。この走査信号線ＣＬの第１導電膜ｇ１はケート電極Ｇ
Ｔの第１導電膜ｇｌと同一製造工程で形成され、かつ一
体に構成されている。 第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５００［人コ程度の膜厚
で形成する。第２導電膜ｇ２は走査信号線ＧＬの抵抗値
を低減し、信号伝達速度の高速化（画素の情報の書込特
性向上）を図ることができるように構成されている。 また、走査信号線ＧＬは第１導電膜ｇ１の幅寸法に比べ
て第２導電膜ｇ２の幅寸法を小さく構成している。すな
わち、走査信号線ＧＬはその側壁の段差形状がゆるやか
になっている。 （絶縁膜ＧＩ） 絶縁膜ＧＩは薄膜トランジスタＴＦＴ　１、ＴＦＴ２の
それぞれのゲート絶縁膜として使用される。絶縁膜６丁
はケート電極ＧＴおよび走査信号線ＧＬの上層に形成さ
れている。絶縁膜Ｇ■はたとえばプラズマＣＶＤで形成
された窒化シリコン膜を用い、３０００［人］程度の膜
厚で形成する。 （１型半導体層ＡＳ） １型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴ　ｌ、ＴＰＴ２のそれぞ
れのチャネル形成領域として使用される。１型半導体層
ＡＳは非晶質シリコン膜または多結晶シリコン膜で形成
し、約＋ｓｏｏ［Ａ］程度の膜厚で形成する。 この１型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ、からなるゲート絶縁膜として使用される絶縁膜Ｃ
Ｉの形成に連続して、同じプラズマＣＶＤ装置で、しか
もそのプラズマＣＶＤ装置から外部に露出する二となく
形成される。また、オーミックコンタクト用のＰをドー
プしたＮ＋型半導体層ｄｏ（第２Ａ図）も同様に連続し
て約４００［人］の厚さに形成される。しかる後、下部
透明ガラス基板ＳＵＢ　１はＣＶＤ装置から外に取り出
され、写真処理技術によりＮ“・型半導体層ｄｏおよび
１型半導体層ＡＳは第１Ａ図、第２Ａ図および第４図に
示すように独立した島状にパターニングされる。 １型半導体層ＡＳは、第１Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部の】型半導体層ＡＳは交差部における走査信号線
ＧＬと映像信号線ＤＬとの短絡を低減するように構成さ
れている。 （ソース電極ＳＤＩ、ドレイン電極５Ｄ２）複数に分割
された薄膜トランジスタＴＦＴＩ、ＴＰＴ２のそれぞれ
のソース電極ＳＤＩとドレイン電極ＳＤ２とは、第１Ａ
図、第２Ａ図および第５図（第１Ａ図の第１〜第３導電
膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すように
、１型半導体層ＡＳ上にそれぞれ離隔して設けられてい
る。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ“型半導体層ｄｏに接触する下層側から、第１４電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１４電膜ｄ
ｉ、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２の第１導電膜ｄ１、第２導電膜ｄ２および第
３導電膜ｄ３と同一製造工程で形成される。 第１導電膜ｄ１はスパッタで形成したクロム膜を用い、
５００〜１０００［人］の膜厚（この液晶表示装置では
、６００口人］程度の膜厚）で形成する。クロム膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０［人コ程度の膜厚を越えない範囲で形成する。クロム
膜はＮ４型半導体層ｄｏとの接触が良好である。クロム
膜は後述する第２導電膜ｄ２のアルミニウムがＮ＋型半
導体層ｄｏに拡散することを防止するいわゆるバリア層
を構成する。 第１導電膜ｄ１としては、クロム膜の他に高融点金属（
Ｍｏ、Ｔｉ、Ｔ　ａ　、　Ｗ）膜、高融点金属シリサイ
ド（ＭｏＳｉ、、ＴｉＳｉ、、ＴａＳｉ、、ＷＳｉ、）
膜で形成してもよい。 第１導電膜ｄｌを写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜ｄｉを
マスクとして、Ｎ＋型半導体層ｄｏが除去ゝされる。つ
まり、ｌ型半導体層ＡＳ上に残っていたＮ１型半導体層
ｄＯは第１導電膜ｄｉ以外の部分がセルファラインで除
去される。 このとき、Ｎ“型半導体層ｄｏはその厚さ分は全て除去
されるようエッチされるので、ｌ型半導体層ＡＳも若干
その表面部分でエッチされるが、その程度はエッチ時間
で制御すればよい。 しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［八］の膜厚くこの液晶表示
装置では、３５００［人コ程度の膜厚）に形成される。 アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低
減するように構成されている。第２導電膜ｄ２としては
アルミニウム膜の他にシリコンや銅（Ｃｕ）を添加物と
して含有させたアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電膜（Ｉｎｄｉｕｍ−
Ｔｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔ　Ｏ：ネサ膜）からなり
、１０００〜２０００［人］の膜厚（この液晶表示装置
では、１２００［人］程度の膜厚）で形成される。この
第３導電膜ｄ３はソース電極ＳＤＩ、ドレイン電極ＳＤ
２および映像信号線ＤＬを構成するとともに、透明画素
電極ＩＴＯＩを構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１．１（レイン電極Ｓ
Ｄ２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜
ｄ２および第３導電膜ｄ３に比べて内側に（チャネル領
域内に）大きく入り込んでいる。つまり、これらの部分
における第１導電膜ｄ１は第２導電膜ｄ２、第３導電膜
ｄ３とは無関係に薄膜トランジスタＴＰＴのチャネル長
りを規定できるように構成されている。 ソース電極ＳＤＩは透明画素電極ＩＴＯＩに接続されて
いる。ソース電極ＳＤＩは、１型半導体層ＡＳの段差形
状（第１導電膜ｇｌの膜厚、Ｎ“型半導体層ｄｏの膜厚
および１型半導体層ＡＳの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤＩは、１型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ１の上部
にそれに比べて透明画素電極ＩＴＯＩと接続される側を
小さいサイズで形成した第２導電膜ｄ２と、この第２導
電膜ｄ２から露出する第１導電膜ｄｉに接続された第３
導電膜ｄ３とで構成されている。 ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、■型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層Ａｓを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｌ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で、露出する第１導を膜ｄ１に接続するように構成され
ている。第１導電膜ｄｉと第３導電膜ｄ３とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極ＳＤＩと透明画素電極１’ＴＯ１と
を確実に接続することができる。 ソース電極ＳＤＩは透明画素電極ＩＴＯ１に接続されて
いる。ソース電極ＳＤＩは、１型半導体層ＡＳの段差形
状（第１導電膜ｇｌの膜厚、Ｎ＋型半導体層ｄｏの膜厚
およびｌ型半導体層ＡＳの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤＩは、ｌ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ】の上部
にそれに比べて透明画素１ｉ％ＩＴＯ１と接続される側
を小さいサイズで形成した第２導電膜ｄ２と、この第２
導電膜ｄ２から！ｌ畠する第１導電膜ｄ】に接続された
第３導電膜ｄ３とで構成されている。 ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、１型半
導体層ＡＳの段差形状を乗り越えられないので、この１
型半導体層ＡＳを乗り越凡るために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に大きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｌ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくする二と
で、Ｉｌ出する第１導電膜ｄ１に接続するように構成さ
れている。第１導電膜ｄ１と第３導電膜ｄ３とは接着性
か良好であるばかりか、両者間の接続部の段差形状が小
さいので、ソース電極ＳＤＩと透明画素電極ＩＴＯＩと
を確実に接続することができる。 （透明画素電極ＩＴ○１） 透明画素電極ＩＴＯＩは液晶表示部の画素電極の一方を
構成する。 透明画素電極ＩＴ○１は薄膜トランジスタＴＦＴ　１の
ソース電極ＳＤＩおよび薄膜トランジスタＴＰＴ２のソ
ース電極ＳＤＩに接続されている。このため、薄膜トラ
ンジスタＴＦＴＩ、ＴＰＴ２のうちの１つたとえば薄膜
トランジスタＴＦＴ　ｌに欠陥が発生したときには、製
造工程においてレーザ光等によって、薄膜トランジスタ
ＴＦＴＩと映像信号線ＤＬとを切り離すとともに、薄膜
トランジスタＴＦＴ　１と透明画素電極ＩＴ○１とを切
り離せば、点欠陥、線欠陥にはならず、しかも２つの薄
膜トランジスタＴＦＴ１、ＴＰＴ２に同時に欠陥が発生
することはほとんどないから、点欠陥が発生する確率を
極めて小さくすることができる。 （保護膜ＰＳＶＩ） 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴ○１上
には保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは主に薄膜トランジスタＴＰＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶＩはたと
えばプラズマＣＶ　Ｄ装置で形成した酸化シリコン膜や
窒化シリコン膜で形成されており、８０００［人］程度
の膜厚で形成する。 （遮光膜ＢＭ） 上部透明カラス基板５ＵＢ２側には、外部光（第２Ａ図
では上方からの光）がチャネル形成領域として使用され
る１型半導体層ＡＳに入射されないように、遮光膜ＢＭ
が設けられ、遮光膜ＢＭは第６図のハツチングに示すよ
うなパダーンとされている。なお、第６図は第１Ａ図に
おけるＩＴ○膜からなる第３導電膜ｄ３、カラーフィル
タＦＩＬおよび遮光膜ＢＭのみを描いた平面図である。 遮光膜ＢＭは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで１３００［Ａ］程度
の膜厚に形成される。 したがって、薄膜トランジスタＴＦＴＩ、ＴＰＴ２の１
型半導体層ＡＳは上下にある遮光膜ＢＭおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは第６図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜ＢＭは格子状に形成さ
れ（ブラックマトリクス）、この格子で１画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜ＢＭによってはっきりとし、コントラストが向上
する。つまり、遮光膜ＢＭは１型半導体層ＡＳに対する
遮光とブラックマトリクスとの２つの機能をもつ。 また、透明画素電１ＩＴＯ１のラビング方向の根本側の
エツジ部に対向する部分（第１Ａ図右下部分）が遮光膜
ＢＭによって遮光されているから、上記部分にドメイン
が発生したとしても、ドメインが見えないので、表示特
性が劣化することはない。 なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板ＳＵＢ　ｌを観察側（外
部露出側）とすることもできる。 （共通透明画素電極ＩＴ○２） 共通透明画素電極ＩＴ○２は、下部透明ガラス基板ＳＵ
Ｂ　ｌ側に画素ごとに設けられた透明画素電極ＩＴＯＩ
に対向し、液晶ＬＣの光学的な状態は各画素電極ＩＴＯ
Ｉと共通透明画素電極ＪＴＯ２との間の電位差（電界）
に応答して変化する。この共通透明画素電極ＩＴ○２に
はコモン電圧ｖ　ｃｏｍが印加されるように構成されて
いる。 コモン電圧ＶＣＯｍは映像信号線ＤＬに印加されるロウ
レベルの駆動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖ
　ｄ　ｍａｘとの中間電位である。 （カラーフィルタＦＩＬ） カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置にストライプ
状に形成され（第７図）、染め分けられている（第７図
は第３図の第３導電膜層ｄ３、遮光膜ＢＭおよびカラー
フィルタＦＩＬのみを描いたもので、Ｂ、Ｒ，Ｇの各カ
ラーフィルターＦＩＬはそれぞれ、４５°、１３５″′
、クロスのハツチを施しである）。カラーフィルタＦＩ
Ｌは第６図に示すように透明画素電極ＩＴ○１の全てを
覆うように太き目に形成され、遮光膜ＢＭはカラーフィ
ルタＦＩＬおよび透明画素電極Ｉ　Ｔ　０１のエツジ部
分と重なるよう透明画素電極ＩＴＯＩの周縁部より内側
に形成されている。 カラーフィルタＦＩＬは次のように形成することができ
る。ます、上部透明カラス基板５ＵＢ２の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 （保護膜ＰＳＶ２） 保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染
め分けた染料が液晶ＬＣに漏れることを防止するために
設けられている。保護膜ＰＳＶ２はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 （表示装置全体等価回路） 表示マトリゲス部の等何回路とその周辺回路の結線図を
第８図に示す。同図は回路図ではあるが、実際の幾何学
的配置に対応して描かれている。 ＡＲは複数の画素を二次元状に配列したマトリクス・ア
レイである。 図中、又は映像信号線ＤＬを意味し、添字Ｇ、Ｂおよび
Ｒがそれぞれ緑、青および赤画素に対応して付加されて
いる。Ｙは走査信号線ＧＬを意味し、添字１，２，３．
・・・、　ｅｎｄは走査タイミングの順序に従って付加
されている。 映像信号線Ｘ（添字省略）は交互に上側（または奇数）
映像信号駆動回路Ｈｅ、下側（または偶数）映像信号駆
動回路Ｈｏに接続されている。 ＳＵＰは１つの電圧源から複数の分圧した安定化された
電圧源を得るための電源回路やホスト（上位演算処理装
置）からのＣＲＴ　（陰極線管）用の情報をＴＰＴ液晶
表示装置用の情報に交換する回路を含む回路である。 （保持容量素子Ｃａｄｄの構造） 透明画素電極ＩＴ○１は、薄膜トランジスタＴＰＴと接
続される端部と反対側の端部において、隣りの走査信号
：ｆＪＡ　Ｇ　Ｌと重なるように形成されている。この
重ね合わせは、第２Ｂ図からも明らかなように、透明画
素電極ＩＴ○１を一方の電極ＰＬ２とし、隣りの走査信
号線ＧＬを他方の電極ＰＬＩとする保持容量素子（静電
容量素子）Ｃａｄｄを構成する。この保持容量素子Ｃａ
ｄｄの誘電体膜は、薄膜トランジスタＴＰＴのゲート絶
縁膜として使用される絶縁膜ＧＪと同一層で構成されて
いる。 保持容量素子Ｃａｄｄは、第４図からも明らかなように
、走査信号線ＧＬの第１導電膜ｇ１の幅を広げた部分に
形成されている。なお、映像信号線ＤＬと交差する部分
の第１導電膜ｇｌは映像信号線ＤＬとの短絡の確率を小
さくするため細くされている。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
透明画素電極ＩＴ○１と電極Ｐ　Ｌ　１との間の一部に
は、ソース電極ＳＤＩと同様に、段差形状を乗り越える
際に透明画素電極ＩＴ○１が断線しないように、第１導
電膜ｄ１および第２導電膜ｄ２で構成された島領域か設
けられている。この島領域は、透明画素電極ＩＴ○１の
面積（開口率）を低下しないように、できる限り小さく
構成する。 （保持容量素子Ｃａｄｄの等価回路とその動作）第１Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＦＴのケート電極
ＧＴとソース電極ＳＤＩとの間に形成される寄生容量で
ある。寄生容量Ｃｇｓの誘電体膜は絶縁膜Ｇｌである。 Ｃｐｉｘは透明画素電極ＩＴＯＩ　　（ＰＩＸ）と共通
透明画素電極ＩＴ○２　（ＣＯＭ）との間に形成される
液晶容量である。液晶容量Ｃｐｊｘの誘電体膜は液晶Ｌ
Ｃ５保護膜ＰＳＶＩおよび配向膜０ＲＩＩ、０ＲＩ２で
ある。Ｖｌｃは中点電位である。 保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）Ｖｌｃ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く。この様子を式で表すと、次式のようになる。 △Ｖ１ｃ＝　（Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ
））　Ｘ△Ｖｇここで、△ＶｉｅはΔＶｇによる中点電
位の変化分を表わす。この変化分△Ｖｌｃは液晶ＬＣに
加わる直流成分の原因となるが、保持容量Ｃａｄｄを大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Ｃａｄｄは放電時間を長くする作用
もあり、薄膜トランジスタＴＦＴがオフした後の映像情
報を長く蓄積する。液晶ＬＣに印加される直流成分の低
減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。 前述したように、ゲート電極ＧＴは１型半導体層ＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２とのオーバラップ面積が増え、し
たがって寄生容量Ｃｇｓが大きくなり、中点電位Ｖｌｃ
はゲート（走査）信号Ｖｇの影響を受は易くなるという
逆効果が生じる。 しかし、保持容量素子Ｃａｄｄを設けることによりこの
デメリットも解消することができる。 保持容量素子Ｃａｄｄの保持容量は、画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
＜Ｃａｄｄ＜８・Ｃｐｉｘ）　、寄生容量Ｃｇｓに対し
て８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３２・Ｃｇｓ
）程度の値に設定する。 （保持容量素子Ｃａｄｄ電極線の結線方法）保持容量電
極線としてのみ使用される初段の走査信号線ＧＬ（Ｙ。 ）は、第８図に示すように、共通透明画素電極ＩＴ○２
　（Ｖｃｏｍ　）に接続する。 共通透明画素電極ＩＴ○２は、第２Ａ図に示すように、
液晶表示装置の周縁部において銀ペースト材ＳＬによっ
て外部引出配線に接続されている。 しかも、この外部引出配線の一部の導電膜（ｇｌおよび
ｇ２）は走査信号線ＧＬと同一製造工程で構成されてい
る。この結果、最終段の保持容量電極線ＧＬは、共通透
明画素電極ＩＴ○２に簡単に接続することができる。 初段の保持容量電極線Ｙ。は最終段の走査信号線Ｙ　ｅ
ｎｄに接続、Ｖ　ｃｏｍ以外の直流電位点（交流接地点
）に接続するかまたは垂直走路回路Ｖから１つ余分に走
査パルスＹ０　を受けるように接続してもよい。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ート絶縁膜形成→半導体層形成→ソース・ドレイン電極
形成の逆スタガ構造を示したが、上下関係または作る順
番がそれと逆のスタガ構造でも本発明は有効である。 ［発明の効果］ 以上説明したように、本発明の液晶表示装置では、ゲー
ト電極の周縁とソース電極及びドレイン電極との交差部
のゲート電極とソース電極及びドレイン電極との間には
チャネル形成用半導体層とゲート絶縁膜の２層が存在す
るので、ゲート電極とソース・ドレイン電極との短絡の
発生を低減することができる。また、ソース電極及びド
レイン電極をチャネル幅と平行な方向に引き出すことに
より、画素の開口率を上げることができる。さらに、レ
ーザトリミング部を設けたので、土工の透明基板を組み
立てた後でも、し−サーにより容易に短時間で修繕する
ことができる。従って、安価な液晶表示装置を提供する
ことができる。

【図面の簡単な説明】

第１Ａ図は本発明の第１の実施例の液晶表示装置の液晶
表示部の一画素を示す要部平面図、第１Ｂ図は本発明の
第２の実施例の液晶表示装置の液晶表示部の一画素を示
す要部平面図、第２Ａ図は第１Ａ図のＩＩＢ−ＩＩＢ切
断線で切った部分とシール部周辺部の断面図、第２Ｂ図
は第１Ａ図の■ｃ−ｎｃ切断線における断面図、第３図
は第１Ａ図に示す画素を複数配置した液晶表示部の要部
平面図、第４図〜第６図は第１Ａ図に示す画素の所定の
層のみを描いた平面図、第７図は第３図に示す画素電極
層、遮光膜およびカラーフィルタ層のみを描いた要部平
面図、第８図はアクティブ・マトリックス方式のカラー
液晶表示装置の液晶表示部を示す等価回路図、第９図は
第１Ａ図に示す画素の等価回路図である。 ＳＵＢ　ｌ・・・下部透明ガラス基板 ＳＵＢ　２・・・北部透明ガラス基板 ＧＴ　・ゲート電極 ＧＬ・・・走査信号線 Ｇｌ・・ケート絶縁膜 ＡＳ・・・１型半導体層 ＳＤ・・・ソース電極またはドレイン電極ＤＬ・・・映
像信号線 ＬＴ・・・レーザトリミング部 ＴＰＴ・・・薄膜トランジスタ ＩＴＯＩ・・・透明画素電極 ＬＣ・・・液晶 ＩｒＯ２・・・共通透明画素電極 ｇ、ｄ・・・導電膜

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極、ゲート絶縁膜、チャネル形成用半導体
   層、ソース電極、ドレイン電極、透明画素電極、下部配
   向膜を順次設けた下部透明基板と、共通透明画素電極、
   上部配向膜を順次設けた上部透明基板とを互いの配向膜
   が向き合うように重ね合わせ、両基板間に液晶を封入・
   封止し、かつ上記ゲート電極を上記チャネル形成用半導
   体層より大きく形成した液晶表示装置において、上記ゲ
   ート電極の周縁と上記ソース電極及びドレイン電極との
   交差部における該ソース電極及びドレイン電極と上記ゲ
   ート絶縁膜との間に上記チャネル形成用半導体層の一部
   が突出して存在することを特徴とする液晶表示装置。 ２、上記ソース電極及びドレイン電極をチャネル幅と平
   行な方向に引き出したことを特徴とする請求項１記載の
   液晶表示装置。 ３、上記ソース電極及びドレイン電極の引出部に、上記
   チャネル用半導体層及び上記ゲート電極が存在せずかつ
   チャネル幅よりも幅が狭いレーザトリミング部を有する
   ことを特徴とする請求項１または２記載の液晶表示装置
   。