JPH03225323A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH03225323A JPH03225323A JP2019053A JP1905390A JPH03225323A JP H03225323 A JPH03225323 A JP H03225323A JP 2019053 A JP2019053 A JP 2019053A JP 1905390 A JP1905390 A JP 1905390A JP H03225323 A JPH03225323 A JP H03225323A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pixel
- liquid crystal
- light
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 55
- 239000010408 film Substances 0.000 claims abstract description 175
- 239000010409 thin film Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000011521 glass Substances 0.000 abstract description 26
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 abstract description 9
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 abstract description 9
- 229910004444 SUB1 Inorganic materials 0.000 abstract description 9
- 125000006850 spacer group Chemical group 0.000 abstract description 8
- 230000006378 damage Effects 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 3
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 abstract 5
- 230000035515 penetration Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 52
- 102100022299 All trans-polyprenyl-diphosphate synthase PDSS1 Human genes 0.000 description 26
- 239000004065 semiconductor Substances 0.000 description 26
- 239000011159 matrix material Substances 0.000 description 19
- 239000000463 material Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 15
- 230000001681 protective effect Effects 0.000 description 15
- 239000011651 chromium Substances 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 10
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 10
- 229910052804 chromium Inorganic materials 0.000 description 10
- 238000003860 storage Methods 0.000 description 9
- 239000004925 Acrylic resin Substances 0.000 description 8
- 229920000178 Acrylic resin Polymers 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 101000653679 Homo sapiens Translationally-controlled tumor protein Proteins 0.000 description 4
- ZBZXYUYUUDZCNB-UHFFFAOYSA-N N-cyclohexa-1,3-dien-1-yl-N-phenyl-4-[4-(N-[4-[4-(N-[4-[4-(N-phenylanilino)phenyl]phenyl]anilino)phenyl]phenyl]anilino)phenyl]aniline Chemical compound C1=CCCC(N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC=CC=2)=C1 ZBZXYUYUUDZCNB-UHFFFAOYSA-N 0.000 description 4
- 102100029887 Translationally-controlled tumor protein Human genes 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 4
- 229910018888 PSV2 Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000004040 coloring Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001723 curing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000975 dye Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009501 film coating Methods 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 101710093939 All trans-polyprenyl-diphosphate synthase PDSS1 Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004043 dyeing Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000001044 red dye Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[産業上の利用分野]
本発明は、薄膜トランジスタ(TPT)を使用したアク
ティブ・マトリクス方式の液晶表示装置に係り、特に、
薄膜トランジスタの遮光膜の構造に関する。 [従来の技術] アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極の各々に対応して非
線形素子(スイッチング素子)を設けたものである。各
画素における液晶は理論的には常時駆動(デユーティ比
1.0)されているので、時分割駆動方式を採用してい
る、いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く、特にカラーでは欠かせない技
術となりつつある。スイッチング素子として代表的なも
のとしては薄膜トランジスタがある。 液晶表示部(液晶表示パネル)は、液晶層を基準に下部
透明ガラス基板上に薄膜トランジスタおよび透明画素電
極、薄膜トランジスタの保護膜、液晶分子の向きを設定
するための配向膜が順次設けられた下部基板と、上部透
明ガラス基板上にカラーフィルタ、カラーフィルタの保
護膜、共通透明画素電極、配向膜が順次設けられた上部
基板とを、球状または円柱状の多数のスペーサ材を介し
て互いの配向膜が向き合うように重ね合わせ、両基板の
各配向膜の間に液晶を封入し、基板周囲に配置されたシ
ール材によって液晶が封止される。 なお、上部基板側あるいは下部基板側にはバックライト
が配置される。 薄膜トランジスタのチャネル形成領域となる半導体層に
外部からの自然光やバックライト光が当ると、光照射に
よる導電現象すなわち薄膜トランジスタのオフ特性の劣
化が起こる。この半導体層に光が侵入するのを防止する
ために遮光膜を設ける。従来は、下部透明ガラス基板側
からの光を遮光するために、下部透明ガラス基板上にC
r等がら成るゲート電極を大きめに設けて遮光膜として
の機能も兼ねさせ、かつ上部透明ガラス基板側からの光
を遮光するために、上部透明ガラス基板上のカラーフィ
ルタ間にCr等から成る遮光膜(ブラックマトリクス)
を設けていた。これらにより自然光やバックライト光が
半導体層に当たるのを防止でき、かつ画素の輪郭が明確
になるので、液晶表示のコントラストを向上させること
ができる。 また、遮光膜として有機着色膜を設けることが、特開昭
56−14032号公報、特開昭57−76882号公
報、特開昭59−133526号公報、特開昭59−1
72627号公報に記載されている。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス液晶表示装置は、例えば「冗長構成を採用した12
.5型アクテイブ・マトリクス方式カラー液晶デイスプ
レィ」、日経エレクトロニクス、193〜210頁、1
986年12月15日、日経マグロウヒル社発行、で知
られている。 〔発明が解決しようとする課題〕 上記従来技術においては、スペーサ材による薄膜トラン
ジスタの物理的破壊からの保護の点について配慮されて
いなかった。すなわち、両基板間の間隔を規定するため
のスペーサ材を基板上に多数まき散らして設けるので、
スペーサ材を設ける場所は制御できない。従って、両基
板を組み合わせたとき、スペーサ材により薄膜トランジ
スタが物理的に破壊してしまう問題がある。また、従来
の薄膜トランジスタ基板の対向基板上に上記ブラックマ
トリクスを設けた装置では、光の回折現象を考慮して、
ブラックマトリクスの面積を広くしなければならず、画
素の開口率が低下する問題がある。 本発明の目的は、薄膜トランジスタを保護し、かつ開口
率も向上できる遮光膜を提供することにある。 [課順を解決するための手段] 上記目的を達成するために、本発明は、有機着色膜を使
用して薄膜トランジスタ全体を覆う構造にした。すなわ
ち、薄膜トランジスタ全体を覆うように、パターニング
可能な有機着色膜を形成する。着色は光の侵入が防止で
きれば何色でもよく、膜厚も基板間ギャップ以下で、薄
膜トランジスタの破壊が防止可能ならいくらでもよい。 [作用] 着色した有機膜により遮光でき、また有機膜の弾性によ
り薄膜トランジスタの破壊を防止できる。 さらに有機着色膜のみで遮光が十分行われるので、薄膜
トランジスタを設けた基板と対向する基板のブラックマ
トリクスを小さく設けることができ、あるいは設けなく
ても済み、画素の開口率を向上できる。 [実施例] 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第1A図は、本発明の実施例Iであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の要部
断面図(第1B図のJIB−JIB切断線で切った部分
とシール部周辺部の断面図)、第1B図は、液晶表示部
の一画素を示す要部平面図、第2図は、第1B図のnc
−nc切断線における断面図である。また、第3図(要
部平面図)には、第1B図に示す画素を複数配置したと
きの平面図を示す。 (パネル断面全体構造〉 第1A図に示すように、液晶層LCを基準に下部透明ガ
ラス基板SUB l側には薄膜トランジスタTPT及び
透明画素電極ITOIが形成され、上部透明ガラス基板
5UBZ側には、カラーフィルタFIL、遮光用ブラッ
クマトリクスパターンBMが形成されている。下部透明
ガラス基板SUB l側は、例えば、1.1 [+nm
]程度の厚さで構成されている。 第1A図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB 1及び5UB2の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板SUB 1及び5UB2の右
側縁部分で外部引出配線の存在しない部分の断面を示し
ている。 第1A図の左側、右側の夫々に示すシール材SLは、液
晶LCを封止するように構成されており、液晶封入口(
図示していない)を除く透明ガラス基板SUB 1及び
5UB2の縁周囲全体に沿って形成されている。シール
材SLは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板5OB2側の共通透明画素電極
ITO2は、少なくとも一個所において、銀ペースト材
SILによって、下部透明ガラス基板SUB l側に形
成された外部引出配線に接続されている。この外部引出
配線は、前述したゲート電極GT、ソース電極SDI、
ドレイン電極SD2の夫々と同一製造工程で形成される
。 配向膜0RII及び0RI2、透明画素電極ITOI、
共通透明画素電極IT○2、保護膜PSVI及びPSV
2、絶縁膜GI(7)夫々ノ層は、シール材SLの内側
に形成される。偏光板POLは、下部透明ガラス基板S
UB 1、上部透明ガラス基板5UB2の夫々の外側の
表面に形成されている。 液晶LCは、液晶分子の向きを設定する下部配向膜0R
II及び上部配向膜0RI2の間に封入され、シール部
SLよってシールされている。 下部配向膜0RIIは、下部透明ガラス基板SUB l
側の保護膜PSVIの上部に形成される。 上部透明ガラス基板5UB2の内側(液晶側)の表面に
は、遮光膜BM、カラーフィルタFIL、保護膜PSV
2、共通透明画素電極(COM)ITO2及び上部配向
膜○RI2が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板SUB l側
、上部透明ガラス基板5UB2側の夫々の層を別々に形
成し、その後、上下透明ガラス基板SUB 1及び5U
B2を重ね合せ、両者間に液晶LCを封入することによ
って組み立てられる。 両基板SUB 1および5UB2間の間隔を規定するた
めに小さな球状のスペーサ材SPが側基板間に多数分散
して設けられている。 (遮光膜〉 有機着色膜から成る遮光膜OC8が第1A図の断面図と
第1B図の平面図に示すように、各薄膜トランジスタT
PTの全体を覆うように設けられている。その膜厚はセ
ルギャップ以下であればよく、2μm程度が適当である
。材料は■パターニングが可能で、■光遮断効果が十分
で、■対溶剤性にすぐれたものが望ましく、例えば顔料
内添型エポキシ樹脂、光硬化型可染性アクリル樹脂(染
色が必要)、顔料内添型光硬化型アクリル樹脂などが挙
げられる。 次に、有機着色遮光膜OC8の形成プロセスについて説
明する。 実施例 1 顔料内添型エポキシ樹脂の場合薄膜トラン
ジスタTPT形成後の基板SUB 1表面に、顔料内添
型エポキシ樹脂をスピンコードまたはロールコートなど
の薄膜形成技術で塗布し、硬化させる。硬化方法は木材
料が光硬化型であれば紫外線で、熱硬化型ならば熱で硬
化させる。次に、フォトレジストを使用してパターニン
グを行い、ドライエツチングすることによりフォトレジ
ストが残っている部分以外をエツチングする。最後にフ
ォトレジストを剥離することによりプロセスが完了する
。 実施例 2 光硬化型可染性アクリル樹脂の場ム 薄膜トランジスタTPT形成後の基板SUB i上にス
ピンコードやロールコートなどの薄膜塗布技術で光硬化
型可染性アクリル樹脂を塗布し、露光、現像でパターニ
ングを行う。次に、パターニングされた基板を染色、染
料固定処理することによりプロセスが完了する。 実施例 3 顔料内添型光硬化型アクリル樹脂の場合 薄膜トランジスタTPT形成後の基板S、UBI上にス
ピンコードやロールコートなどの薄膜塗布技術で顔料内
添型光硬化型アクリル樹脂を塗布し、露光、現像により
パターニングして熱硬化することによりプロセスが完了
する。 薄膜トランジスタTPT全体を覆う有機着色遮光膜OC
8により、チャネル形成領域となる半導体層ASに対し
て最小面積で十分遮光が行われ、また有機着色遮光膜O
C8は弾性を持つのでスペーサ材SPが薄膜トランジス
タTFT上に位置しても側基板組合せ時の薄膜トランジ
スタTPTの破壊を防止できる。さらに有機着色遮光膜
OC8のみで遮光が十分行われるので、5UB2上に形
成されたブラックマトリクスBMを小さく設けることが
でき、画素の開口率を向上できる。なお、有機着色遮光
膜OC8の遮光効果は十分なので、ブラックマトリクス
BMを設けなくてもよい。 有機着色遮光膜○C8の色は光の侵入が防止できれば何
色でもよいが、黒色が望ましい。 く画素配置) 第1B図に示すように、各画素は、隣接する2本の走査
信号線(ゲート信号線又は水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線又は垂直信号線)
DLとの交差領域内(4本の信号線で囲まれた領域内)
に配置されている。各画素は薄膜トランジスタTPT、
画素電極ITOI及び付加容量Caddを含む。走査信
号線GLは、列方向に延在し、行方向に複数本配置され
ている。映像信号線DLは、行方向に延在し、列方向に
複数本配置されている。 く薄膜トランジスタTPT) 薄膜トランジスタTPTは、ゲート電極GTに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタTPTは、画素内において3
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTI、TFT2及びTFT3で構成さ
れている。薄膜トランジスタTPTI〜TF T 3の
夫々は、実質的に同一サイズ(チャンネル長と幅が同じ
)で構成されて、いる。 この分割された薄膜トランジスタTPT 1〜TFT3
の夫々は、主に、ゲート電極GT、ゲート絶縁膜GI、
i型(真性、1ntrinsic、導電型決定不純物が
ドープされていない)非晶質Si半導体層AS、一対の
ソース電極SDI及びドレイン電極SD2で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、本表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい。しかし以下の説明でも、便宜上一
方をソース、他方をドレインと固定して表現する。 くゲート電極GT> ゲート電極GTは、第4図(第1B図の層g1、g2及
びASのみを描いた平面図)に詳細に示すように、走査
信号線GLから垂直方向(第1B図及び第4図において
上方向)に突出する形状で構成されている(丁字形状に
分岐されている)。ゲート電極GTは、薄膜トランジス
タTPTI〜TFT3の夫々の形成領域まで突出するよ
うに構成されている。薄膜トランジスタTPT 1〜T
FT3の夫々のゲート電極GTは、一体に(共通ゲート
電極として)構成されており、走査信号線GLに連続し
て形成されている。ゲート電極GTは、薄膜トランジス
タTPTの形成領域において大きい段差を作らないよう
に、単層の第1導電膜g1で構成する。第1導電膜gl
は、例えばスパッタで形成されたクロム(Cr)膜を用
い、1000[A]程度の膜厚で形成する。 このゲート電極GTは、第1A図、第1B図及び第4図
に示されているように、半導体層ASを完全に覆うよう
(下方からみて)それより太き目に形成される。従って
、基板SUB 1の下方に蛍光灯等のバックライトBL
を取付けた場合、この不透明のCrゲート電極GTが影
となって、半導体層ASにはバックライト光が当たらず
、光照射による導電現象すなわちTPTのオフ特性劣化
は起きにくくなる。なお、ゲート電極GTの本来の大き
さは、ソース・ドレイン電極SDIとSD2間をまたが
るに最低限必要な(ゲート電極とソース・ドレイン電極
の位置合わせ余裕分も含めて)幅を持ち、チャンネル幅
Wを決めるその奥行き長さはソース・ドレイン電極間の
距離(チャンネル長)Lとの比、即ち相互コンダクタン
スgmを決定するファクタW/Lをいくつにするかによ
って決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲート電極GTのゲート及び遮光の機能面がらだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体
に形成しても良く、この場合不透明導電材料としてSl
を含有させたAl、純AI、及びPdを含有させたA1
等を選ぶことができる。 (走査信号線GL> 前記走査信号線GLは、第1導電膜g1及びその上部に
設けられた第2導電膜g2からなる複合膜で構成されて
いる。この走査信号線GLの第1導電膜glは、前記ゲ
ート電極GTの第1導電膜glと同一製造工程で形成さ
れ、かつ一体に構成されている。第2導電膜g2は、例
えば、スパッタで形成されたアルミニウム(AQ)膜を
用い、2000〜4000[人]程度の膜厚で形成する
。第2導電膜g2は、走査信号線GLの抵抗値を低減し
、信号伝達速度の高速化(画素の情報の書込特性向上)
を図ることができるように構成されている。 また、走査信号線GLは、第1導電膜g1の幅寸法に比
べて第2導電膜g2の幅寸法を小さ、く構成している。 すなわち、走査信号線GLは、その側壁の段差形状がゆ
るやかになっている。 (ゲート絶縁膜GI) 絶縁膜GIは、薄膜トランジスタTPTl〜TFT3の
夫々のゲート絶縁膜として使用される。 絶縁膜Glは、ゲート電極GT及び走査信号線GLの上
層に形成されている。絶縁膜Glは、例えば、プラズマ
CVDで形成された窒化珪素膜を用い、3000[人]
程度の膜厚で形成する。 〈半導体層AS> l型半導体層ASは、第4図に示すように、複数に分割
された薄膜トランジスタTPT 1〜TFT3の夫々の
チャネル形成領域として使用される。1型半導体層AS
は、アモーファスシリコン膜又は多結晶シリコン膜で形
成し、約1800[人コ程度の膜厚で形成する。 このi型半導体層ASは、供給ガスの成分を変えてSi
、N、ゲート絶縁膜GIの形成に連続して、同じプラズ
マCVD装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のP
をドープしたN1層d。 (第1A図)も同様に連続して約400[人コの厚さに
形成される。しかる後下側基板SUB iはCVD装置
から外に取り出され、写真処理技術により、N+層do
及び1層ASは 第1A図、第1B図及び第4図に示すように独立した島
にパターニングされる。 l型半導体層ASは、第1B図及び第4図に詳細に示す
ように、走査信号線GLと映像信号線DLとの交差部(
グロスオーバ部)の両者間にも設けられている。この交
差部1型半導体層ASは、交差部における走査信号線G
Lと映像信号線DLとの短絡を低減するように構成され
ている。 (ソース・ドレイン電極5D115D2)複数に分割さ
れた薄膜トランジスタT’FTI〜TFT3の夫々のソ
ース電極SDIとドレイン電極SD2とは、第1A図、
第1B図及び第5図(第1B図の層d1〜d3のみを描
いた平面図)で詳細に示すように、半導体層AS上に夫
々離隔して設けられている。 ソース電極SDI、ドレイン電極SD2の夫々は、N+
型半導体層doに接触する下層側から、第1導電膜di
、第2導電膜d2、第3導電膜d3を順次重ね合わせて
構成されている。ソース電極SDIの第1導電膜d1、
第2導電膜d2及び第3導電膜d3は、ドレイン電極S
D2の夫々と同一製造工程で形成される。 第1導電膜diは、スパッタで形成したクロム膜を用い
、500〜1ooo[Alの膜厚(本実施例では、60
0[人コ程度の膜厚)で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、2000[
人コ程度の膜厚を越えない範囲で形成する。 クロム膜は、N”型半導体層doとの接触が、良好であ
る。クロム膜は、後述する第2導電膜d2のアルミニウ
ムがN+型半導体層doに拡散することを防止する、所
謂バリア層を構成する。第1導電膜d1としては、クロ
ム膜の他に、高融点金属(Mo、Ti、Ta、W)膜、
高融点金属シリサイド(MoSi、、TiSi、、Ta
Si、、WSi、)膜で形成してもよい。 第1導電膜diを写真処理でパターニングした後、同じ
写真処理用マスクで或は第1導電膜diをマスクとして
N+層doが除去される。つまり、i ii A S上
に残っていたN+層doは第1導電膜di以外の部分が
セルファラインで除去される。 このとき、N“層doはその厚さ分は全て除去されるよ
うエッチされるので1層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第2導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000[A]の膜厚(本実施例では
、3000[入]程度の膜厚)に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極SDI、ドレイ
ン電極SD2及び映像信号線DLの抵抗値を低減するよ
うに構成されている。 第2導電膜d2としては、アルミニウム膜の他に、シリ
コン(Si)や銅(Cu)を添加物として含有させたア
ルミニウム膜で形成してもよい。 第2導電膜d2の写真処理技術によるパターニング後第
3導電膜d3が形成される。この第3導電膜d3はスパ
ッタリングで形成された透明導電膜(Indium−T
in−Oxide I To:ネサ膜)から成り、1
000〜2000[Aコの膜厚(本実施例では、120
0[Aコ程度の膜厚)で形成される。この第3導電膜d
3は、ソース電極SDI、ドレイン電m5D2及び映像
信号線DLを構成すると共に、透明画素電極ITOIを
構成するようになっている。 ソース電極SDIの第1導電膜di、ドレイン電tis
D2の第1導電膜dlの夫々は、上層の第2導電膜d2
及び第3導電膜d3に比べて内側に(チャンネル領域内
に)大きく入り込んでいる。 つまり、これらの部分における第1導電膜d1は、層d
2、d3とは無関係に薄膜トランジスタTPTのゲート
長りを規定できるように構成されている。 ソース電極SDIは、前記のように、透明画素電極IT
OIに接続されている。ソース電極SDIは、i型半導
体層ASの段差形状(第1導電膜g1の膜厚、N′″層
doの膜厚及びl型半導体層ASの膜厚とを加算した膜
厚に相当する段差)に沿って構成されている。具体的に
は、ソース電極SDIは、1型半導体層ASの段差形状
に沿って形成された第1導電膜d1と、この第1導電膜
d1の上部にそれに比べて透明画素電極ITO1と接続
される側を小さいサイズで形成した第2導電膜d2と、
この第2導電膜から露出する第1導電膜d1に接続され
た第3導電膜d3とで構成されている。ソース電極SD
Iの第2導電膜d2は、第1導電膜diのクロム膜がス
トレスの増大から厚く形成できず、l型半導体層ASの
段差形状を乗り越えられないので、このi型半導体層A
Sを乗り越えるために構成されている。つまり、第2導
電膜d2は、厚く形成することでステップカバレッジを
向上している。第2導電膜d2は、厚く形成できるので
、ソース電極SDIの抵抗値(ドレイン電極SD2や映
像信号線DLについても同様)の低減に大きく寄与して
いる。第3導電膜d3は、第2導電膜d2のi型半導体
層ASに起因する段差形状を乗り越えることができない
ので、第2導電膜d2のサイズを小さくすることで露出
する第1導電膜d1に接続するように構成されている。 第1導電膜dlと第3導電膜d3とは、接着性が良好で
あるばかりか、両者間の接続部の段差形状が小さいので
、確実に接続することができる。 く画素電極ITOI> 前記透明画素電極ITOIは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOIは、画素の複数に分割された薄膜トランジ
スタTPT 1〜TFT3の夫々に対応して3つの透明
画素電極(分割透明画素電極)El、E2、E3に分割
されている。透明画素電極El−E3は、各々、薄膜ト
ランジスタTPTのソース電極SDIに接続されている
。 透明画素電極El−E3の夫々は、実質的に同面積とな
るようにパターニングされている。 このように、1画素の薄膜トランジスタTPTを複数の
薄膜トランジスタTPTI〜TFT3に分割し、この複
数に分割された薄膜トランジスタTPTI〜TFT3の
夫々に複数に分割した透明画素電極E1〜E3の夫々を
接続することにより、分割された一部分(例えば、TF
T 1)が点欠陥になっても、画素全体でみれば点欠陥
でなくなる(TFT2及びTFT3が欠陥でない)ので
、点欠陥の確率を低減することができ、また欠陥を見に
くくすることができる。 また、前記画素の分割された透明画素電極E1〜E3の
夫々を実質的に同一面積で構成することにより、透明画
素電極El−E3の夫々と共通透明画素電極ITO2と
で構成される夫々の液晶容量(Cpix )を均一にす
ることができる。 (保護膜PSVI) 薄膜トランジスタTPT及び透明画素電極ITOI上に
は、保護膜PSVIが設けられている。保護膜PSVI
は、主に、薄膜トランジスタTPTを湿気等から保護す
るために形成されており、透明性が高くしがも耐湿性の
良いものを使用する。保護膜PSVIは、例えば、プラ
ズマCVDで形成した酸化珪素膜や窒化珪素膜で形成さ
れており、8000[人コ程度の膜厚で形成する。 く遮光膜BM) 上部基板5UB2側には、外部光(第1A図では上方か
らの光)がチャネル形成領域として使用される1型半導
体層ASに入射されないように、遮蔽膜BMが設けられ
、第6図のハツチングに示すようなパターンとされてい
る。なお、第6図は第1B図におけるIT○膜層d3、
フィルタ層FIL及び遮光膜BMのみを描いた平面図で
ある。 遮光膜BMは、光に対する遮蔽性が高い、例えば、アル
ミニウム膜やクロム膜等で形成されており、本実施例で
は、クロム膜がスパッタリングで1300[人]程度の
膜厚に形成される。 従って、TPTI〜3の共通半導体層ASは上下にある
遮光膜BM及び太き目のゲート電極GTによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜BMは第6図のハツチング
部分で示すように、画素の周囲に形成され、つまり遮光
膜BMは格子状に形成され(ブラックマトリクス)、こ
の格子で1画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜BMによってはっきりとしコ
ントラストが向上する。つまり遮光膜BMは、半導体層
ASに対する遮光とブラックマトリクスとの2つの機能
をもつ。なお、有機着色遮光膜OC8のみで遮光が十分
性われるので、ブラックマトリクスBMを小さく設ける
ことができ、画素の開口率を向上できる。 なお、バックライトを5UB2側に取り付け、5UBI
を観察側(外部露出側)とすることもできる。 く共通電極I To 2)> 共通透明画素電極ITO2は、下部透明ガラス基板5U
BI側に画素毎に設けられた透明画素電極ITOIに対
向し、液晶の光学的な状態は各画素電極ITOIと共通
電極IrO2間の電位差(電界)に応答して変化する。 この共通透明画素電極ITO2には、コモン電圧V c
amが印加されるように構成されている。コモン電圧V
COmは、映像信号線DLに印加されるロウレベルの駆
動電圧Vdm1nとハイレベルの駆動電圧Vdmaxと
の中間電位である。 〈カラーフィルタFIL) カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタFILは、画素に対向する位置に各画素
毎にドツト状に形成され(第7図)、染め分けられてい
る(第7図は第3図の第3導電膜層d3とカラーフィル
タ層FILのみを描いたもので、R,G、Bの各フィル
ターはそれぞれ、45″ 135°、クロスのハツチ
を施しである)。カラーフィルタFILは第6図に示す
ように画素電極ITOI (El〜E3)の全てを覆
うように太き目に形成され、遮光膜BMはカラーフィル
タFIL及び画素電極ITOIのエツジ部分と重なるよ
う画素電極ITOIの周縁部より内側に形成されている
。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板5UB2の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタRを
形成する。次に、同様な工程を施すことによって、緑色
フィルタG、青色フィルタBを順次形成する。 保護膜PSV2は、前記カラーフィルタFILを異なる
色に染め分けた染料が液晶LCに漏れることを防止する
ために設けられている。保護膜PSV2は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 〈画素配列〉 前記液晶表示部の各画素は、第3図及び第7図に示すよ
うに、走査信号線GLが延在する方向と同一列方向に複
数配置され、画素列XI、X2゜X3.X4.・・・の
夫々を構成している。各画素列X 1.X2.X3.X
4.・・・の夫々の画素は、薄膜トランジスタTFTl
〜TFT3及び透明画素電極E1〜E3の配置位置を同
一に構成している。つまり、奇数画素列XI、X3.・
・・の夫々の画素は、薄膜トランジスタTFTI−TF
T3の配置位置を右側、透明画素電極E1〜E3の配置
位置を左側に構成している。奇数画素列XI、X3.・
・・の夫々の行方向の隣りの偶数画素列X2.X4.・
・・の夫々の画素は、奇数画素列XI、X3.・・・の
夫々の画素を前記映像信号線DLの延在方向を基準にし
て線対称でひっくり返した画素で構成されている。 すなわち、画素列X2.X4.・・・の夫々の画素は、
薄膜トランジスタTPT1〜TPT3の配置位置を左側
、透明画素電極El−E3の配置位置を右側に構成して
いる。そして、画素列X2.X4.・・・の夫々の画素
は、画素列XI、X3.・・・の夫々の画素に対し、列
方向に半画素間隔移動させて(ずらして)配置されてい
る。つまり、画素列Xの、各画素間隔を1.0(1,0
ピツチ)とすると、次段の画素列Xは、各画素間隔を1
.0とし、前段の画素列Xに対して列方向に0.5画素
間隔(0,5ピツチ)ずれている。各画素間を行方向に
延在する映像信号線DLは、各画素列X間において、半
画素間隔分(0,5ピツチ分)列方向に延在するように
構成されている。 その結果、第7図に示すように、前段の画素列Xの所定
色フィルタが形成された画素(例えば、画素列X3の赤
色フィルタRが形成された画素)と次段の画素列Xの同
一色フィルタが形成された画素(例えば、画素列X4の
赤色フィルタRが形成された画素)とが1.5画素間隔
(1,5ピツチ)離隔され、また、RGBのカラーフィ
ルタFILは三角形配置となる。カラーフィルタFIL
のRGBの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線DLは、各画素列X間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線D
Lの引き回しをなくしその占有面積を低減することがで
き、又映像信号線DLの迂回をなくし多層配線構造を廃
止することができる。 く表示パネル全体等価回路〉 この液晶表示部装置の等価回路を第8図に示す。 XiG、Xi+IG、・・・は、緑色フィルタGが形成
される画素に接続された映像信号線DLである。 XiB、Xi+IB、・・・は、青色フィルタBが形成
される画素に接続された映像信号線DLである。 Xi+IR,Xi+2R,−−−4’;!、赤色フィル
タRが形成される画素に接続された映像信号線DLであ
る。これらの映像信号線DLは、映像信号駆動回路で選
択される。Yiは第3図及び第7図に示す画素列x1を
選択する走査信号線GLである。 同様に、Yi+1.Yi+2.・・・の夫々は、画素列
X2.X3.・・・の夫々を選択する走査信号線GLで
ある。これらの走査信号線GLは、垂直走査回路に接続
されている。 く付加容量Caddの構造〉 透明画素電極El−E3の夫々は、薄膜トランジスタT
PTと接続される端部と反対側の端部において、隣りの
走査信号線GLと重なるよう、L字状に屈折して形成さ
れている。この重ね合せは、第2C図からも明らかなよ
うに、透明画素電極E1〜E3の夫々を一方の電極PL
2とし、隣りの走査信号線GLを他方の電極PLIとす
る保持容量素子(静電容量素子) Caddを構成する
。この保持容量素子Caddの誘電体膜は、薄膜トラン
ジスタTPTのゲート絶縁膜として使用される絶縁膜G
rと同一層で構成されている。 保持容量Caddは、第4図からも明らかなように、ゲ
ート線GLの1層目g1の幅を広げた部分に形成されて
いる。なお、ドレイン線DLと交差する部分の層glは
ドレイン線との短絡の確率を小さくするため細くされて
いる。 保持容量素子Caddを構成するために重ね合わされる
透明画素電極E1〜E3の夫々と容量電極線(gl)と
の間の一部には、前記ソース電極SDIと同様に、段差
形状を乗り越える際に透明画素電極ITOIが断線しな
いように、第1導電膜d1及び第2導電膜d2で構成さ
れた島領域が設けられている。この島領域は、透明画素
電極ITOIの面積(開口率)を低下しないように、で
きる限り小さく構成する。 (付加容量Caddの等価回路とその動作〉第1B図に
示される画素の等価回路を第9図に示す。第9図におい
て、Cgsは薄膜トランジスタTPTのゲート電極GT
及びソース電極SDI間に形成される寄生容量である。 寄生容量Cgsの誘電体膜は絶縁膜GIである。Cpi
xは透明画素電極ITOI(PIX)及び共通透明画素
電極ITO2(COM)間で形成される液晶容量である
。 液晶容量Cpixの誘電体膜は液晶LC1保護膜PSV
I及び配向膜0RII、○RI2である。 Vlcは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングす
るとき、中点電位(画素電極電位)Vlcに対するゲー
ト電位変化ΔVgの影響を低減するように働く。この様
子を式で表すと ΔV lc = ((Cgs/ (Cgs+Cadd+
Cpix)) xΔVgとなる。ここでΔVlcはΔV
gによる中点電位の変化分を表わす。この変化分ΔVi
eは液晶に加わる直流成分の原因となるが、保持容量C
addを大きくすればする程その値を小さくすることが
できる。 また、保持容jiicaddは放電時間を長くする作用
もあり、TPTがオフした後の映像情報を長く蓄積する
。液晶LCに印加される直流成分の低減は、液晶LCの
寿命を向上し、液晶表示画面の切り替え時に前の画像が
残る所謂焼き付きを低減することができる。 前述したように、ゲート電極GTは半導体層ASを完全
に覆うよう大きくされている分、ソース・ドレイン電極
SDI、SD2とのオーバラップ面積が増え、従って寄
生容量Cgsが大きくなり中点電位Vlcはゲート(走
査)信号Vgの影響を受は易くなるという逆効果が生じ
る。しかし、保持容量Caddを設けることによりこの
デメリットも解消することができる。 前記保持容量素子Caddの保持容量は、画素の書込特
性から、液晶容量Cpixに対して4〜8倍(4・Cp
ix<Cadd<8・cpix)、重ね合せ容量Cgs
に対して8〜32倍(8・Cgs< Cadd<32・
Cgs)程度の値に設定する。 (付加容量Cadd電極線の結線方法〉容量電極線とし
てのみ使用される最終段の走査信号線GL(又は初段の
走査信号線GL)は、第8図に示すように、共通透明画
素電極(Vcom )IrO2に接続する。共通透明画
素電極ITO2は、第2B図に示すように、液晶表示装
置の周縁部において銀ペースト材SILによって外部引
出配線に接続されている。しかも、この外部引出配線の
一部の導電層(gl及びg2)は走査信号線GLと同一
製造工程で構成されている。この結果、最終段の容量電
極線GLは、共通透明画素電極ITO2に簡単に接続す
ることができる。 又は、第8図の点線で示すように、最終段(初段)の容
量電極線GLを初段(最終段)の走査信号線GLに接続
しても良い。なお、この接続は液晶表示部内の内部配線
或は外部引出配線によって行うことができる。 (付加容量Cadd走査信号による直流分相殺〉本液晶
表示装置は、先に本願出願人によって出願された特願昭
62−95125号に記載される直流相殺方式(DCキ
ャンセル方式)に基づき、第1O図(タイムチャート)
に示すように、走査信号線DLの駆動電圧を制御するこ
とによってさらに液晶LCに加わる直流成分を低減する
ことができる。第10図において、Viは任意の走査信
号線GLの駆動電圧、Vi+1はその次段の走査信号線
GLの駆動電圧である。veeは走査信号線GLに印加
されるロウレベルの駆動電圧Vdm1n 、 Vd d
は映像信号線DLに印加されるハイレベルの駆動電圧V
dmaxである。各時刻し=1.〜し4における中点電
位Vie(第9図参照)の電圧変化分△V1〜△V4は
次のようになる。 1=1.:ΔV、=−(Cgs/C)・V2H=5:△
V、=+(Cgs/C)・(V 1 +V 2)−(C
add/C)・■2 t=5:ΔV、=−(Cgs/C)−V 1 +(Ca
dd/C)・(V1+V2) 1 = 14:△V4=−(Cadd/C)−V 1だ
だし、画素の合計の容量: C= Cgs+ Cpix
+Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば(下記
ティブ・マトリクス方式の液晶表示装置に係り、特に、
薄膜トランジスタの遮光膜の構造に関する。 [従来の技術] アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極の各々に対応して非
線形素子(スイッチング素子)を設けたものである。各
画素における液晶は理論的には常時駆動(デユーティ比
1.0)されているので、時分割駆動方式を採用してい
る、いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く、特にカラーでは欠かせない技
術となりつつある。スイッチング素子として代表的なも
のとしては薄膜トランジスタがある。 液晶表示部(液晶表示パネル)は、液晶層を基準に下部
透明ガラス基板上に薄膜トランジスタおよび透明画素電
極、薄膜トランジスタの保護膜、液晶分子の向きを設定
するための配向膜が順次設けられた下部基板と、上部透
明ガラス基板上にカラーフィルタ、カラーフィルタの保
護膜、共通透明画素電極、配向膜が順次設けられた上部
基板とを、球状または円柱状の多数のスペーサ材を介し
て互いの配向膜が向き合うように重ね合わせ、両基板の
各配向膜の間に液晶を封入し、基板周囲に配置されたシ
ール材によって液晶が封止される。 なお、上部基板側あるいは下部基板側にはバックライト
が配置される。 薄膜トランジスタのチャネル形成領域となる半導体層に
外部からの自然光やバックライト光が当ると、光照射に
よる導電現象すなわち薄膜トランジスタのオフ特性の劣
化が起こる。この半導体層に光が侵入するのを防止する
ために遮光膜を設ける。従来は、下部透明ガラス基板側
からの光を遮光するために、下部透明ガラス基板上にC
r等がら成るゲート電極を大きめに設けて遮光膜として
の機能も兼ねさせ、かつ上部透明ガラス基板側からの光
を遮光するために、上部透明ガラス基板上のカラーフィ
ルタ間にCr等から成る遮光膜(ブラックマトリクス)
を設けていた。これらにより自然光やバックライト光が
半導体層に当たるのを防止でき、かつ画素の輪郭が明確
になるので、液晶表示のコントラストを向上させること
ができる。 また、遮光膜として有機着色膜を設けることが、特開昭
56−14032号公報、特開昭57−76882号公
報、特開昭59−133526号公報、特開昭59−1
72627号公報に記載されている。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス液晶表示装置は、例えば「冗長構成を採用した12
.5型アクテイブ・マトリクス方式カラー液晶デイスプ
レィ」、日経エレクトロニクス、193〜210頁、1
986年12月15日、日経マグロウヒル社発行、で知
られている。 〔発明が解決しようとする課題〕 上記従来技術においては、スペーサ材による薄膜トラン
ジスタの物理的破壊からの保護の点について配慮されて
いなかった。すなわち、両基板間の間隔を規定するため
のスペーサ材を基板上に多数まき散らして設けるので、
スペーサ材を設ける場所は制御できない。従って、両基
板を組み合わせたとき、スペーサ材により薄膜トランジ
スタが物理的に破壊してしまう問題がある。また、従来
の薄膜トランジスタ基板の対向基板上に上記ブラックマ
トリクスを設けた装置では、光の回折現象を考慮して、
ブラックマトリクスの面積を広くしなければならず、画
素の開口率が低下する問題がある。 本発明の目的は、薄膜トランジスタを保護し、かつ開口
率も向上できる遮光膜を提供することにある。 [課順を解決するための手段] 上記目的を達成するために、本発明は、有機着色膜を使
用して薄膜トランジスタ全体を覆う構造にした。すなわ
ち、薄膜トランジスタ全体を覆うように、パターニング
可能な有機着色膜を形成する。着色は光の侵入が防止で
きれば何色でもよく、膜厚も基板間ギャップ以下で、薄
膜トランジスタの破壊が防止可能ならいくらでもよい。 [作用] 着色した有機膜により遮光でき、また有機膜の弾性によ
り薄膜トランジスタの破壊を防止できる。 さらに有機着色膜のみで遮光が十分行われるので、薄膜
トランジスタを設けた基板と対向する基板のブラックマ
トリクスを小さく設けることができ、あるいは設けなく
ても済み、画素の開口率を向上できる。 [実施例] 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第1A図は、本発明の実施例Iであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の要部
断面図(第1B図のJIB−JIB切断線で切った部分
とシール部周辺部の断面図)、第1B図は、液晶表示部
の一画素を示す要部平面図、第2図は、第1B図のnc
−nc切断線における断面図である。また、第3図(要
部平面図)には、第1B図に示す画素を複数配置したと
きの平面図を示す。 (パネル断面全体構造〉 第1A図に示すように、液晶層LCを基準に下部透明ガ
ラス基板SUB l側には薄膜トランジスタTPT及び
透明画素電極ITOIが形成され、上部透明ガラス基板
5UBZ側には、カラーフィルタFIL、遮光用ブラッ
クマトリクスパターンBMが形成されている。下部透明
ガラス基板SUB l側は、例えば、1.1 [+nm
]程度の厚さで構成されている。 第1A図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB 1及び5UB2の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板SUB 1及び5UB2の右
側縁部分で外部引出配線の存在しない部分の断面を示し
ている。 第1A図の左側、右側の夫々に示すシール材SLは、液
晶LCを封止するように構成されており、液晶封入口(
図示していない)を除く透明ガラス基板SUB 1及び
5UB2の縁周囲全体に沿って形成されている。シール
材SLは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板5OB2側の共通透明画素電極
ITO2は、少なくとも一個所において、銀ペースト材
SILによって、下部透明ガラス基板SUB l側に形
成された外部引出配線に接続されている。この外部引出
配線は、前述したゲート電極GT、ソース電極SDI、
ドレイン電極SD2の夫々と同一製造工程で形成される
。 配向膜0RII及び0RI2、透明画素電極ITOI、
共通透明画素電極IT○2、保護膜PSVI及びPSV
2、絶縁膜GI(7)夫々ノ層は、シール材SLの内側
に形成される。偏光板POLは、下部透明ガラス基板S
UB 1、上部透明ガラス基板5UB2の夫々の外側の
表面に形成されている。 液晶LCは、液晶分子の向きを設定する下部配向膜0R
II及び上部配向膜0RI2の間に封入され、シール部
SLよってシールされている。 下部配向膜0RIIは、下部透明ガラス基板SUB l
側の保護膜PSVIの上部に形成される。 上部透明ガラス基板5UB2の内側(液晶側)の表面に
は、遮光膜BM、カラーフィルタFIL、保護膜PSV
2、共通透明画素電極(COM)ITO2及び上部配向
膜○RI2が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板SUB l側
、上部透明ガラス基板5UB2側の夫々の層を別々に形
成し、その後、上下透明ガラス基板SUB 1及び5U
B2を重ね合せ、両者間に液晶LCを封入することによ
って組み立てられる。 両基板SUB 1および5UB2間の間隔を規定するた
めに小さな球状のスペーサ材SPが側基板間に多数分散
して設けられている。 (遮光膜〉 有機着色膜から成る遮光膜OC8が第1A図の断面図と
第1B図の平面図に示すように、各薄膜トランジスタT
PTの全体を覆うように設けられている。その膜厚はセ
ルギャップ以下であればよく、2μm程度が適当である
。材料は■パターニングが可能で、■光遮断効果が十分
で、■対溶剤性にすぐれたものが望ましく、例えば顔料
内添型エポキシ樹脂、光硬化型可染性アクリル樹脂(染
色が必要)、顔料内添型光硬化型アクリル樹脂などが挙
げられる。 次に、有機着色遮光膜OC8の形成プロセスについて説
明する。 実施例 1 顔料内添型エポキシ樹脂の場合薄膜トラン
ジスタTPT形成後の基板SUB 1表面に、顔料内添
型エポキシ樹脂をスピンコードまたはロールコートなど
の薄膜形成技術で塗布し、硬化させる。硬化方法は木材
料が光硬化型であれば紫外線で、熱硬化型ならば熱で硬
化させる。次に、フォトレジストを使用してパターニン
グを行い、ドライエツチングすることによりフォトレジ
ストが残っている部分以外をエツチングする。最後にフ
ォトレジストを剥離することによりプロセスが完了する
。 実施例 2 光硬化型可染性アクリル樹脂の場ム 薄膜トランジスタTPT形成後の基板SUB i上にス
ピンコードやロールコートなどの薄膜塗布技術で光硬化
型可染性アクリル樹脂を塗布し、露光、現像でパターニ
ングを行う。次に、パターニングされた基板を染色、染
料固定処理することによりプロセスが完了する。 実施例 3 顔料内添型光硬化型アクリル樹脂の場合 薄膜トランジスタTPT形成後の基板S、UBI上にス
ピンコードやロールコートなどの薄膜塗布技術で顔料内
添型光硬化型アクリル樹脂を塗布し、露光、現像により
パターニングして熱硬化することによりプロセスが完了
する。 薄膜トランジスタTPT全体を覆う有機着色遮光膜OC
8により、チャネル形成領域となる半導体層ASに対し
て最小面積で十分遮光が行われ、また有機着色遮光膜O
C8は弾性を持つのでスペーサ材SPが薄膜トランジス
タTFT上に位置しても側基板組合せ時の薄膜トランジ
スタTPTの破壊を防止できる。さらに有機着色遮光膜
OC8のみで遮光が十分行われるので、5UB2上に形
成されたブラックマトリクスBMを小さく設けることが
でき、画素の開口率を向上できる。なお、有機着色遮光
膜OC8の遮光効果は十分なので、ブラックマトリクス
BMを設けなくてもよい。 有機着色遮光膜○C8の色は光の侵入が防止できれば何
色でもよいが、黒色が望ましい。 く画素配置) 第1B図に示すように、各画素は、隣接する2本の走査
信号線(ゲート信号線又は水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線又は垂直信号線)
DLとの交差領域内(4本の信号線で囲まれた領域内)
に配置されている。各画素は薄膜トランジスタTPT、
画素電極ITOI及び付加容量Caddを含む。走査信
号線GLは、列方向に延在し、行方向に複数本配置され
ている。映像信号線DLは、行方向に延在し、列方向に
複数本配置されている。 く薄膜トランジスタTPT) 薄膜トランジスタTPTは、ゲート電極GTに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタTPTは、画素内において3
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTI、TFT2及びTFT3で構成さ
れている。薄膜トランジスタTPTI〜TF T 3の
夫々は、実質的に同一サイズ(チャンネル長と幅が同じ
)で構成されて、いる。 この分割された薄膜トランジスタTPT 1〜TFT3
の夫々は、主に、ゲート電極GT、ゲート絶縁膜GI、
i型(真性、1ntrinsic、導電型決定不純物が
ドープされていない)非晶質Si半導体層AS、一対の
ソース電極SDI及びドレイン電極SD2で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、本表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい。しかし以下の説明でも、便宜上一
方をソース、他方をドレインと固定して表現する。 くゲート電極GT> ゲート電極GTは、第4図(第1B図の層g1、g2及
びASのみを描いた平面図)に詳細に示すように、走査
信号線GLから垂直方向(第1B図及び第4図において
上方向)に突出する形状で構成されている(丁字形状に
分岐されている)。ゲート電極GTは、薄膜トランジス
タTPTI〜TFT3の夫々の形成領域まで突出するよ
うに構成されている。薄膜トランジスタTPT 1〜T
FT3の夫々のゲート電極GTは、一体に(共通ゲート
電極として)構成されており、走査信号線GLに連続し
て形成されている。ゲート電極GTは、薄膜トランジス
タTPTの形成領域において大きい段差を作らないよう
に、単層の第1導電膜g1で構成する。第1導電膜gl
は、例えばスパッタで形成されたクロム(Cr)膜を用
い、1000[A]程度の膜厚で形成する。 このゲート電極GTは、第1A図、第1B図及び第4図
に示されているように、半導体層ASを完全に覆うよう
(下方からみて)それより太き目に形成される。従って
、基板SUB 1の下方に蛍光灯等のバックライトBL
を取付けた場合、この不透明のCrゲート電極GTが影
となって、半導体層ASにはバックライト光が当たらず
、光照射による導電現象すなわちTPTのオフ特性劣化
は起きにくくなる。なお、ゲート電極GTの本来の大き
さは、ソース・ドレイン電極SDIとSD2間をまたが
るに最低限必要な(ゲート電極とソース・ドレイン電極
の位置合わせ余裕分も含めて)幅を持ち、チャンネル幅
Wを決めるその奥行き長さはソース・ドレイン電極間の
距離(チャンネル長)Lとの比、即ち相互コンダクタン
スgmを決定するファクタW/Lをいくつにするかによ
って決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲート電極GTのゲート及び遮光の機能面がらだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体
に形成しても良く、この場合不透明導電材料としてSl
を含有させたAl、純AI、及びPdを含有させたA1
等を選ぶことができる。 (走査信号線GL> 前記走査信号線GLは、第1導電膜g1及びその上部に
設けられた第2導電膜g2からなる複合膜で構成されて
いる。この走査信号線GLの第1導電膜glは、前記ゲ
ート電極GTの第1導電膜glと同一製造工程で形成さ
れ、かつ一体に構成されている。第2導電膜g2は、例
えば、スパッタで形成されたアルミニウム(AQ)膜を
用い、2000〜4000[人]程度の膜厚で形成する
。第2導電膜g2は、走査信号線GLの抵抗値を低減し
、信号伝達速度の高速化(画素の情報の書込特性向上)
を図ることができるように構成されている。 また、走査信号線GLは、第1導電膜g1の幅寸法に比
べて第2導電膜g2の幅寸法を小さ、く構成している。 すなわち、走査信号線GLは、その側壁の段差形状がゆ
るやかになっている。 (ゲート絶縁膜GI) 絶縁膜GIは、薄膜トランジスタTPTl〜TFT3の
夫々のゲート絶縁膜として使用される。 絶縁膜Glは、ゲート電極GT及び走査信号線GLの上
層に形成されている。絶縁膜Glは、例えば、プラズマ
CVDで形成された窒化珪素膜を用い、3000[人]
程度の膜厚で形成する。 〈半導体層AS> l型半導体層ASは、第4図に示すように、複数に分割
された薄膜トランジスタTPT 1〜TFT3の夫々の
チャネル形成領域として使用される。1型半導体層AS
は、アモーファスシリコン膜又は多結晶シリコン膜で形
成し、約1800[人コ程度の膜厚で形成する。 このi型半導体層ASは、供給ガスの成分を変えてSi
、N、ゲート絶縁膜GIの形成に連続して、同じプラズ
マCVD装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のP
をドープしたN1層d。 (第1A図)も同様に連続して約400[人コの厚さに
形成される。しかる後下側基板SUB iはCVD装置
から外に取り出され、写真処理技術により、N+層do
及び1層ASは 第1A図、第1B図及び第4図に示すように独立した島
にパターニングされる。 l型半導体層ASは、第1B図及び第4図に詳細に示す
ように、走査信号線GLと映像信号線DLとの交差部(
グロスオーバ部)の両者間にも設けられている。この交
差部1型半導体層ASは、交差部における走査信号線G
Lと映像信号線DLとの短絡を低減するように構成され
ている。 (ソース・ドレイン電極5D115D2)複数に分割さ
れた薄膜トランジスタT’FTI〜TFT3の夫々のソ
ース電極SDIとドレイン電極SD2とは、第1A図、
第1B図及び第5図(第1B図の層d1〜d3のみを描
いた平面図)で詳細に示すように、半導体層AS上に夫
々離隔して設けられている。 ソース電極SDI、ドレイン電極SD2の夫々は、N+
型半導体層doに接触する下層側から、第1導電膜di
、第2導電膜d2、第3導電膜d3を順次重ね合わせて
構成されている。ソース電極SDIの第1導電膜d1、
第2導電膜d2及び第3導電膜d3は、ドレイン電極S
D2の夫々と同一製造工程で形成される。 第1導電膜diは、スパッタで形成したクロム膜を用い
、500〜1ooo[Alの膜厚(本実施例では、60
0[人コ程度の膜厚)で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、2000[
人コ程度の膜厚を越えない範囲で形成する。 クロム膜は、N”型半導体層doとの接触が、良好であ
る。クロム膜は、後述する第2導電膜d2のアルミニウ
ムがN+型半導体層doに拡散することを防止する、所
謂バリア層を構成する。第1導電膜d1としては、クロ
ム膜の他に、高融点金属(Mo、Ti、Ta、W)膜、
高融点金属シリサイド(MoSi、、TiSi、、Ta
Si、、WSi、)膜で形成してもよい。 第1導電膜diを写真処理でパターニングした後、同じ
写真処理用マスクで或は第1導電膜diをマスクとして
N+層doが除去される。つまり、i ii A S上
に残っていたN+層doは第1導電膜di以外の部分が
セルファラインで除去される。 このとき、N“層doはその厚さ分は全て除去されるよ
うエッチされるので1層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第2導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000[A]の膜厚(本実施例では
、3000[入]程度の膜厚)に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極SDI、ドレイ
ン電極SD2及び映像信号線DLの抵抗値を低減するよ
うに構成されている。 第2導電膜d2としては、アルミニウム膜の他に、シリ
コン(Si)や銅(Cu)を添加物として含有させたア
ルミニウム膜で形成してもよい。 第2導電膜d2の写真処理技術によるパターニング後第
3導電膜d3が形成される。この第3導電膜d3はスパ
ッタリングで形成された透明導電膜(Indium−T
in−Oxide I To:ネサ膜)から成り、1
000〜2000[Aコの膜厚(本実施例では、120
0[Aコ程度の膜厚)で形成される。この第3導電膜d
3は、ソース電極SDI、ドレイン電m5D2及び映像
信号線DLを構成すると共に、透明画素電極ITOIを
構成するようになっている。 ソース電極SDIの第1導電膜di、ドレイン電tis
D2の第1導電膜dlの夫々は、上層の第2導電膜d2
及び第3導電膜d3に比べて内側に(チャンネル領域内
に)大きく入り込んでいる。 つまり、これらの部分における第1導電膜d1は、層d
2、d3とは無関係に薄膜トランジスタTPTのゲート
長りを規定できるように構成されている。 ソース電極SDIは、前記のように、透明画素電極IT
OIに接続されている。ソース電極SDIは、i型半導
体層ASの段差形状(第1導電膜g1の膜厚、N′″層
doの膜厚及びl型半導体層ASの膜厚とを加算した膜
厚に相当する段差)に沿って構成されている。具体的に
は、ソース電極SDIは、1型半導体層ASの段差形状
に沿って形成された第1導電膜d1と、この第1導電膜
d1の上部にそれに比べて透明画素電極ITO1と接続
される側を小さいサイズで形成した第2導電膜d2と、
この第2導電膜から露出する第1導電膜d1に接続され
た第3導電膜d3とで構成されている。ソース電極SD
Iの第2導電膜d2は、第1導電膜diのクロム膜がス
トレスの増大から厚く形成できず、l型半導体層ASの
段差形状を乗り越えられないので、このi型半導体層A
Sを乗り越えるために構成されている。つまり、第2導
電膜d2は、厚く形成することでステップカバレッジを
向上している。第2導電膜d2は、厚く形成できるので
、ソース電極SDIの抵抗値(ドレイン電極SD2や映
像信号線DLについても同様)の低減に大きく寄与して
いる。第3導電膜d3は、第2導電膜d2のi型半導体
層ASに起因する段差形状を乗り越えることができない
ので、第2導電膜d2のサイズを小さくすることで露出
する第1導電膜d1に接続するように構成されている。 第1導電膜dlと第3導電膜d3とは、接着性が良好で
あるばかりか、両者間の接続部の段差形状が小さいので
、確実に接続することができる。 く画素電極ITOI> 前記透明画素電極ITOIは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOIは、画素の複数に分割された薄膜トランジ
スタTPT 1〜TFT3の夫々に対応して3つの透明
画素電極(分割透明画素電極)El、E2、E3に分割
されている。透明画素電極El−E3は、各々、薄膜ト
ランジスタTPTのソース電極SDIに接続されている
。 透明画素電極El−E3の夫々は、実質的に同面積とな
るようにパターニングされている。 このように、1画素の薄膜トランジスタTPTを複数の
薄膜トランジスタTPTI〜TFT3に分割し、この複
数に分割された薄膜トランジスタTPTI〜TFT3の
夫々に複数に分割した透明画素電極E1〜E3の夫々を
接続することにより、分割された一部分(例えば、TF
T 1)が点欠陥になっても、画素全体でみれば点欠陥
でなくなる(TFT2及びTFT3が欠陥でない)ので
、点欠陥の確率を低減することができ、また欠陥を見に
くくすることができる。 また、前記画素の分割された透明画素電極E1〜E3の
夫々を実質的に同一面積で構成することにより、透明画
素電極El−E3の夫々と共通透明画素電極ITO2と
で構成される夫々の液晶容量(Cpix )を均一にす
ることができる。 (保護膜PSVI) 薄膜トランジスタTPT及び透明画素電極ITOI上に
は、保護膜PSVIが設けられている。保護膜PSVI
は、主に、薄膜トランジスタTPTを湿気等から保護す
るために形成されており、透明性が高くしがも耐湿性の
良いものを使用する。保護膜PSVIは、例えば、プラ
ズマCVDで形成した酸化珪素膜や窒化珪素膜で形成さ
れており、8000[人コ程度の膜厚で形成する。 く遮光膜BM) 上部基板5UB2側には、外部光(第1A図では上方か
らの光)がチャネル形成領域として使用される1型半導
体層ASに入射されないように、遮蔽膜BMが設けられ
、第6図のハツチングに示すようなパターンとされてい
る。なお、第6図は第1B図におけるIT○膜層d3、
フィルタ層FIL及び遮光膜BMのみを描いた平面図で
ある。 遮光膜BMは、光に対する遮蔽性が高い、例えば、アル
ミニウム膜やクロム膜等で形成されており、本実施例で
は、クロム膜がスパッタリングで1300[人]程度の
膜厚に形成される。 従って、TPTI〜3の共通半導体層ASは上下にある
遮光膜BM及び太き目のゲート電極GTによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜BMは第6図のハツチング
部分で示すように、画素の周囲に形成され、つまり遮光
膜BMは格子状に形成され(ブラックマトリクス)、こ
の格子で1画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜BMによってはっきりとしコ
ントラストが向上する。つまり遮光膜BMは、半導体層
ASに対する遮光とブラックマトリクスとの2つの機能
をもつ。なお、有機着色遮光膜OC8のみで遮光が十分
性われるので、ブラックマトリクスBMを小さく設ける
ことができ、画素の開口率を向上できる。 なお、バックライトを5UB2側に取り付け、5UBI
を観察側(外部露出側)とすることもできる。 く共通電極I To 2)> 共通透明画素電極ITO2は、下部透明ガラス基板5U
BI側に画素毎に設けられた透明画素電極ITOIに対
向し、液晶の光学的な状態は各画素電極ITOIと共通
電極IrO2間の電位差(電界)に応答して変化する。 この共通透明画素電極ITO2には、コモン電圧V c
amが印加されるように構成されている。コモン電圧V
COmは、映像信号線DLに印加されるロウレベルの駆
動電圧Vdm1nとハイレベルの駆動電圧Vdmaxと
の中間電位である。 〈カラーフィルタFIL) カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタFILは、画素に対向する位置に各画素
毎にドツト状に形成され(第7図)、染め分けられてい
る(第7図は第3図の第3導電膜層d3とカラーフィル
タ層FILのみを描いたもので、R,G、Bの各フィル
ターはそれぞれ、45″ 135°、クロスのハツチ
を施しである)。カラーフィルタFILは第6図に示す
ように画素電極ITOI (El〜E3)の全てを覆
うように太き目に形成され、遮光膜BMはカラーフィル
タFIL及び画素電極ITOIのエツジ部分と重なるよ
う画素電極ITOIの周縁部より内側に形成されている
。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板5UB2の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタRを
形成する。次に、同様な工程を施すことによって、緑色
フィルタG、青色フィルタBを順次形成する。 保護膜PSV2は、前記カラーフィルタFILを異なる
色に染め分けた染料が液晶LCに漏れることを防止する
ために設けられている。保護膜PSV2は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 〈画素配列〉 前記液晶表示部の各画素は、第3図及び第7図に示すよ
うに、走査信号線GLが延在する方向と同一列方向に複
数配置され、画素列XI、X2゜X3.X4.・・・の
夫々を構成している。各画素列X 1.X2.X3.X
4.・・・の夫々の画素は、薄膜トランジスタTFTl
〜TFT3及び透明画素電極E1〜E3の配置位置を同
一に構成している。つまり、奇数画素列XI、X3.・
・・の夫々の画素は、薄膜トランジスタTFTI−TF
T3の配置位置を右側、透明画素電極E1〜E3の配置
位置を左側に構成している。奇数画素列XI、X3.・
・・の夫々の行方向の隣りの偶数画素列X2.X4.・
・・の夫々の画素は、奇数画素列XI、X3.・・・の
夫々の画素を前記映像信号線DLの延在方向を基準にし
て線対称でひっくり返した画素で構成されている。 すなわち、画素列X2.X4.・・・の夫々の画素は、
薄膜トランジスタTPT1〜TPT3の配置位置を左側
、透明画素電極El−E3の配置位置を右側に構成して
いる。そして、画素列X2.X4.・・・の夫々の画素
は、画素列XI、X3.・・・の夫々の画素に対し、列
方向に半画素間隔移動させて(ずらして)配置されてい
る。つまり、画素列Xの、各画素間隔を1.0(1,0
ピツチ)とすると、次段の画素列Xは、各画素間隔を1
.0とし、前段の画素列Xに対して列方向に0.5画素
間隔(0,5ピツチ)ずれている。各画素間を行方向に
延在する映像信号線DLは、各画素列X間において、半
画素間隔分(0,5ピツチ分)列方向に延在するように
構成されている。 その結果、第7図に示すように、前段の画素列Xの所定
色フィルタが形成された画素(例えば、画素列X3の赤
色フィルタRが形成された画素)と次段の画素列Xの同
一色フィルタが形成された画素(例えば、画素列X4の
赤色フィルタRが形成された画素)とが1.5画素間隔
(1,5ピツチ)離隔され、また、RGBのカラーフィ
ルタFILは三角形配置となる。カラーフィルタFIL
のRGBの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線DLは、各画素列X間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線D
Lの引き回しをなくしその占有面積を低減することがで
き、又映像信号線DLの迂回をなくし多層配線構造を廃
止することができる。 く表示パネル全体等価回路〉 この液晶表示部装置の等価回路を第8図に示す。 XiG、Xi+IG、・・・は、緑色フィルタGが形成
される画素に接続された映像信号線DLである。 XiB、Xi+IB、・・・は、青色フィルタBが形成
される画素に接続された映像信号線DLである。 Xi+IR,Xi+2R,−−−4’;!、赤色フィル
タRが形成される画素に接続された映像信号線DLであ
る。これらの映像信号線DLは、映像信号駆動回路で選
択される。Yiは第3図及び第7図に示す画素列x1を
選択する走査信号線GLである。 同様に、Yi+1.Yi+2.・・・の夫々は、画素列
X2.X3.・・・の夫々を選択する走査信号線GLで
ある。これらの走査信号線GLは、垂直走査回路に接続
されている。 く付加容量Caddの構造〉 透明画素電極El−E3の夫々は、薄膜トランジスタT
PTと接続される端部と反対側の端部において、隣りの
走査信号線GLと重なるよう、L字状に屈折して形成さ
れている。この重ね合せは、第2C図からも明らかなよ
うに、透明画素電極E1〜E3の夫々を一方の電極PL
2とし、隣りの走査信号線GLを他方の電極PLIとす
る保持容量素子(静電容量素子) Caddを構成する
。この保持容量素子Caddの誘電体膜は、薄膜トラン
ジスタTPTのゲート絶縁膜として使用される絶縁膜G
rと同一層で構成されている。 保持容量Caddは、第4図からも明らかなように、ゲ
ート線GLの1層目g1の幅を広げた部分に形成されて
いる。なお、ドレイン線DLと交差する部分の層glは
ドレイン線との短絡の確率を小さくするため細くされて
いる。 保持容量素子Caddを構成するために重ね合わされる
透明画素電極E1〜E3の夫々と容量電極線(gl)と
の間の一部には、前記ソース電極SDIと同様に、段差
形状を乗り越える際に透明画素電極ITOIが断線しな
いように、第1導電膜d1及び第2導電膜d2で構成さ
れた島領域が設けられている。この島領域は、透明画素
電極ITOIの面積(開口率)を低下しないように、で
きる限り小さく構成する。 (付加容量Caddの等価回路とその動作〉第1B図に
示される画素の等価回路を第9図に示す。第9図におい
て、Cgsは薄膜トランジスタTPTのゲート電極GT
及びソース電極SDI間に形成される寄生容量である。 寄生容量Cgsの誘電体膜は絶縁膜GIである。Cpi
xは透明画素電極ITOI(PIX)及び共通透明画素
電極ITO2(COM)間で形成される液晶容量である
。 液晶容量Cpixの誘電体膜は液晶LC1保護膜PSV
I及び配向膜0RII、○RI2である。 Vlcは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングす
るとき、中点電位(画素電極電位)Vlcに対するゲー
ト電位変化ΔVgの影響を低減するように働く。この様
子を式で表すと ΔV lc = ((Cgs/ (Cgs+Cadd+
Cpix)) xΔVgとなる。ここでΔVlcはΔV
gによる中点電位の変化分を表わす。この変化分ΔVi
eは液晶に加わる直流成分の原因となるが、保持容量C
addを大きくすればする程その値を小さくすることが
できる。 また、保持容jiicaddは放電時間を長くする作用
もあり、TPTがオフした後の映像情報を長く蓄積する
。液晶LCに印加される直流成分の低減は、液晶LCの
寿命を向上し、液晶表示画面の切り替え時に前の画像が
残る所謂焼き付きを低減することができる。 前述したように、ゲート電極GTは半導体層ASを完全
に覆うよう大きくされている分、ソース・ドレイン電極
SDI、SD2とのオーバラップ面積が増え、従って寄
生容量Cgsが大きくなり中点電位Vlcはゲート(走
査)信号Vgの影響を受は易くなるという逆効果が生じ
る。しかし、保持容量Caddを設けることによりこの
デメリットも解消することができる。 前記保持容量素子Caddの保持容量は、画素の書込特
性から、液晶容量Cpixに対して4〜8倍(4・Cp
ix<Cadd<8・cpix)、重ね合せ容量Cgs
に対して8〜32倍(8・Cgs< Cadd<32・
Cgs)程度の値に設定する。 (付加容量Cadd電極線の結線方法〉容量電極線とし
てのみ使用される最終段の走査信号線GL(又は初段の
走査信号線GL)は、第8図に示すように、共通透明画
素電極(Vcom )IrO2に接続する。共通透明画
素電極ITO2は、第2B図に示すように、液晶表示装
置の周縁部において銀ペースト材SILによって外部引
出配線に接続されている。しかも、この外部引出配線の
一部の導電層(gl及びg2)は走査信号線GLと同一
製造工程で構成されている。この結果、最終段の容量電
極線GLは、共通透明画素電極ITO2に簡単に接続す
ることができる。 又は、第8図の点線で示すように、最終段(初段)の容
量電極線GLを初段(最終段)の走査信号線GLに接続
しても良い。なお、この接続は液晶表示部内の内部配線
或は外部引出配線によって行うことができる。 (付加容量Cadd走査信号による直流分相殺〉本液晶
表示装置は、先に本願出願人によって出願された特願昭
62−95125号に記載される直流相殺方式(DCキ
ャンセル方式)に基づき、第1O図(タイムチャート)
に示すように、走査信号線DLの駆動電圧を制御するこ
とによってさらに液晶LCに加わる直流成分を低減する
ことができる。第10図において、Viは任意の走査信
号線GLの駆動電圧、Vi+1はその次段の走査信号線
GLの駆動電圧である。veeは走査信号線GLに印加
されるロウレベルの駆動電圧Vdm1n 、 Vd d
は映像信号線DLに印加されるハイレベルの駆動電圧V
dmaxである。各時刻し=1.〜し4における中点電
位Vie(第9図参照)の電圧変化分△V1〜△V4は
次のようになる。 1=1.:ΔV、=−(Cgs/C)・V2H=5:△
V、=+(Cgs/C)・(V 1 +V 2)−(C
add/C)・■2 t=5:ΔV、=−(Cgs/C)−V 1 +(Ca
dd/C)・(V1+V2) 1 = 14:△V4=−(Cadd/C)−V 1だ
だし、画素の合計の容量: C= Cgs+ Cpix
+Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば(下記
【注]参照)、液晶LCに加わる直流電圧
は、 ΔV、+ΔV、=(Cadd−V2−Cgs−Vl)/
Cとなるので、Cadd−V2=CgS−vlとすると
、液晶LCに加わる直流電圧は0になる。 【注】時刻t1、t、で走査線Viの変化分が中点電位
Vlcに影響を及ぼすが、し3〜し、の期間に中点電位
■lCは信号線Xiを通じて映像信号電位と同じ電位に
される(映像信号の十分な書き込み)。 液晶にかかる電位はTPTがオフした直後の電位でほぼ
決定される(TPTオフ期間がオン期間より圧倒的に長
い)。従って、液晶にかかる直流分の計算は、期間t1
〜t、はほぼ無視でき、TPTがオフ直後の電位、即ち
時刻し1、t、における過渡時の影響を考えれば良い。 なお、映像信号Viはフレーム毎、或はライン毎に極性
が反転し、映像信号そのものによる直流分は零とされて
いる。 つまり、直流相殺方式は、重ね合せ容量Cgsによる中
点電位Vlcの引き込みによる低下分を、保持容量素子
Cadd及び次段の走査信号線GL(容量電極線)に印
加される駆動電圧によって押し上げ、液晶LCに加わる
直流成分を極めて小さくすることができる。この結果、
液晶表示装置は液晶LCの寿命を向上することができる
。勿論、遮光効果を上げるためにゲートGTを大きくし
た場合、それに伴って保持容量Caddの値を大きくす
れば良い。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本実施例では、有機着色遮光膜OC8を配向膜
0RII上に設けたが、TPTの保護膜psvl上や、
TFT上に直接設けてもよい。 また、本実施例ではゲート電極形成→ゲート絶縁膜形成
−半導体層形成→ソース・ドレイン電極形成の逆スタガ
構造を示したが、上下関係又は作る順番がそれと逆のス
タガ構造でも本発明は有効である。 [発明の効果] 以上説明したように、本発明によれば、光リークとなる
光の侵入を完全に防止し、かつ薄膜トランジスタを保護
する効果がある。また、対向基板に遮光膜を形成する必
要がなくなるので、画素の開口率が向上できる。
は、 ΔV、+ΔV、=(Cadd−V2−Cgs−Vl)/
Cとなるので、Cadd−V2=CgS−vlとすると
、液晶LCに加わる直流電圧は0になる。 【注】時刻t1、t、で走査線Viの変化分が中点電位
Vlcに影響を及ぼすが、し3〜し、の期間に中点電位
■lCは信号線Xiを通じて映像信号電位と同じ電位に
される(映像信号の十分な書き込み)。 液晶にかかる電位はTPTがオフした直後の電位でほぼ
決定される(TPTオフ期間がオン期間より圧倒的に長
い)。従って、液晶にかかる直流分の計算は、期間t1
〜t、はほぼ無視でき、TPTがオフ直後の電位、即ち
時刻し1、t、における過渡時の影響を考えれば良い。 なお、映像信号Viはフレーム毎、或はライン毎に極性
が反転し、映像信号そのものによる直流分は零とされて
いる。 つまり、直流相殺方式は、重ね合せ容量Cgsによる中
点電位Vlcの引き込みによる低下分を、保持容量素子
Cadd及び次段の走査信号線GL(容量電極線)に印
加される駆動電圧によって押し上げ、液晶LCに加わる
直流成分を極めて小さくすることができる。この結果、
液晶表示装置は液晶LCの寿命を向上することができる
。勿論、遮光効果を上げるためにゲートGTを大きくし
た場合、それに伴って保持容量Caddの値を大きくす
れば良い。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本実施例では、有機着色遮光膜OC8を配向膜
0RII上に設けたが、TPTの保護膜psvl上や、
TFT上に直接設けてもよい。 また、本実施例ではゲート電極形成→ゲート絶縁膜形成
−半導体層形成→ソース・ドレイン電極形成の逆スタガ
構造を示したが、上下関係又は作る順番がそれと逆のス
タガ構造でも本発明は有効である。 [発明の効果] 以上説明したように、本発明によれば、光リークとなる
光の侵入を完全に防止し、かつ薄膜トランジスタを保護
する効果がある。また、対向基板に遮光膜を形成する必
要がなくなるので、画素の開口率が向上できる。
第1A図は、本発明の実施例Iであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の要部
断面図(第1B図のnB−I[B切断線で切った部分と
シール部周辺部の断面図)、第1B図は、液晶表示部の
一画素を示す要部平面図、 第2図は、第1B図のnc−nc切断線における断面図
、 第3図は、前記第1B図に示す画素を複数配置した液晶
表示部の要部平面図、 第4図乃至第6図は、前記第1B図に示す画素の所定の
層のみを描いた平面図、 第7図は、前記第3図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第8図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第9図は、第1
B図に記載される画素の等価回路図、 第10図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャートである。
リックス方式のカラー液晶表示装置の液晶表示部の要部
断面図(第1B図のnB−I[B切断線で切った部分と
シール部周辺部の断面図)、第1B図は、液晶表示部の
一画素を示す要部平面図、 第2図は、第1B図のnc−nc切断線における断面図
、 第3図は、前記第1B図に示す画素を複数配置した液晶
表示部の要部平面図、 第4図乃至第6図は、前記第1B図に示す画素の所定の
層のみを描いた平面図、 第7図は、前記第3図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第8図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第9図は、第1
B図に記載される画素の等価回路図、 第10図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャートである。
Claims (1)
- 1、表示要素単位となる複数の透明画素電極と薄膜トラ
ンジスタアレイとを設けた第1の透明基板と、共通透明
画素電極を設けた第2の透明基板とを液晶を間に介して
重ね合わせて成る液晶表示装置において、有機着色膜か
ら成る遮光膜を上記薄膜トランジスタの全体を覆うよう
に設けたことを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019053A JPH03225323A (ja) | 1990-01-31 | 1990-01-31 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019053A JPH03225323A (ja) | 1990-01-31 | 1990-01-31 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03225323A true JPH03225323A (ja) | 1991-10-04 |
Family
ID=11988688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019053A Pending JPH03225323A (ja) | 1990-01-31 | 1990-01-31 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03225323A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0534674A (ja) * | 1991-07-29 | 1993-02-12 | Sanyo Electric Co Ltd | 液晶プロジエクタ |
JPH10186408A (ja) * | 1996-11-26 | 1998-07-14 | Samsung Electron Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法並びに液晶表示装置 |
US6940566B1 (en) | 1996-11-26 | 2005-09-06 | Samsung Electronics Co., Ltd. | Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions |
-
1990
- 1990-01-31 JP JP2019053A patent/JPH03225323A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0534674A (ja) * | 1991-07-29 | 1993-02-12 | Sanyo Electric Co Ltd | 液晶プロジエクタ |
JPH10186408A (ja) * | 1996-11-26 | 1998-07-14 | Samsung Electron Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法並びに液晶表示装置 |
US6862050B2 (en) | 1996-11-26 | 2005-03-01 | Samsung Electronics Co., Ltd. | Liquid crystal displays using organic insulating material for a gate insulating layer and/or having photolithographic formed spacers |
US6940566B1 (en) | 1996-11-26 | 2005-09-06 | Samsung Electronics Co., Ltd. | Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions |
US7973905B2 (en) | 1996-11-26 | 2011-07-05 | Samsung Electronics Co., Ltd. | Liquid crystal displays using organic insulating material and manufacturing methods thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940004322B1 (ko) | 액정표시장치 및 그 제조방법 | |
JPH0359522A (ja) | 液晶表示装置 | |
JPH0356942A (ja) | 液晶表示装置 | |
JP2784027B2 (ja) | 液晶表示装置 | |
JPH03225323A (ja) | 液晶表示装置 | |
JP2741886B2 (ja) | 液晶表示装置 | |
JPH02234127A (ja) | 液晶表示装置 | |
JP2803677B2 (ja) | 液晶表示装置 | |
JPH04195022A (ja) | 液晶表示装置 | |
JP3481510B2 (ja) | アクティブマトリクス型液晶表示装置 | |
JP2938521B2 (ja) | 液晶表示装置 | |
JPH02245738A (ja) | 液晶表示装置 | |
JP2002341330A (ja) | 液晶表示装置及び液晶表示装置の製造方法 | |
JPH03249624A (ja) | 液晶表示装置の製造方法 | |
JPH02245736A (ja) | 液晶表示装置およびその製造方法 | |
JPH03209223A (ja) | 液晶表示装置 | |
JPH0359531A (ja) | 液晶表示装置 | |
JPH04195024A (ja) | 液晶表示装置 | |
JPH02244122A (ja) | 液晶表示装置 | |
JPH0359543A (ja) | カラー液晶表示装置の製造方法 | |
JPH02240632A (ja) | カラー液晶表示装置 | |
JPH03269521A (ja) | 液晶表示装置 | |
JPH0351819A (ja) | 液晶表示装置 | |
JPH02242232A (ja) | 液晶表示装置 | |
JPH0359518A (ja) | 表示装置 |