JPH03225323A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、薄膜トランジスタ（ＴＰＴ）を使用したアク
ティブ・マトリクス方式の液晶表示装置に係り、特に、
薄膜トランジスタの遮光膜の構造に関する。 ［従来の技術］ アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極の各々に対応して非
線形素子（スイッチング素子）を設けたものである。各
画素における液晶は理論的には常時駆動（デユーティ比
１．０）されているので、時分割駆動方式を採用してい
る、いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く、特にカラーでは欠かせない技
術となりつつある。スイッチング素子として代表的なも
のとしては薄膜トランジスタがある。 液晶表示部（液晶表示パネル）は、液晶層を基準に下部
透明ガラス基板上に薄膜トランジスタおよび透明画素電
極、薄膜トランジスタの保護膜、液晶分子の向きを設定
するための配向膜が順次設けられた下部基板と、上部透
明ガラス基板上にカラーフィルタ、カラーフィルタの保
護膜、共通透明画素電極、配向膜が順次設けられた上部
基板とを、球状または円柱状の多数のスペーサ材を介し
て互いの配向膜が向き合うように重ね合わせ、両基板の
各配向膜の間に液晶を封入し、基板周囲に配置されたシ
ール材によって液晶が封止される。 なお、上部基板側あるいは下部基板側にはバックライト
が配置される。 薄膜トランジスタのチャネル形成領域となる半導体層に
外部からの自然光やバックライト光が当ると、光照射に
よる導電現象すなわち薄膜トランジスタのオフ特性の劣
化が起こる。この半導体層に光が侵入するのを防止する
ために遮光膜を設ける。従来は、下部透明ガラス基板側
からの光を遮光するために、下部透明ガラス基板上にＣ
ｒ等がら成るゲート電極を大きめに設けて遮光膜として
の機能も兼ねさせ、かつ上部透明ガラス基板側からの光
を遮光するために、上部透明ガラス基板上のカラーフィ
ルタ間にＣｒ等から成る遮光膜（ブラックマトリクス）
を設けていた。これらにより自然光やバックライト光が
半導体層に当たるのを防止でき、かつ画素の輪郭が明確
になるので、液晶表示のコントラストを向上させること
ができる。 また、遮光膜として有機着色膜を設けることが、特開昭
５６−１４０３２号公報、特開昭５７−７６８８２号公
報、特開昭５９−１３３５２６号公報、特開昭５９−１
７２６２７号公報に記載されている。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス液晶表示装置は、例えば「冗長構成を採用した１２
．５型アクテイブ・マトリクス方式カラー液晶デイスプ
レィ」、日経エレクトロニクス、１９３〜２１０頁、１
９８６年１２月１５日、日経マグロウヒル社発行、で知
られている。 〔発明が解決しようとする課題〕 上記従来技術においては、スペーサ材による薄膜トラン
ジスタの物理的破壊からの保護の点について配慮されて
いなかった。すなわち、両基板間の間隔を規定するため
のスペーサ材を基板上に多数まき散らして設けるので、
スペーサ材を設ける場所は制御できない。従って、両基
板を組み合わせたとき、スペーサ材により薄膜トランジ
スタが物理的に破壊してしまう問題がある。また、従来
の薄膜トランジスタ基板の対向基板上に上記ブラックマ
トリクスを設けた装置では、光の回折現象を考慮して、
ブラックマトリクスの面積を広くしなければならず、画
素の開口率が低下する問題がある。 本発明の目的は、薄膜トランジスタを保護し、かつ開口
率も向上できる遮光膜を提供することにある。 ［課順を解決するための手段］ 上記目的を達成するために、本発明は、有機着色膜を使
用して薄膜トランジスタ全体を覆う構造にした。すなわ
ち、薄膜トランジスタ全体を覆うように、パターニング
可能な有機着色膜を形成する。着色は光の侵入が防止で
きれば何色でもよく、膜厚も基板間ギャップ以下で、薄
膜トランジスタの破壊が防止可能ならいくらでもよい。 ［作用］ 着色した有機膜により遮光でき、また有機膜の弾性によ
り薄膜トランジスタの破壊を防止できる。 さらに有機着色膜のみで遮光が十分行われるので、薄膜
トランジスタを設けた基板と対向する基板のブラックマ
トリクスを小さく設けることができ、あるいは設けなく
ても済み、画素の開口率を向上できる。 ［実施例］ 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第１Ａ図は、本発明の実施例Ｉであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の要部
断面図（第１Ｂ図のＪＩＢ−ＪＩＢ切断線で切った部分
とシール部周辺部の断面図）、第１Ｂ図は、液晶表示部
の一画素を示す要部平面図、第２図は、第１Ｂ図のｎｃ
−ｎｃ切断線における断面図である。また、第３図（要
部平面図）には、第１Ｂ図に示す画素を複数配置したと
きの平面図を示す。 （パネル断面全体構造〉 第１Ａ図に示すように、液晶層ＬＣを基準に下部透明ガ
ラス基板ＳＵＢ　ｌ側には薄膜トランジスタＴＰＴ及び
透明画素電極ＩＴＯＩが形成され、上部透明ガラス基板
５ＵＢＺ側には、カラーフィルタＦＩＬ、遮光用ブラッ
クマトリクスパターンＢＭが形成されている。下部透明
ガラス基板ＳＵＢ　ｌ側は、例えば、１．１　［＋ｎｍ
］程度の厚さで構成されている。 第１Ａ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板ＳＵＢ　１及び５ＵＢ２の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板ＳＵＢ　１及び５ＵＢ２の右
側縁部分で外部引出配線の存在しない部分の断面を示し
ている。 第１Ａ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構成されており、液晶封入口（
図示していない）を除く透明ガラス基板ＳＵＢ　１及び
５ＵＢ２の縁周囲全体に沿って形成されている。シール
材ＳＬは、例えば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＯＢ２側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板ＳＵＢ　ｌ側に形
成された外部引出配線に接続されている。この外部引出
配線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２の夫々と同一製造工程で形成される
。 配向膜０ＲＩＩ及び０ＲＩ２、透明画素電極ＩＴＯＩ、
共通透明画素電極ＩＴ○２、保護膜ＰＳＶＩ及びＰＳＶ
２、絶縁膜ＧＩ（７）夫々ノ層は、シール材ＳＬの内側
に形成される。偏光板ＰＯＬは、下部透明ガラス基板Ｓ
ＵＢ　１、上部透明ガラス基板５ＵＢ２の夫々の外側の
表面に形成されている。 液晶ＬＣは、液晶分子の向きを設定する下部配向膜０Ｒ
ＩＩ及び上部配向膜０ＲＩ２の間に封入され、シール部
ＳＬよってシールされている。 下部配向膜０ＲＩＩは、下部透明ガラス基板ＳＵＢ　ｌ
側の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩＴＯ２及び上部配向
膜○ＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板ＳＵＢ　ｌ側
、上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形
成し、その後、上下透明ガラス基板ＳＵＢ　１及び５Ｕ
Ｂ２を重ね合せ、両者間に液晶ＬＣを封入することによ
って組み立てられる。 両基板ＳＵＢ　１および５ＵＢ２間の間隔を規定するた
めに小さな球状のスペーサ材ＳＰが側基板間に多数分散
して設けられている。 （遮光膜〉 有機着色膜から成る遮光膜ＯＣ８が第１Ａ図の断面図と
第１Ｂ図の平面図に示すように、各薄膜トランジスタＴ
ＰＴの全体を覆うように設けられている。その膜厚はセ
ルギャップ以下であればよく、２μｍ程度が適当である
。材料は■パターニングが可能で、■光遮断効果が十分
で、■対溶剤性にすぐれたものが望ましく、例えば顔料
内添型エポキシ樹脂、光硬化型可染性アクリル樹脂（染
色が必要）、顔料内添型光硬化型アクリル樹脂などが挙
げられる。 次に、有機着色遮光膜ＯＣ８の形成プロセスについて説
明する。 実施例　１　顔料内添型エポキシ樹脂の場合薄膜トラン
ジスタＴＰＴ形成後の基板ＳＵＢ　１表面に、顔料内添
型エポキシ樹脂をスピンコードまたはロールコートなど
の薄膜形成技術で塗布し、硬化させる。硬化方法は木材
料が光硬化型であれば紫外線で、熱硬化型ならば熱で硬
化させる。次に、フォトレジストを使用してパターニン
グを行い、ドライエツチングすることによりフォトレジ
ストが残っている部分以外をエツチングする。最後にフ
ォトレジストを剥離することによりプロセスが完了する
。 実施例　２　光硬化型可染性アクリル樹脂の場ム 薄膜トランジスタＴＰＴ形成後の基板ＳＵＢ　ｉ上にス
ピンコードやロールコートなどの薄膜塗布技術で光硬化
型可染性アクリル樹脂を塗布し、露光、現像でパターニ
ングを行う。次に、パターニングされた基板を染色、染
料固定処理することによりプロセスが完了する。 実施例　３　顔料内添型光硬化型アクリル樹脂の場合 薄膜トランジスタＴＰＴ形成後の基板Ｓ、ＵＢＩ上にス
ピンコードやロールコートなどの薄膜塗布技術で顔料内
添型光硬化型アクリル樹脂を塗布し、露光、現像により
パターニングして熱硬化することによりプロセスが完了
する。 薄膜トランジスタＴＰＴ全体を覆う有機着色遮光膜ＯＣ
８により、チャネル形成領域となる半導体層ＡＳに対し
て最小面積で十分遮光が行われ、また有機着色遮光膜Ｏ
Ｃ８は弾性を持つのでスペーサ材ＳＰが薄膜トランジス
タＴＦＴ上に位置しても側基板組合せ時の薄膜トランジ
スタＴＰＴの破壊を防止できる。さらに有機着色遮光膜
ＯＣ８のみで遮光が十分行われるので、５ＵＢ２上に形
成されたブラックマトリクスＢＭを小さく設けることが
でき、画素の開口率を向上できる。なお、有機着色遮光
膜ＯＣ８の遮光効果は十分なので、ブラックマトリクス
ＢＭを設けなくてもよい。 有機着色遮光膜○Ｃ８の色は光の侵入が防止できれば何
色でもよいが、黒色が望ましい。 く画素配置） 第１Ｂ図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線又は垂直信号線）
ＤＬとの交差領域内（４本の信号線で囲まれた領域内）
に配置されている。各画素は薄膜トランジスタＴＰＴ、
画素電極ＩＴＯＩ及び付加容量Ｃａｄｄを含む。走査信
号線ＧＬは、列方向に延在し、行方向に複数本配置され
ている。映像信号線ＤＬは、行方向に延在し、列方向に
複数本配置されている。 く薄膜トランジスタＴＰＴ） 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２及びＴＦＴ３で構成さ
れている。薄膜トランジスタＴＰＴＩ〜ＴＦ　Ｔ　３の
夫々は、実質的に同一サイズ（チャンネル長と幅が同じ
）で構成されて、いる。 この分割された薄膜トランジスタＴＰＴ　１〜ＴＦＴ３
の夫々は、主に、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、
ｉ型（真性、１ｎｔｒｉｎｓｉｃ、導電型決定不純物が
ドープされていない）非晶質Ｓｉ半導体層ＡＳ、一対の
ソース電極ＳＤＩ及びドレイン電極ＳＤ２で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、本表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい。しかし以下の説明でも、便宜上一
方をソース、他方をドレインと固定して表現する。 くゲート電極ＧＴ＞ ゲート電極ＧＴは、第４図（第１Ｂ図の層ｇ１、ｇ２及
びＡＳのみを描いた平面図）に詳細に示すように、走査
信号線ＧＬから垂直方向（第１Ｂ図及び第４図において
上方向）に突出する形状で構成されている（丁字形状に
分岐されている）。ゲート電極ＧＴは、薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３の夫々の形成領域まで突出するよ
うに構成されている。薄膜トランジスタＴＰＴ　１〜Ｔ
ＦＴ３の夫々のゲート電極ＧＴは、一体に（共通ゲート
電極として）構成されており、走査信号線ＧＬに連続し
て形成されている。ゲート電極ＧＴは、薄膜トランジス
タＴＰＴの形成領域において大きい段差を作らないよう
に、単層の第１導電膜ｇ１で構成する。第１導電膜ｇｌ
は、例えばスパッタで形成されたクロム（Ｃｒ）膜を用
い、１０００［Ａ］程度の膜厚で形成する。 このゲート電極ＧＴは、第１Ａ図、第１Ｂ図及び第４図
に示されているように、半導体層ＡＳを完全に覆うよう
（下方からみて）それより太き目に形成される。従って
、基板ＳＵＢ　１の下方に蛍光灯等のバックライトＢＬ
を取付けた場合、この不透明のＣｒゲート電極ＧＴが影
となって、半導体層ＡＳにはバックライト光が当たらず
、光照射による導電現象すなわちＴＰＴのオフ特性劣化
は起きにくくなる。なお、ゲート電極ＧＴの本来の大き
さは、ソース・ドレイン電極ＳＤＩとＳＤ２間をまたが
るに最低限必要な（ゲート電極とソース・ドレイン電極
の位置合わせ余裕分も含めて）幅を持ち、チャンネル幅
Ｗを決めるその奥行き長さはソース・ドレイン電極間の
距離（チャンネル長）Ｌとの比、即ち相互コンダクタン
スｇｍを決定するファクタＷ／Ｌをいくつにするかによ
って決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲート及び遮光の機能面がらだけで考
えれば、ゲート電極及びその配線ＧＬは単一の層で一体
に形成しても良く、この場合不透明導電材料としてＳｌ
を含有させたＡｌ、純ＡＩ、及びＰｄを含有させたＡ１
等を選ぶことができる。 （走査信号線ＧＬ＞ 前記走査信号線ＧＬは、第１導電膜ｇ１及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構成されて
いる。この走査信号線ＧＬの第１導電膜ｇｌは、前記ゲ
ート電極ＧＴの第１導電膜ｇｌと同一製造工程で形成さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形成されたアルミニウム（ＡＱ）膜を
用い、２０００〜４０００［人］程度の膜厚で形成する
。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し
、信号伝達速度の高速化（画素の情報の書込特性向上）
を図ることができるように構成されている。 また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さ、く構成している。 すなわち、走査信号線ＧＬは、その側壁の段差形状がゆ
るやかになっている。 （ゲート絶縁膜ＧＩ） 絶縁膜ＧＩは、薄膜トランジスタＴＰＴｌ〜ＴＦＴ３の
夫々のゲート絶縁膜として使用される。 絶縁膜Ｇｌは、ゲート電極ＧＴ及び走査信号線ＧＬの上
層に形成されている。絶縁膜Ｇｌは、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［人］
程度の膜厚で形成する。 〈半導体層ＡＳ＞ ｌ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴ　１〜ＴＦＴ３の夫々の
チャネル形成領域として使用される。１型半導体層ＡＳ
は、アモーファスシリコン膜又は多結晶シリコン膜で形
成し、約１８００［人コ程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ、ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のＰ
をドープしたＮ１層ｄ。 （第１Ａ図）も同様に連続して約４００［人コの厚さに
形成される。しかる後下側基板ＳＵＢ　ｉはＣＶＤ装置
から外に取り出され、写真処理技術により、Ｎ＋層ｄｏ
及び１層ＡＳは 第１Ａ図、第１Ｂ図及び第４図に示すように独立した島
にパターニングされる。 ｌ型半導体層ＡＳは、第１Ｂ図及び第４図に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬとの交差部（
グロスオーバ部）の両者間にも設けられている。この交
差部１型半導体層ＡＳは、交差部における走査信号線Ｇ
Ｌと映像信号線ＤＬとの短絡を低減するように構成され
ている。 （ソース・ドレイン電極５Ｄ１１５Ｄ２）複数に分割さ
れた薄膜トランジスタＴ’ＦＴＩ〜ＴＦＴ３の夫々のソ
ース電極ＳＤＩとドレイン電極ＳＤ２とは、第１Ａ図、
第１Ｂ図及び第５図（第１Ｂ図の層ｄ１〜ｄ３のみを描
いた平面図）で詳細に示すように、半導体層ＡＳ上に夫
々離隔して設けられている。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、Ｎ＋
型半導体層ｄｏに接触する下層側から、第１導電膜ｄｉ
、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせて
構成されている。ソース電極ＳＤＩの第１導電膜ｄ１、
第２導電膜ｄ２及び第３導電膜ｄ３は、ドレイン電極Ｓ
Ｄ２の夫々と同一製造工程で形成される。 第１導電膜ｄｉは、スパッタで形成したクロム膜を用い
、５００〜１ｏｏｏ［Ａｌの膜厚（本実施例では、６０
０［人コ程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、２０００［
人コ程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ”型半導体層ｄｏとの接触が、良好であ
る。クロム膜は、後述する第２導電膜ｄ２のアルミニウ
ムがＮ＋型半導体層ｄｏに拡散することを防止する、所
謂バリア層を構成する。第１導電膜ｄ１としては、クロ
ム膜の他に、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、
高融点金属シリサイド（ＭｏＳｉ、、ＴｉＳｉ、、Ｔａ
Ｓｉ、、ＷＳｉ、）膜で形成してもよい。 第１導電膜ｄｉを写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄｉをマスクとして
Ｎ＋層ｄｏが除去される。つまり、ｉ　ｉｉ　Ａ　Ｓ上
に残っていたＮ＋層ｄｏは第１導電膜ｄｉ以外の部分が
セルファラインで除去される。 このとき、Ｎ“層ｄｏはその厚さ分は全て除去されるよ
うエッチされるので１層ＡＳも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［Ａ］の膜厚（本実施例では
、３０００［入］程度の膜厚）に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減するよ
うに構成されている。 第２導電膜ｄ２としては、アルミニウム膜の他に、シリ
コン（Ｓｉ）や銅（Ｃｕ）を添加物として含有させたア
ルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｉｕｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　　Ｉ　Ｔｏ：ネサ膜）から成り、１
０００〜２０００［Ａコの膜厚（本実施例では、１２０
０［Ａコ程度の膜厚）で形成される。この第３導電膜ｄ
３は、ソース電極ＳＤＩ、ドレイン電ｍ５Ｄ２及び映像
信号線ＤＬを構成すると共に、透明画素電極ＩＴＯＩを
構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄｉ、ドレイン電ｔｉｓ
Ｄ２の第１導電膜ｄｌの夫々は、上層の第２導電膜ｄ２
及び第３導電膜ｄ３に比べて内側に（チャンネル領域内
に）大きく入り込んでいる。 つまり、これらの部分における第１導電膜ｄ１は、層ｄ
２、ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート
長りを規定できるように構成されている。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている。ソース電極ＳＤＩは、ｉ型半導
体層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ′″層
ｄｏの膜厚及びｌ型半導体層ＡＳの膜厚とを加算した膜
厚に相当する段差）に沿って構成されている。具体的に
は、ソース電極ＳＤＩは、１型半導体層ＡＳの段差形状
に沿って形成された第１導電膜ｄ１と、この第１導電膜
ｄ１の上部にそれに比べて透明画素電極ＩＴＯ１と接続
される側を小さいサイズで形成した第２導電膜ｄ２と、
この第２導電膜から露出する第１導電膜ｄ１に接続され
た第３導電膜ｄ３とで構成されている。ソース電極ＳＤ
Ｉの第２導電膜ｄ２は、第１導電膜ｄｉのクロム膜がス
トレスの増大から厚く形成できず、ｌ型半導体層ＡＳの
段差形状を乗り越えられないので、このｉ型半導体層Ａ
Ｓを乗り越えるために構成されている。つまり、第２導
電膜ｄ２は、厚く形成することでステップカバレッジを
向上している。第２導電膜ｄ２は、厚く形成できるので
、ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映
像信号線ＤＬについても同様）の低減に大きく寄与して
いる。第３導電膜ｄ３は、第２導電膜ｄ２のｉ型半導体
層ＡＳに起因する段差形状を乗り越えることができない
ので、第２導電膜ｄ２のサイズを小さくすることで露出
する第１導電膜ｄ１に接続するように構成されている。 第１導電膜ｄｌと第３導電膜ｄ３とは、接着性が良好で
あるばかりか、両者間の接続部の段差形状が小さいので
、確実に接続することができる。 く画素電極ＩＴＯＩ＞ 前記透明画素電極ＩＴＯＩは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ＩＴＯＩは、画素の複数に分割された薄膜トランジ
スタＴＰＴ　１〜ＴＦＴ３の夫々に対応して３つの透明
画素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３に分割
されている。透明画素電極Ｅｌ−Ｅ３は、各々、薄膜ト
ランジスタＴＰＴのソース電極ＳＤＩに接続されている
。 透明画素電極Ｅｌ−Ｅ３の夫々は、実質的に同面積とな
るようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々に複数に分割した透明画素電極Ｅ１〜Ｅ３の夫々を
接続することにより、分割された一部分（例えば、ＴＦ
Ｔ　１）が点欠陥になっても、画素全体でみれば点欠陥
でなくなる（ＴＦＴ２及びＴＦＴ３が欠陥でない）ので
、点欠陥の確率を低減することができ、また欠陥を見に
くくすることができる。 また、前記画素の分割された透明画素電極Ｅ１〜Ｅ３の
夫々を実質的に同一面積で構成することにより、透明画
素電極Ｅｌ−Ｅ３の夫々と共通透明画素電極ＩＴＯ２と
で構成される夫々の液晶容量（Ｃｐｉｘ　）を均一にす
ることができる。 （保護膜ＰＳＶＩ） 薄膜トランジスタＴＰＴ及び透明画素電極ＩＴＯＩ上に
は、保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶＩ
は、主に、薄膜トランジスタＴＰＴを湿気等から保護す
るために形成されており、透明性が高くしがも耐湿性の
良いものを使用する。保護膜ＰＳＶＩは、例えば、プラ
ズマＣＶＤで形成した酸化珪素膜や窒化珪素膜で形成さ
れており、８０００［人コ程度の膜厚で形成する。 く遮光膜ＢＭ） 上部基板５ＵＢ２側には、外部光（第１Ａ図では上方か
らの光）がチャネル形成領域として使用される１型半導
体層ＡＳに入射されないように、遮蔽膜ＢＭが設けられ
、第６図のハツチングに示すようなパターンとされてい
る。なお、第６図は第１Ｂ図におけるＩＴ○膜層ｄ３、
フィルタ層ＦＩＬ及び遮光膜ＢＭのみを描いた平面図で
ある。 遮光膜ＢＭは、光に対する遮蔽性が高い、例えば、アル
ミニウム膜やクロム膜等で形成されており、本実施例で
は、クロム膜がスパッタリングで１３００［人］程度の
膜厚に形成される。 従って、ＴＰＴＩ〜３の共通半導体層ＡＳは上下にある
遮光膜ＢＭ及び太き目のゲート電極ＧＴによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜ＢＭは第６図のハツチング
部分で示すように、画素の周囲に形成され、つまり遮光
膜ＢＭは格子状に形成され（ブラックマトリクス）、こ
の格子で１画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜ＢＭによってはっきりとしコ
ントラストが向上する。つまり遮光膜ＢＭは、半導体層
ＡＳに対する遮光とブラックマトリクスとの２つの機能
をもつ。なお、有機着色遮光膜ＯＣ８のみで遮光が十分
性われるので、ブラックマトリクスＢＭを小さく設ける
ことができ、画素の開口率を向上できる。 なお、バックライトを５ＵＢ２側に取り付け、５ＵＢＩ
を観察側（外部露出側）とすることもできる。 く共通電極Ｉ　Ｔｏ　２）＞ 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴＯＩに対
向し、液晶の光学的な状態は各画素電極ＩＴＯＩと共通
電極ＩｒＯ２間の電位差（電界）に応答して変化する。 この共通透明画素電極ＩＴＯ２には、コモン電圧Ｖ　ｃ
ａｍが印加されるように構成されている。コモン電圧Ｖ
ＣＯｍは、映像信号線ＤＬに印加されるロウレベルの駆
動電圧Ｖｄｍ１ｎとハイレベルの駆動電圧Ｖｄｍａｘと
の中間電位である。 〈カラーフィルタＦＩＬ） カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎にドツト状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タ層ＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各フィル
ターはそれぞれ、４５″　　１３５°、クロスのハツチ
を施しである）。カラーフィルタＦＩＬは第６図に示す
ように画素電極ＩＴＯＩ　　（Ｅｌ〜Ｅ３）の全てを覆
うように太き目に形成され、遮光膜ＢＭはカラーフィル
タＦＩＬ及び画素電極ＩＴＯＩのエツジ部分と重なるよ
う画素電極ＩＴＯＩの周縁部より内側に形成されている
。 カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 〈画素配列〉 前記液晶表示部の各画素は、第３図及び第７図に示すよ
うに、走査信号線ＧＬが延在する方向と同一列方向に複
数配置され、画素列ＸＩ、Ｘ２゜Ｘ３．Ｘ４．・・・の
夫々を構成している。各画素列Ｘ　１．Ｘ２．Ｘ３．Ｘ
４．・・・の夫々の画素は、薄膜トランジスタＴＦＴｌ
〜ＴＦＴ３及び透明画素電極Ｅ１〜Ｅ３の配置位置を同
一に構成している。つまり、奇数画素列ＸＩ、Ｘ３．・
・・の夫々の画素は、薄膜トランジスタＴＦＴＩ−ＴＦ
Ｔ３の配置位置を右側、透明画素電極Ｅ１〜Ｅ３の配置
位置を左側に構成している。奇数画素列ＸＩ、Ｘ３．・
・・の夫々の行方向の隣りの偶数画素列Ｘ２．Ｘ４．・
・・の夫々の画素は、奇数画素列ＸＩ、Ｘ３．・・・の
夫々の画素を前記映像信号線ＤＬの延在方向を基準にし
て線対称でひっくり返した画素で構成されている。 すなわち、画素列Ｘ２．Ｘ４．・・・の夫々の画素は、
薄膜トランジスタＴＰＴ１〜ＴＰＴ３の配置位置を左側
、透明画素電極Ｅｌ−Ｅ３の配置位置を右側に構成して
いる。そして、画素列Ｘ２．Ｘ４．・・・の夫々の画素
は、画素列ＸＩ、Ｘ３．・・・の夫々の画素に対し、列
方向に半画素間隔移動させて（ずらして）配置されてい
る。つまり、画素列Ｘの、各画素間隔を１．０（１，０
ピツチ）とすると、次段の画素列Ｘは、各画素間隔を１
．０とし、前段の画素列Ｘに対して列方向に０．５画素
間隔（０，５ピツチ）ずれている。各画素間を行方向に
延在する映像信号線ＤＬは、各画素列Ｘ間において、半
画素間隔分（０，５ピツチ分）列方向に延在するように
構成されている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（例えば、画素列Ｘ３の赤
色フィルタＲが形成された画素）と次段の画素列Ｘの同
一色フィルタが形成された画素（例えば、画素列Ｘ４の
赤色フィルタＲが形成された画素）とが１．５画素間隔
（１，５ピツチ）離隔され、また、ＲＧＢのカラーフィ
ルタＦＩＬは三角形配置となる。カラーフィルタＦＩＬ
のＲＧＢの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。 く表示パネル全体等価回路〉 この液晶表示部装置の等価回路を第８図に示す。 ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィルタＧが形成
される画素に接続された映像信号線ＤＬである。 ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，−−−４’；！、赤色フィル
タＲが形成される画素に接続された映像信号線ＤＬであ
る。これらの映像信号線ＤＬは、映像信号駆動回路で選
択される。Ｙｉは第３図及び第７図に示す画素列ｘ１を
選択する走査信号線ＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・の夫々は、画素列
Ｘ２．Ｘ３．・・・の夫々を選択する走査信号線ＧＬで
ある。これらの走査信号線ＧＬは、垂直走査回路に接続
されている。 く付加容量Ｃａｄｄの構造〉 透明画素電極Ｅｌ−Ｅ３の夫々は、薄膜トランジスタＴ
ＰＴと接続される端部と反対側の端部において、隣りの
走査信号線ＧＬと重なるよう、Ｌ字状に屈折して形成さ
れている。この重ね合せは、第２Ｃ図からも明らかなよ
うに、透明画素電極Ｅ１〜Ｅ３の夫々を一方の電極ＰＬ
２とし、隣りの走査信号線ＧＬを他方の電極ＰＬＩとす
る保持容量素子（静電容量素子）　Ｃａｄｄを構成する
。この保持容量素子Ｃａｄｄの誘電体膜は、薄膜トラン
ジスタＴＰＴのゲート絶縁膜として使用される絶縁膜Ｇ
ｒと同一層で構成されている。 保持容量Ｃａｄｄは、第４図からも明らかなように、ゲ
ート線ＧＬの１層目ｇ１の幅を広げた部分に形成されて
いる。なお、ドレイン線ＤＬと交差する部分の層ｇｌは
ドレイン線との短絡の確率を小さくするため細くされて
いる。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
透明画素電極Ｅ１〜Ｅ３の夫々と容量電極線（ｇｌ）と
の間の一部には、前記ソース電極ＳＤＩと同様に、段差
形状を乗り越える際に透明画素電極ＩＴＯＩが断線しな
いように、第１導電膜ｄ１及び第２導電膜ｄ２で構成さ
れた島領域が設けられている。この島領域は、透明画素
電極ＩＴＯＩの面積（開口率）を低下しないように、で
きる限り小さく構成する。 （付加容量Ｃａｄｄの等価回路とその動作〉第１Ｂ図に
示される画素の等価回路を第９図に示す。第９図におい
て、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴ
及びソース電極ＳＤＩ間に形成される寄生容量である。 寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃｐｉ
ｘは透明画素電極ＩＴＯＩ（ＰＩＸ）及び共通透明画素
電極ＩＴＯ２（ＣＯＭ）間で形成される液晶容量である
。 液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜ＰＳＶ
Ｉ及び配向膜０ＲＩＩ、○ＲＩ２である。 Ｖｌｃは中点電位である。 前記保持容量素子Ｃａｄｄは、ＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖｌｃに対するゲー
ト電位変化ΔＶｇの影響を低減するように働く。この様
子を式で表すと ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ｘΔＶｇとなる。ここでΔＶｌｃはΔＶ
ｇによる中点電位の変化分を表わす。この変化分ΔＶｉ
ｅは液晶に加わる直流成分の原因となるが、保持容量Ｃ
ａｄｄを大きくすればする程その値を小さくすることが
できる。 また、保持容ｊｉｉｃａｄｄは放電時間を長くする作用
もあり、ＴＰＴがオフした後の映像情報を長く蓄積する
。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣの
寿命を向上し、液晶表示画面の切り替え時に前の画像が
残る所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、従って寄
生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート（走
査）信号Ｖｇの影響を受は易くなるという逆効果が生じ
る。しかし、保持容量Ｃａｄｄを設けることによりこの
デメリットも解消することができる。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜Ｃａｄｄ＜８・ｃｐｉｘ）、重ね合せ容量Ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ＜３２・
Ｃｇｓ）程度の値に設定する。 （付加容量Ｃａｄｄ電極線の結線方法〉容量電極線とし
てのみ使用される最終段の走査信号線ＧＬ（又は初段の
走査信号線ＧＬ）は、第８図に示すように、共通透明画
素電極（Ｖｃｏｍ　）ＩｒＯ２に接続する。共通透明画
素電極ＩＴＯ２は、第２Ｂ図に示すように、液晶表示装
置の周縁部において銀ペースト材ＳＩＬによって外部引
出配線に接続されている。しかも、この外部引出配線の
一部の導電層（ｇｌ及びｇ２）は走査信号線ＧＬと同一
製造工程で構成されている。この結果、最終段の容量電
極線ＧＬは、共通透明画素電極ＩＴＯ２に簡単に接続す
ることができる。 又は、第８図の点線で示すように、最終段（初段）の容
量電極線ＧＬを初段（最終段）の走査信号線ＧＬに接続
しても良い。なお、この接続は液晶表示部内の内部配線
或は外部引出配線によって行うことができる。 （付加容量Ｃａｄｄ走査信号による直流分相殺〉本液晶
表示装置は、先に本願出願人によって出願された特願昭
６２−９５１２５号に記載される直流相殺方式（ＤＣキ
ャンセル方式）に基づき、第１Ｏ図（タイムチャート）
に示すように、走査信号線ＤＬの駆動電圧を制御するこ
とによってさらに液晶ＬＣに加わる直流成分を低減する
ことができる。第１０図において、Ｖｉは任意の走査信
号線ＧＬの駆動電圧、Ｖｉ＋１はその次段の走査信号線
ＧＬの駆動電圧である。ｖｅｅは走査信号線ＧＬに印加
されるロウレベルの駆動電圧Ｖｄｍ１ｎ　、　Ｖｄ　ｄ
は映像信号線ＤＬに印加されるハイレベルの駆動電圧Ｖ
ｄｍａｘである。各時刻し＝１．〜し４における中点電
位Ｖｉｅ（第９図参照）の電圧変化分△Ｖ１〜△Ｖ４は
次のようになる。 １＝１．：ΔＶ、＝−（Ｃｇｓ／Ｃ）・Ｖ２Ｈ＝５：△
Ｖ、＝＋（Ｃｇｓ／Ｃ）・（Ｖ　１　＋Ｖ　２）−（Ｃ
ａｄｄ／Ｃ）・■２ ｔ＝５：ΔＶ、＝−（Ｃｇｓ／Ｃ）−Ｖ　１　＋（Ｃａ
ｄｄ／Ｃ）・（Ｖ１＋Ｖ２） １　＝　１４：△Ｖ４＝−（Ｃａｄｄ／Ｃ）−Ｖ　１だ
だし、画素の合計の容量：　Ｃ＝　Ｃｇｓ＋　Ｃｐｉｘ
＋Ｃａｄｄ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、 ΔＶ、＋ΔＶ、＝（Ｃａｄｄ−Ｖ２−Ｃｇｓ−Ｖｌ）／
Ｃとなるので、Ｃａｄｄ−Ｖ２＝ＣｇＳ−ｖｌとすると
、液晶ＬＣに加わる直流電圧は０になる。 【注】時刻ｔ１、ｔ、で走査線Ｖｉの変化分が中点電位
Ｖｌｃに影響を及ぼすが、し３〜し、の期間に中点電位
■ｌＣは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶にかかる電位はＴＰＴがオフした直後の電位でほぼ
決定される（ＴＰＴオフ期間がオン期間より圧倒的に長
い）。従って、液晶にかかる直流分の計算は、期間ｔ１
〜ｔ、はほぼ無視でき、ＴＰＴがオフ直後の電位、即ち
時刻し１、ｔ、における過渡時の影響を考えれば良い。 なお、映像信号Ｖｉはフレーム毎、或はライン毎に極性
が反転し、映像信号そのものによる直流分は零とされて
いる。 つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄ及び次段の走査信号線ＧＬ（容量電極線）に印
加される駆動電圧によって押し上げ、液晶ＬＣに加わる
直流成分を極めて小さくすることができる。この結果、
液晶表示装置は液晶ＬＣの寿命を向上することができる
。勿論、遮光効果を上げるためにゲートＧＴを大きくし
た場合、それに伴って保持容量Ｃａｄｄの値を大きくす
れば良い。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本実施例では、有機着色遮光膜ＯＣ８を配向膜
０ＲＩＩ上に設けたが、ＴＰＴの保護膜ｐｓｖｌ上や、
ＴＦＴ上に直接設けてもよい。 また、本実施例ではゲート電極形成→ゲート絶縁膜形成
−半導体層形成→ソース・ドレイン電極形成の逆スタガ
構造を示したが、上下関係又は作る順番がそれと逆のス
タガ構造でも本発明は有効である。 ［発明の効果］ 以上説明したように、本発明によれば、光リークとなる
光の侵入を完全に防止し、かつ薄膜トランジスタを保護
する効果がある。また、対向基板に遮光膜を形成する必
要がなくなるので、画素の開口率が向上できる。

【図面の簡単な説明】

第１Ａ図は、本発明の実施例Ｉであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の要部
断面図（第１Ｂ図のｎＢ−Ｉ［Ｂ切断線で切った部分と
シール部周辺部の断面図）、第１Ｂ図は、液晶表示部の
一画素を示す要部平面図、 第２図は、第１Ｂ図のｎｃ−ｎｃ切断線における断面図
、 第３図は、前記第１Ｂ図に示す画素を複数配置した液晶
表示部の要部平面図、 第４図乃至第６図は、前記第１Ｂ図に示す画素の所定の
層のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第９図は、第１
Ｂ図に記載される画素の等価回路図、 第１０図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャートである。

Claims (1)

【特許請求の範囲】
1. １、表示要素単位となる複数の透明画素電極と薄膜トラ
   ンジスタアレイとを設けた第１の透明基板と、共通透明
   画素電極を設けた第２の透明基板とを液晶を間に介して
   重ね合わせて成る液晶表示装置において、有機着色膜か
   ら成る遮光膜を上記薄膜トランジスタの全体を覆うよう
   に設けたことを特徴とする液晶表示装置。