JPH04192337A - Manufacture of field-effect transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、低不純物濃度ドレイン（ＬｉｇｈｔｌｙＤ
ｏｐｅｃｌ Ｄｒａｉｎ 、以下ではＬＤＤと略記する
）領域を有する絶縁ゲート型電界効果トランジスタの製
法に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a low impurity concentration drain (LightlyDrain).
The present invention relates to a method for manufacturing an insulated gate field effect transistor having an OPECL Drain (hereinafter abbreviated as LDD) region.
［発明の概要］
この発明は、半導体基板の表面にゲート絶縁膜を介して
ゲート電極層を形成した後、基板を回転させつつゲート
絶縁膜及びゲート電極層の積層をマスクとして基板表面
に選択的に不純物をイオン注入する処理をイオン入射角
を異にして複数回行なうことにより所望の複数のＬＤＤ
領域が簡単に得られるようにしたものである。[Summary of the Invention] This invention involves forming a gate electrode layer on the surface of a semiconductor substrate via a gate insulating film, and then selectively forming a gate electrode layer on the substrate surface while rotating the substrate and using the laminated layer of the gate insulating film and the gate electrode layer as a mask. By performing the process of ion-implanting impurities multiple times at different ion incidence angles, desired multiple LDDs can be created.
This allows the area to be easily obtained.
［従来の技術］
従来、ＬＳＩ等で用いられる絶縁ゲート型電界効果トラ
ンジスタとしては、ホットキャリア効果による特性劣化
を防止すべくチャンネル領域とトレイン領域との間にＬ
ＤＤ領域を設けたものが知られている。[Prior Art] Conventionally, insulated gate field effect transistors used in LSIs, etc., have an L between a channel region and a train region in order to prevent characteristic deterioration due to hot carrier effects.
A device having a DD area is known.
第５図は、この種の電界効果トランジスタの一例を示す
ものである。シリコン等の半導体基板の表面に設けられ
たＰ型ウェル領域１ｏには、選択酸化処理によりアクテ
ィブ領域配置孔を有する５ｉ０２等のフィー・ルド絶砂
膜１２が形成される。そして、アクティブ領域配置孔内
の半導体表面には、ＳｉＯ□等の薄いゲート絶縁膜１４
を介してポリＳｉ等のゲート電極層１６が形成される。FIG. 5 shows an example of this type of field effect transistor. In a P-type well region 1o provided on the surface of a semiconductor substrate such as silicon, a field field insulating film 12 such as 5i02 having an active region arrangement hole is formed by selective oxidation treatment. Then, a thin gate insulating film 14 such as SiO□ is formed on the semiconductor surface within the active region arrangement hole.
A gate electrode layer 16 made of poly-Si or the like is formed therebetween.
この後、ゲート絶縁膜１４及びゲート電極層１６の積層
とフィールド絶縁膜１２とをマスクとして半導体表面に
Ｎ型決定不純物を選択的にイオン注入してＮ−型（低濃
度）ソース領域１８及びＮ−型ドレイン（ＬＤＤ）領域
２０が形成される。Thereafter, using the stacked layers of the gate insulating film 14 and the gate electrode layer 16 and the field insulating film 12 as masks, N-type determining impurities are selectively ion-implanted into the semiconductor surface to form an N-type (low concentration) source region 18 and an N-type (low concentration) source region 18. - type drain (LDD) region 20 is formed.
次に、ゲート絶縁膜１４及びケート電極層１６の積層の
ソース側及びドレイン側の側部にはサイドスペーサ２２
及び２４が形成される。サイトスペーサの形成は、−例
として気相堆積法によりシリコンオキサイドを堆積した
後その堆積層をエッチバックすることにより行なわれる
。この後、ケート絶縁膜１４及びゲート電極層１６の積
層とサイドスペーサ２２．２４とフィールド絶縁膜１２
とをマスクとして半導体表面にＮ型決定不純物を選択的
にイオン注入（又は拡散）してＮ”型（高濃度）ソース
領域２６及びＮ＋型ドレイン領域２８を形成する。Next, side spacers 22 are provided on the source and drain sides of the stacked layer of the gate insulating film 14 and the gate electrode layer 16.
and 24 are formed. The formation of the site spacers is carried out, for example, by depositing silicon oxide by vapor deposition and then etching back the deposited layer. After that, the gate insulating film 14 and the gate electrode layer 16 are laminated, the side spacers 22, 24 and the field insulating film 12 are laminated.
Using this as a mask, N type determining impurities are selectively ion-implanted (or diffused) into the semiconductor surface to form an N'' type (high concentration) source region 26 and an N+ type drain region 28.
第５図に示した構成にあフては、ＬＤＤ領域２０を設け
たので、ドレイン近傍の電界集中か緩和され、ホットキ
ャリアの発生を抑えることができる。In the configuration shown in FIG. 5, since the LDD region 20 is provided, electric field concentration near the drain is alleviated, and generation of hot carriers can be suppressed.
［発明が解決しようとする課題］
上記した従来法によると、ドレイン近傍の不純物濃度分
布は第６図に示すようになる。第６図において、Ｌｏは
ゲート電極層１６に関して定めた基準点、Ｌ６はり。か
らゲート電極層１６のドレイン側の端部までの距離、曲
線ＳＰはＰ型決定不純物の濃度分布を表わすもの、曲線
ＳＮは領域２０及び２８のＮ型決定不純物の濃度分布Ｎ
２゜及ヒＮ２．を合成した濃度分布を表わすものである
。[Problems to be Solved by the Invention] According to the conventional method described above, the impurity concentration distribution near the drain becomes as shown in FIG. In FIG. 6, Lo is the reference point defined for the gate electrode layer 16, and L6 is the beam. to the end of the gate electrode layer 16 on the drain side, the curve SP represents the concentration distribution of the P-type impurity, and the curve SN represents the concentration distribution N of the N-type impurity in the regions 20 and 28.
2° and H N2. It represents the concentration distribution synthesized from .
第６図の曲線ＳＮに示すように、Ｎ型決定不純物の濃度
分布は、ＬＤＤ領域２０が１つしか設けられていないた
めＮ−−Ｎ”の境界部で階段的に変化しており、電界集
中を緩和するのに理想的とはいえなかった。As shown by the curve SN in FIG. 6, the concentration distribution of the N-type determining impurity changes stepwise at the N--N'' boundary because only one LDD region 20 is provided, and the electric field It wasn't ideal for relieving concentration.
一般に、ＬＤＤ型の電界効果トランジスタでは、Ｎ一部
の濃度の最適化が電界緩和のかぎをにぎっている。すな
わち、Ｎ一部の濃度が低いと、ホットキャリア現象の原
因となるチャンネル電子と格子との衝突電離の起こる位
置がどんどんＮ“型ドレイン領域の方へ動き、スペーサ
やゲート絶縁膜への電子注入が起き易くなり、ＬＤＤ構
造特有の劣化をひきおこす。また、Ｎ一部の濃度が高い
と、Ｎ一部とチャンネル部（空乏層）との間の電界が高
くなり、ここで電子の注入が起こり、ＬＤＤ構造をとる
意味がなくなってしまう。従って、Ｎ一部の濃度は、高
くても低くてもいけないことになるが、実際上は第６図
に示すように低目に設定しているため、Ｎ“部との間で
濃度変化が大きく、電界緩和のために好ましくなかった
。Generally, in LDD type field effect transistors, optimization of the concentration of a portion of N is the key to alleviating the electric field. In other words, when the concentration of some N is low, the position where channel electrons collide with the lattice and ionize, which causes the hot carrier phenomenon, moves more and more toward the N'' type drain region, leading to electron injection into the spacer and gate insulating film. occurs more easily, causing deterioration peculiar to the LDD structure.Also, if the concentration of the N part is high, the electric field between the N part and the channel region (depletion layer) becomes high, and electron injection occurs here. , there is no point in having an LDD structure.Therefore, the concentration of some N cannot be high or low, but in practice it is set low as shown in Figure 6. , N'' portion, and the concentration change was large, which was not preferable for electric field relaxation.
電界緩和対策としては、第６図の曲線ＳＮに関してＮ−
−Ｎ＋の境界部で不純物濃度の変化をなだらかにするこ
とが考えられるが、これを１つのＬＤＤ領域で達成する
のは困難である。そこで、例えばサイドスペーサを複数
段階に分けて形成し、各形成のたびにイオン注入するな
どして複数のＬＤＤ領域を形成することが考えられるが
、これでは製造工程が複雑化し、コスト上昇を招く不都
合がある。As a countermeasure for electric field relaxation, N-
Although it is possible to make the change in impurity concentration gentle at the -N+ boundary, it is difficult to achieve this in one LDD region. Therefore, it is conceivable to form multiple LDD regions by, for example, forming side spacers in multiple stages and implanting ions each time they are formed, but this would complicate the manufacturing process and increase costs. It's inconvenient.
この発明の目的は、所望の複数のＬＤＤ領域を簡単に形
成することのできる新規な電界効果トランジスタの製法
を提供することにある。An object of the present invention is to provide a novel method for manufacturing a field effect transistor that can easily form a plurality of desired LDD regions.
［課題を解決するための手段］
この発明による電界効果トランジスタの製法は、
（ａ）一導電型を有する半導体基板の表面にゲート絶縁
膜を介してゲート電極層を形成する工程と、
（ｂ）前記半導体基板を平面上で回転させつつ前記一導
電型とは反対の導電型を決定する不純物を前記ゲート絶
縁膜及び前記ゲート電極層の積層をマスクとして前記半
導体基板の表面に選択的にイオン注入する処理をイオン
入射角を異にして複数回行なうことにより比較的低不純
物濃度のドレイン領域を複数形成する工程と、
（ｃ）前記積層のドレイン側の側部にサイドスペーサを
形成する工程と、
（ｄ）前記一導電型とは反対の導電型を決定する不純物
を前記積層及び前記サイドスペーサをマスクとして前記
半導体基板の表面に選択的に導入することにより比較的
高不純物濃度のドレイン領域を形成する工程と
を含むものである。[Means for Solving the Problems] A method for manufacturing a field effect transistor according to the present invention includes (a) forming a gate electrode layer on the surface of a semiconductor substrate having one conductivity type via a gate insulating film; (b) While rotating the semiconductor substrate on a plane, selectively ion-implanting an impurity that determines a conductivity type opposite to the one conductivity type into the surface of the semiconductor substrate using the stack of the gate insulating film and the gate electrode layer as a mask. (c) forming a side spacer on the side of the stack on the drain side; (d) Forming a drain region with a relatively high impurity concentration by selectively introducing an impurity that determines a conductivity type opposite to the one conductivity type into the surface of the semiconductor substrate using the laminated layer and the side spacer as a mask. The method includes the step of:
［作用］
この発明の方法によれば、複数のＬＤＤ領域を形成する
ようにしたので、ドレイン近傍の不純物濃度勾配をなだ
らかに設定することができる。また、複数のＬＤＤ領域
は、半導体基板を回転させつつ不純物イオンを注入する
処理をイオン入射角を異にして複数回行なうだけで形成
されるので、工程的に非常に簡単である。[Operation] According to the method of the present invention, since a plurality of LDD regions are formed, it is possible to set the impurity concentration gradient near the drain to be gentle. Furthermore, since the plurality of LDD regions are formed by simply performing a process of implanting impurity ions multiple times at different ion incidence angles while rotating the semiconductor substrate, the process is very simple.
［実施例コ
第１図乃至第３図は、この発明の一実施例による電界効
果トランジスタの製法を示すもので、各々の図に対応す
る工程（１）〜（３）を順次に説明する。Embodiment FIGS. 1 to 3 show a method for manufacturing a field effect transistor according to an embodiment of the present invention, and steps (1) to (3) corresponding to each figure will be explained in sequence.
（１）第５図について前述したと同様にしてンリコン等
の半導体基板にＰ型ウェル領域１０、フィールド絶縁膜
１２、ゲート絶縁膜１４、ゲート電極層１６等を形成す
る。そして、基板を平面上で回転させつつイオン注入処
理を行なうことによりＮ−型ソース領域３０及びＮ”型
ドレイン（第１ＬＤＤ）領域３２を形成する。このとき
のイオン注入処理では、ゲート絶縁膜１４及びゲート電
極層１６の積層とフィールド絶縁膜１２とをマスクとし
てＮ型決定不純物のイオンを実線矢印で示すように例え
ば４５″の入射角で半導体表面に注入する。破線矢印は
、基板を１８ｏ°回転させたときのイオン入射方向を示
している。(1) A P-type well region 10, a field insulating film 12, a gate insulating film 14, a gate electrode layer 16, etc. are formed on a semiconductor substrate such as silicon in the same manner as described above with reference to FIG. Then, by performing an ion implantation process while rotating the substrate on a plane, an N- type source region 30 and an N'' type drain (first LDD) region 32 are formed. Using the stacked gate electrode layer 16 and the field insulating film 12 as a mask, ions of an N-type determining impurity are implanted into the semiconductor surface at an incident angle of, for example, 45'' as indicated by the solid arrow. The broken line arrow indicates the direction of ion incidence when the substrate is rotated by 18°.
（２）次に、Ｎ型決定不純物のイオンの入射角を第１図
の場合とは異なるように設定してから上記したと同様に
して基板を回転させつつイオン注入処理を行なうことに
よりＮ−型ソース領域３４及びＮ−型ドレイン（第２Ｌ
ＤＤ）領域３６を形成する。(2) Next, the incident angle of the N-type impurity ions is set to be different from that shown in FIG. 1, and the ion implantation process is performed while rotating the substrate in the same manner as described above. type source region 34 and N-type drain (second L
DD) Region 36 is formed.
（３）この後、第５図について前述したと同様にしてゲ
ート絶縁膜１４及びゲート電極層１６の積層のソース側
及びドレイン側の側部にサイドスペーサ２２及び２４を
形成する。そして、膜１４及び層１６の積層とサイドス
ペーサ２２．２４とフィールド絶縁膜１２とをマスクと
してＮ型決定不純物を半導体表面にイオン注入すること
によりＮ＋型ソース領域３８及びＮゝ型トドレイン領域
４０形成する。これらの領域３８．４０の形成は、選択
拡散法により行なうこともできる。(3) Thereafter, side spacers 22 and 24 are formed on the source and drain sides of the stack of gate insulating film 14 and gate electrode layer 16 in the same manner as described above with reference to FIG. Then, by using the lamination of the film 14 and the layer 16, the side spacers 22 and 24, and the field insulating film 12 as masks, ions of N type determining impurities are implanted into the semiconductor surface to form an N+ type source region 38 and an N type drain region 40. do. These regions 38 and 40 can also be formed by selective diffusion.
第４図は、第３図のトランジスタのドレイン近傍の不純
物濃度分布を示すもので、ｔ、ｏ及びり。FIG. 4 shows the impurity concentration distribution near the drain of the transistor shown in FIG. 3, including t and o.
は第６図と同様にそれぞれゲート電極層１６に関する基
準点及びドレイン側端部までの距離を表わす。曲線ｓｐ
ｐはＰ型決定不純物の濃度分布を表わし、曲線ＳＮＮは
領域３２．３６及び４０のＮ型決定不純物の濃度分布Ｎ
３２、Ｎ３８及びＮ４０を合成した濃度分布を表わす。Similarly to FIG. 6, each represents the distance to the reference point and the end on the drain side of the gate electrode layer 16. curve sp
p represents the concentration distribution of P-type determining impurities, and the curve SNN represents the concentration distribution N of N-type determining impurities in regions 32, 36 and 40.
32, N38 and N40 are combined.
上記実施例によれば、第４図の曲線ＳＮＨに示すように
ドレイン近傍でなだらかな濃度勾配を実現することがで
きる。According to the above embodiment, it is possible to realize a gentle concentration gradient near the drain, as shown by the curve SNH in FIG.
上記実施例では、ＬＤＤ形成用のイオン注入を２ステツ
プとしたが、さらにステップ数を増加してもよい。また
、各ステップ毎にイオン入射角、ドーズ量、エネルギー
にバリエーションを加えることにより濃度勾配や衝突電
離の発生中心を任意に設定することができる。In the above embodiment, the ion implantation for forming the LDD was performed in two steps, but the number of steps may be further increased. Furthermore, by adding variations to the ion incidence angle, dose amount, and energy for each step, the concentration gradient and the center of occurrence of impact ionization can be arbitrarily set.
［発明の効果コ
以上のように、この発明によれば、回転イオン注入法に
より複数のＬＤＤ領域を形成するようにしたので、ドレ
イン近傍の不純物濃度分布を電界緩和対策上理想的なも
のに近づけることができ、ホットキャリア効果による特
性劣化の少ない電界効果トランジスタを低コストで製造
可能となる効果が得られるものである。[Effects of the Invention] As described above, according to the present invention, a plurality of LDD regions are formed by the rotational ion implantation method, so that the impurity concentration distribution near the drain approaches an ideal one in terms of electric field relaxation measures. This has the effect that a field effect transistor with little characteristic deterioration due to hot carrier effects can be manufactured at low cost.
第１図乃至第３図は、この発明の一実施例による電界効
果トランジスタの製法を示す基板断面図、
第４図は、第３図のトランジスタのドレイン近傍の不純
物濃度分布を示すグラフ、
第５図は、従来の電界効果トランジスタの製法の一例を
説明するための基板断面図、
第６図は、第５図のトランジスタのドレイン近傍の不純
物濃度分布を示すグラフである。
１０・・・ウェル領域、１２・・・フィールド絶縁膜、
１４・・・ゲート絶縁膜、１６・・・ゲート電極層、１
ｓ、３０．３４・・・Ｎ−型ンース領域、２０゜３２．
３６・・・Ｎ−型トレイン領域、２６．３８・・・Ｎ＋
型リソース領域２８．４０・・・Ｎ１型ドレイン領域。
第 １ 図（餉ＩＬＤＤ用イオン注入）第 ２ 図ＩＪ
ｌｔ２ＬＤＤ用イオン、主人コイオン３ 図（Ｎ＋ド
レイン用イオン注入）第４図（不−〇組勺在）
第５図（従”ｊｓｊｌＤ
第６図（不秀屯物ｊ競勿ｈ）1 to 3 are cross-sectional views of a substrate showing a method for manufacturing a field effect transistor according to an embodiment of the present invention; FIG. 4 is a graph showing an impurity concentration distribution near the drain of the transistor shown in FIG. 3; FIG. 6 is a cross-sectional view of a substrate for explaining an example of a conventional method for manufacturing a field effect transistor, and FIG. 6 is a graph showing an impurity concentration distribution near the drain of the transistor shown in FIG. 10... Well region, 12... Field insulating film,
14... Gate insulating film, 16... Gate electrode layer, 1
s, 30.34...N-type nonce region, 20°32.
36...N- type train region, 26.38...N+
Type resource region 28.40...N1 type drain region. Figure 1 (Ion implantation for ILDD) Figure 2 IJ
Ion for lt2LDD, master coin ion 3 Figure (Ion implantation for N+ drain) Figure 4 (non-○ group is present) Figure 5 (subordinate) Figure 6 (non-existence)
Claims (1)
膜を介してゲート電極層を形成する工程と、 （ｂ）前記半導体基板を平面上で回転させつつ前記一導
電型とは反対の導電型を決定する不純物を前記ゲート絶
縁膜及び前記ゲート電極層の積層をマスクとして前記半
導体基板の表面に選択的にイオン注入する処理をイオン
入射角を異にして複数回行なうことにより比較的低不純
物濃度のドレイン領域を複数形成する工程と、 （ｃ）前記積層のドレイン側の側部にサイドスペーサを
形成する工程と、 （ｄ）前記一導電型とは反対の導電型を決定する不純物
を前記積層及び前記サイドスペーサをマスクとして前記
半導体基板の表面に選択的に導入することにより比較的
高不純物濃度のドレイン領域を形成する工程と を含む電界効果トランジスタの製法。[Scope of Claims] (a) forming a gate electrode layer on the surface of a semiconductor substrate having one conductivity type via a gate insulating film; (b) rotating the semiconductor substrate on a plane while A process of selectively ion-implanting an impurity that determines a conductivity type opposite to the type into the surface of the semiconductor substrate using the stacked layer of the gate insulating film and the gate electrode layer as a mask is performed multiple times at different ion incidence angles. (c) forming a side spacer on the side of the stack on the drain side; (d) a conductivity type opposite to the one conductivity type; a step of forming a drain region having a relatively high impurity concentration by selectively introducing impurities determining the amount into the surface of the semiconductor substrate using the stacked layers and the side spacers as masks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31939090A JPH04192337A (en) | 1990-11-24 | 1990-11-24 | Manufacture of field-effect transistor |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP31939090A JPH04192337A (en) | 1990-11-24 | 1990-11-24 | Manufacture of field-effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192337A true JPH04192337A (en) | 1992-07-10 |
Family
ID=18109637
Family Applications (1)
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|---|---|---|---|
| JP31939090A Pending JPH04192337A (en) | 1990-11-24 | 1990-11-24 | Manufacture of field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192337A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372957A (en) * | 1993-07-22 | 1994-12-13 | Taiwan Semiconductor Manufacturing Company | Multiple tilted angle ion implantation MOSFET method |
| JPH07161985A (en) * | 1993-12-06 | 1995-06-23 | Nec Corp | Manufacture of semiconductor device |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112379A (en) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | Mos field effect transistor and manufacture thereof |
| JPS63215075A (en) * | 1987-03-04 | 1988-09-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1990
- 1990-11-24 JP JP31939090A patent/JPH04192337A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112379A (en) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | Mos field effect transistor and manufacture thereof |
| JPS63215075A (en) * | 1987-03-04 | 1988-09-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372957A (en) * | 1993-07-22 | 1994-12-13 | Taiwan Semiconductor Manufacturing Company | Multiple tilted angle ion implantation MOSFET method |
| JPH07161985A (en) * | 1993-12-06 | 1995-06-23 | Nec Corp | Manufacture of semiconductor device |
| US5726069A (en) * | 1994-12-02 | 1998-03-10 | National Semiconductor Corporation | Use of oblique implantation in forming emitter of bipolar transistor |
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