JPH10144809A - Method for manufacturing semiconductor memory - Google Patents
Method for manufacturing semiconductor memoryInfo
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- JPH10144809A JPH10144809A JP29905396A JP29905396A JPH10144809A JP H10144809 A JPH10144809 A JP H10144809A JP 29905396 A JP29905396 A JP 29905396A JP 29905396 A JP29905396 A JP 29905396A JP H10144809 A JPH10144809 A JP H10144809A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フローティングゲ
ートとコントロールゲートの２層ゲート電極を有するＭ
ＩＳトランジスタ型の不揮発性記憶装置に関し、特にＭ
ＯＳトランジスタ型の不揮発性半導体装置に適用して好
適である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to M
IS transistor type nonvolatile memory device,
It is suitable for application to an OS transistor type nonvolatile semiconductor device.
【０００２】[0002]
【従来の技術】ＥＰＲＯＭ、フラッシュメモリ等の不揮
発性半導体記憶装置において、Ｐポケットと呼ばれる高
濃度のＰ領域を電界緩和層やソース、ドレインの周辺に
形成して、書き込み時におけるホットキャリアの発生効
率を向上させることにより書き込み速度の向上を図って
いる。2. Description of the Related Art In a nonvolatile semiconductor memory device such as an EPROM or a flash memory, a high-concentration P region called a P pocket is formed around an electric field relaxation layer, a source, and a drain to generate hot carriers efficiently at the time of writing. To improve the writing speed.
【０００３】従来における不揮発性半導体記憶装置は、
図１２（ａ）〜（ｄ）に示す工程により製造される。具
体的には、基板上に形成されたＰウェル領域１に、第１
のゲート絶縁膜２を介してフローティングゲート３を形
成し、さらに第２のゲート絶縁膜４を介してコントロー
ルゲート５を形成する。この後、酸化膜６を適当な厚さ
で形成し、Ｎ型不純物をイオン注入して、図１２（ｂ）
に示すように、ソース６ａ、ドレイン６ｂを形成し、さ
らに、Ｎ型不純物を斜めイオン注入して、図１２（ｃ）
に示すように電界緩和層７を形成する。A conventional nonvolatile semiconductor memory device is
It is manufactured by the steps shown in FIGS. Specifically, a first well is formed in a P-well region 1 formed on a substrate.
The floating gate 3 is formed via the gate insulating film 2 and the control gate 5 is formed via the second gate insulating film 4. Thereafter, an oxide film 6 is formed with an appropriate thickness, and an N-type impurity is ion-implanted to form an oxide film 6 as shown in FIG.
As shown in FIG. 12 (c), a source 6a and a drain 6b are formed, and further, an N-type impurity is obliquely ion-implanted into the source 6a and the drain 6b.
The electric field relaxation layer 7 is formed as shown in FIG.
【０００４】次に、ボロンを斜めイオン注入して、図１
２（ｄ）に示すように、Ｐポケットと呼ばれる高濃度の
Ｐ型領域８ａ、８ｂを電界緩和層７の周辺やソース６
ａ、ドレイン６ｂの下層部に形成する。[0004] Then, boron is obliquely ion-implanted, and FIG.
As shown in FIG. 2D, high-concentration P-type regions 8a and 8b called P pockets are
a, formed in the lower layer of the drain 6b.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述の
ように不揮発性半導体記憶装置を製造した場合において
は、電界緩和層７の下層部やドレイン６ｂの下層部にも
高濃度のＰ型領域８ｂが形成される。これにより、電界
緩和層７及びドレイン６ｂのＮ型領域と高濃度のＰ型領
域８ｂとの間に形成される空乏層幅が狭くなり、その結
果、拡散容量が増加してしまう。この容量の増加は、電
荷を充放電するのに必要とする時間を長くし、メモリの
スイッチング速度を低下させる。However, in the case where the nonvolatile semiconductor memory device is manufactured as described above, a high-concentration P-type region 8b is also formed in the lower layer of the electric field relaxation layer 7 and the lower layer of the drain 6b. It is formed. As a result, the width of the depletion layer formed between the N-type region of the electric field relaxation layer 7 and the drain 6b and the high-concentration P-type region 8b is reduced, and as a result, the diffusion capacitance is increased. This increase in capacity increases the time required to charge and discharge the charge, and reduces the switching speed of the memory.
【０００６】本発明は上記点に鑑みてなされたもので、
電界緩和層の周辺やソース、ドレイン層の下層部に形成
される高濃度の導電型領域による影響を無くし、スイッ
チング速度の低下を抑制しつつ、書き込み速度の向上を
図ることを目的とする。[0006] The present invention has been made in view of the above points,
It is an object of the present invention to eliminate the influence of a high-concentration conductive type region formed around an electric field relaxation layer and a lower layer portion of a source / drain layer and to improve a writing speed while suppressing a decrease in a switching speed.
【０００７】[0007]
【課題を解決するための手段】本発明は上記目的を達成
するため、以下の技術的手段を採用する。請求項１に記
載の発明においては、半導体基板（１）に形成された第
２導電型のソース（６ａ）、ドレイン（６ｂ）と、２層
ゲート電極（３、５）と、電界緩和層（７）と、電界緩
和層（７）のチャネル領域側に形成された第１導電型領
域（８ａ）を有し、電界緩和層（７）の底面に接する第
１導電型領域（８ｂ）は、電界緩和層（７）のチャネル
領域側に形成された第１導電型領域（８ａ）よりも正味
の不純物濃度が低く形成されていることを特徴とする。In order to achieve the above object, the present invention employs the following technical means. According to the first aspect of the present invention, the second conductivity type source (6a) and drain (6b) formed on the semiconductor substrate (1), the two-layer gate electrodes (3, 5), and the electric field relaxation layer ( 7), and a first conductivity type region (8b) having a first conductivity type region (8a) formed on the channel region side of the electric field relaxation layer (7) and being in contact with the bottom surface of the electric field relaxation layer (7). The semiconductor device is characterized in that the net impurity concentration is lower than that of the first conductivity type region (8a) formed on the channel region side of the electric field relaxation layer (7).
【０００８】このように、電界緩和層（７）の底面に接
する第１導電型領域（８ｂ）の正味の不純物濃度を、電
界緩和層（７）のチャネル領域側における第１導電型領
域（８ａ）の正味の不純物濃度よりも低くすることによ
り、電界緩和層（７）及びドレイン（６ｂ）と電界緩和
層（７）の底面に接する第１導電型領域（８ｂ）との間
に形成される空乏層幅を所定の幅に保持することがで
き、拡散容量の増加を防ぐことができる。As described above, the net impurity concentration of the first conductivity type region (8b) in contact with the bottom surface of the electric field relaxation layer (7) is increased by changing the first conductivity type region (8a) on the channel region side of the electric field relaxation layer (7). ) Is formed between the electric field relaxation layer (7) and the drain (6b) and the first conductivity type region (8b) in contact with the bottom surface of the electric field relaxation layer (7). The width of the depletion layer can be kept at a predetermined width, and an increase in diffusion capacitance can be prevented.
【０００９】これにより、半導体記憶装置におけるスイ
ッチング速度の低下を抑制しつつ、書き込み速度の向上
を図ることができる。請求項３に記載の発明において
は、半導体基板（１）上に２層ゲート電極（３、５）を
形成し、さらに、ソース（６ａ）、ドレイン（６ｂ）を
形成する。そして、第１の角度（θ1 ）をもって斜めイ
オン注入を行い、電界緩和層（７）を形成する。さら
に、第１の角度（θ1 ）よりも大きな第２の角度
（θ2 ）をもって斜めイオン注入を行い、電界緩和層
（７）のチャネル領域側及び電界緩和層（７）の底面に
接する領域に第１導電型領域（８ａ、８ｂ）を形成する
ことを特徴とする。As a result, it is possible to improve the write speed while suppressing a decrease in the switching speed in the semiconductor memory device. According to the third aspect of the present invention, a two-layer gate electrode (3, 5) is formed on a semiconductor substrate (1), and a source (6a) and a drain (6b) are further formed. Then, oblique ion implantation is performed at a first angle (θ 1 ) to form an electric field relaxation layer (7). Further, oblique ion implantation is performed at a second angle (θ 2 ) larger than the first angle (θ 1 ), and a region in contact with the channel region side of the electric field relaxation layer (7) and the bottom surface of the electric field relaxation layer (7) is formed. And forming a first conductivity type region (8a, 8b).
【００１０】このように、第１の角度（θ1 ）よりも大
きな第２の角度（θ2 ）により、斜めイオン注入を行う
と、電界緩和層（７）のチャネル領域側に、イオンが多
量に注入され、逆に、電界緩和層（７）の底面に接する
領域には、イオンが少量しか注入されない。これによ
り、電界緩和層（７）の底面に接する領域における導電
領域（８ｂ）を、電界緩和層（７）の側面側における導
電領域（８ａ）よりも正味の不純物濃度が薄くなるよう
にすることができ、請求項１又は２に示す様な半導体記
憶装置を製造することができる。As described above, when oblique ion implantation is performed at the second angle (θ 2 ) larger than the first angle (θ 1 ), a large amount of ions are deposited on the channel region side of the electric field relaxation layer (7). On the contrary, only a small amount of ions are implanted into the region in contact with the bottom surface of the electric field relaxation layer (7). Thereby, the conductive region (8b) in the region in contact with the bottom surface of the electric field relaxation layer (7) has a lower net impurity concentration than the conductive region (8a) on the side surface of the electric field relaxation layer (7). Thus, a semiconductor memory device as described in claim 1 or 2 can be manufactured.
【００１１】また、請求項４に記載の発明においては、
第２の角度（θ2 ）よりも小さな第３の角度（θ3 ）を
もって斜めイオン注入を行い、電界緩和層（７）の底面
に接する領域に形成された第１導電型領域（８ｂ）の正
味の不純物濃度を低くすることを特徴とする。このよう
に、第２の角度（θ2 ）よりも小さな第３の角度
（θ3 ）をもって斜めイオン注入を行うことにより、電
界緩和層（７）の底面に接する領域に形成された第１導
電領域（８ｂ）の不純物を打ち消し、正味の不純物濃度
を低くすることができる。Further, in the invention according to claim 4,
Oblique ion implantation is performed at a third angle (θ 3 ) smaller than the second angle (θ 2 ), and the first conductivity type region (8b) formed in a region in contact with the bottom surface of the electric field relaxation layer (7) is formed. It is characterized in that the net impurity concentration is reduced. As described above, by performing the oblique ion implantation at the third angle (θ 3 ) smaller than the second angle (θ 2 ), the first conductive layer formed in the region in contact with the bottom surface of the electric field relaxation layer (7) is formed. The impurities in the region (8b) can be canceled out, and the net impurity concentration can be reduced.
【００１２】これにより、より完全に電界緩和層（７）
の底面に接する第１導電型領域（８ｂ）の正味の不純物
濃度を低くすることができる。請求項５に記載の発明に
おいては、ドレイン（６ｂ）のチャネル領域側に、イオ
ン注入により電界緩和層（７）を形成する。さらに、前
記イオン注入を行う角度と異なる角度でイオン注入を行
い、電界緩和層（７）のチャネル領域側に、電界緩和層
（７）の底面に接する部分よりも正味の不純物濃度が高
い第１導電型領域（８ａ）を形成するすることを特徴と
する。Thereby, the electric field relaxation layer (7) is more completely formed.
, The net impurity concentration of the first conductivity type region (8b) in contact with the bottom surface can be reduced. According to the fifth aspect of the present invention, the electric field relaxation layer (7) is formed by ion implantation on the channel region side of the drain (6b). Further, ion implantation is performed at an angle different from the angle at which the ion implantation is performed, and the first impurity concentration is higher on the channel region side of the electric field relaxation layer (7) than on the portion in contact with the bottom surface of the electric field relaxation layer (7). It is characterized in that a conductive region (8a) is formed.
【００１３】これにより、請求項３と同様の効果が得ら
れる。請求項６に記載の発明においては、電界緩和層
（７）を形成し、電界緩和層（７）の側面側及び底面に
接する領域に第１導電型領域（８ａ、８ｂ）を形成す
る。そして、イオン注入により電界緩和層（７）の底面
に接する領域に形成された第１導電型領域（８ｂ）の正
味の不純物濃度を低くすることを特徴とする。具体的に
は、請求項７に示すように、第１導電型領域（８ａ、８
ｂ）を形成する工程におけるイオン注入は、半導体基板
（１）の垂直方向に対して所定角度（θ2 ）をもって行
い、第１導電型領域（８ｂ）の正味の不純物濃度を低く
する工程におけるイオン注入は、所定角度（θ2 ）より
も小さい角度（θ3 ）で行う。Thus, the same effect as the third aspect can be obtained. According to the sixth aspect of the present invention, the electric field relaxation layer (7) is formed, and the first conductivity type regions (8a, 8b) are formed in regions in contact with the side surface and the bottom surface of the electric field relaxation layer (7). Then, the net impurity concentration of the first conductivity type region (8b) formed in the region in contact with the bottom surface of the electric field relaxation layer (7) by ion implantation is reduced. Specifically, as set forth in claim 7, the first conductivity type regions (8a, 8a
The ion implantation in the step of forming b) is performed at a predetermined angle (θ 2 ) with respect to the vertical direction of the semiconductor substrate (1) to reduce the net impurity concentration in the first conductivity type region (8b). The injection is performed at an angle (θ 3 ) smaller than the predetermined angle (θ 2 ).
【００１４】このように、電界緩和層（７）の底面に接
する領域にイオン注入を行い、先に注入された不純物を
打ち消し、正味の不純物濃度を低くすることができる。
これにより、請求項３と同様の効果を得ることができ
る。As described above, ions are implanted into the region in contact with the bottom surface of the electric field relaxation layer (7), thereby canceling the previously implanted impurities and reducing the net impurity concentration.
Thereby, the same effect as the third aspect can be obtained.
【００１５】[0015]
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１に、本発明をフラッシュメモリト
ランジスタに適用した第１実施形態を示す。また、図２
は図１におけるフラッシュメモリトランジスタの製造手
順を示す工程図である。これら図２に基づき、本実施形
態におけるフラッシュメモリトランジスタの製造方法を
説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention. (First Embodiment) FIG. 1 shows a first embodiment in which the present invention is applied to a flash memory transistor. FIG.
FIG. 2 is a process chart showing a manufacturing procedure of the flash memory transistor in FIG. 1. A method for manufacturing the flash memory transistor according to the present embodiment will be described with reference to FIGS.
【００１６】まず、図２（ａ）に示すように、Ｐ型半導
体基板１に、第１のゲート絶縁膜２を介してフローティ
ングゲート３を形成し、さらに第２のゲート絶縁膜４を
介してコントロールゲート５を形成する。そして、これ
らの上面に適当な厚さの酸化膜６を形成する。次に、図
２（ｂ）に示すように、これらをマスクにして、上方か
ら比較的高濃度の砒素イオン（Ｎ型不純物）をイオン注
入してソース６ａとドレイン６ｂを形成する。そして、
図２（ｃ）に示すように、さらに比較的低濃度のリンイ
オン（Ｎ型不純物）を所定の角度θ1 ＝４５度をもって
斜めイオン注入し、電界緩和層７を形成する。本実施形
態においては、所定角度θ1 ＝４５度にしているが、所
定角度θ1 は、約０度〜７０度程度の範囲に設定するこ
とができる。First, as shown in FIG. 2A, a floating gate 3 is formed on a P-type semiconductor substrate 1 via a first gate insulating film 2 and further via a second gate insulating film 4. The control gate 5 is formed. Then, an oxide film 6 having an appropriate thickness is formed on these upper surfaces. Next, as shown in FIG. 2B, using these as a mask, relatively high concentration arsenic ions (N-type impurities) are ion-implanted from above to form a source 6a and a drain 6b. And
As shown in FIG. 2C, a relatively low concentration of phosphorus ions (N-type impurities) is obliquely implanted at a predetermined angle θ 1 = 45 degrees to form the electric field relaxation layer 7. In the present embodiment, the predetermined angle θ 1 = 45 degrees, but the predetermined angle θ 1 can be set in a range of about 0 to 70 degrees.
【００１７】さらに、図２（ｄ）に示すように、ボロン
イオン（Ｐ型不純物）を加速電圧７０ｋｅＶ、ドーズ量
１．１×１０14／ｃｍ-3でかつ前記角度θ1 よりも大き
な所定の角度θ2 ＝６０度をもって斜めイオン注入し、
Ｐポケットと呼ばれる基板濃度よりも不純物濃度が高い
Ｐ型領域８を電界緩和層７の周囲に形成する。本実施形
態においては、所定角度θ2 ＝６０度にしているが、所
定角度θ2 は、先に設定されたθ1 よりも約１０度程度
以上大きい角度として、約１０度〜８０度程度の範囲に
設定することができる。Further, as shown in FIG. 2D, boron ions (P-type impurities) are accelerated at an acceleration voltage of 70 keV, a dose of 1.1 × 10 14 / cm -3 and a predetermined angle larger than the angle θ 1. Oblique ion implantation with an angle θ 2 = 60 degrees,
A P-type region 8 called a P pocket having an impurity concentration higher than the substrate concentration is formed around the electric field relaxation layer 7. In the present embodiment, although the predetermined angle theta 2 = 60 degrees, the predetermined angle theta 2 is as large or larger angle of about 10 degrees than theta 1 which is set previously, of about 10 to 80 degrees Can be set to a range.
【００１８】その後、図２（ｅ）に示すように、ドレイ
ン６ｂ側をフォトレジスト９で覆い、ソース６ａ側にリ
ンイオンを注入して高いソース耐圧を確保するためのソ
ース電界緩和層１０を形成する。このとき、Ｎ型のソー
ス電界緩和層１０の不純物濃度をＰ型領域８の不純物濃
度よりも高くすることで、ソース６ａ側のＰ型領域８は
キャンセルされる。Thereafter, as shown in FIG. 2E, the drain 6b side is covered with a photoresist 9, and phosphorus ions are implanted into the source 6a side to form a source electric field relaxation layer 10 for securing a high source withstand voltage. . At this time, the P-type region 8 on the source 6a side is canceled by setting the impurity concentration of the N-type source electric field relaxation layer 10 higher than the impurity concentration of the P-type region 8.
【００１９】次に、熱処理を施し注入された各イオンを
拡散（活性化）させる。このとき、電界緩和層７の下層
部にあるＰ型領域（以下、Ｐ型領域下部という）８ｂの
不純物濃度は電界緩和層７のチャネル領域側にあるＰ型
領域（以下、Ｐ型領域側部という）８ａの不純物濃度よ
り低く形成される。その後、図２（ｆ）に示すように、
全面にＢＰＳＧ膜等の層間絶縁膜１１を形成し、ソース
６ａ及びドレイン６ｂに達するように層間絶縁膜１１の
一部を開口し、コンタクト孔を形成する。そして、アル
ミニウム等の金属膜を蒸着法やスパッタ法又は化学気相
成長法等により成膜し、パターニングしてソース配線１
２ａ、ドレイン配線１２ｂを形成し、フラッシュメモリ
トランジスタが完成する。Next, heat treatment is performed to diffuse (activate) the implanted ions. At this time, the impurity concentration of the P-type region (hereinafter, referred to as the lower part of the P-type region) 8b in the lower layer portion of the electric field relaxation layer 7 is set to the P-type region (hereinafter, the P-type region side portion) on the channel region side of the electric field relaxation layer 7. 8a). Then, as shown in FIG.
An interlayer insulating film 11 such as a BPSG film is formed on the entire surface, a part of the interlayer insulating film 11 is opened to reach the source 6a and the drain 6b, and a contact hole is formed. Then, a metal film such as aluminum is formed by a vapor deposition method, a sputtering method, a chemical vapor deposition method, or the like, and is patterned to form a source wiring 1.
2a and the drain wiring 12b are formed, and the flash memory transistor is completed.
【００２０】ここで、リンイオン注入を角度θ1 ＝４５
度にて行った場合において、ボロンイオン注入を角度θ
2 ＝６０度にしたときに注入されたＰ型不純物の不純物
濃度分布のシミュレーション解析を図３に示し、また、
注入したボロンイオンを熱拡散させた後におけるＰ型不
純物の不純物濃度分布をシミュレーション解析を図４に
示す。Here, the phosphorus ion implantation is performed at an angle θ 1 = 45.
Degrees, the boron ion implantation is performed at the angle θ.
FIG. 3 shows a simulation analysis of the impurity concentration distribution of the P-type impurity implanted when 2 = 60 degrees.
FIG. 4 shows a simulation analysis of the impurity concentration distribution of the P-type impurities after the implanted boron ions are thermally diffused.
【００２１】図４に示すように、Ｐ型領域下部８ｂが、
Ｐ型領域側部８ａの濃度より低く形成されている。図３
に示すように、リンイオン及びボロンイオンを注入した
直後において、電界緩和層７のチャネル部側面において
は、電界緩和層７を通り抜けて注入されたボロンイオン
は多量であり、また、電界緩和層７の下層部において
は、電界緩和層７を通り抜けて注入されたボロンは少量
であることがわかる。As shown in FIG. 4, the lower portion 8b of the P-type region is
It is formed lower than the concentration of the P-type region side portion 8a. FIG.
As shown in FIG. 5, immediately after phosphorus ions and boron ions are implanted, a large amount of boron ions are injected through the electric field relaxation layer 7 on the side surface of the channel portion of the electric field relaxation layer 7. In the lower layer portion, it can be seen that a small amount of boron is injected through the electric field relaxation layer 7.
【００２２】具体的にＰ型領域８を形成するために注入
されたイオンの濃度分布を見てみると、Ｐ型領域側部８
ａでは、１３×１０17／ｃｍ-3の濃度におけるボロンイ
オンが介在しており、Ｐ型領域下部８ｂでは、５×１０
17／ｃｍ-3の濃度におけるボロンが介在している。さら
に、その後の熱処理によるボロンイオンの拡散はリンイ
オン等のＮ型不純物ともお互いに影響を及ぼしながら拡
散されるため、図４に示すように、そのＮ型不純物の高
濃度領域、例えば、電界緩和層７内に存在するボロンイ
オンは電界緩和層７の下層部へ拡散されにくくなるとい
う効果もある。Looking specifically at the concentration distribution of the ions implanted to form the P-type region 8, the P-type region side 8
a, boron ions at a concentration of 13 × 10 17 / cm -3 are interposed, and 5 × 10 17 / cm 3 in the lower portion 8b of the P-type region.
Boron at a concentration of 17 / cm -3 is interposed. Further, since the diffusion of boron ions by the subsequent heat treatment is performed while affecting the N-type impurities such as phosphorus ions while affecting each other, as shown in FIG. 4, a high-concentration region of the N-type impurities, for example, an electric field relaxation layer There is also an effect that boron ions existing in the layer 7 are less likely to be diffused into a lower layer portion of the electric field relaxation layer 7.
【００２３】このため、Ｐ型領域下部８ｂは、Ｐ型領域
側部８ａより不純物濃度が低く形成される。また、電界
緩和層７を通り抜けて注入されるボロンイオンの量は、
角度θ1 、角度θ2 の大きさによって変化する。具体的
には、角度θ1 と角度θ2 の関係は、以下のように示さ
れる。図５〜図７に、リンイオン注入角度θ1 ＝４５度
として、ボロンイオン注入の角度θ2 を変化させたとき
における、熱拡散後のイオン濃度分布のシミュレーショ
ン解析を示す。図５は、角度θ2 ＝３０度、図６は、角
度θ2 ＝４５度、図７は、角度θ2 ＝７５度としてボロ
ンイオン注入を行っている。For this reason, the lower portion 8b of the P-type region has a lower impurity concentration than the side portion 8a of the P-type region. The amount of boron ions implanted through the electric field relaxation layer 7 is:
It changes depending on the magnitude of the angle θ 1 and the angle θ 2 . Specifically, the relationship between the angles θ 1 and θ 2 is shown as follows. FIGS. 5 to 7 show simulation analysis of the ion concentration distribution after thermal diffusion when the boron ion implantation angle θ 2 is changed with the phosphorus ion implantation angle θ 1 = 45 degrees. 5 is an angle θ 2 = 30 degrees, FIG. 6 is an angle θ 2 = 45 degrees, and FIG. 7 is an angle θ 2 = 75 degrees.
【００２４】図５のように、角度θ1 ＞角度θ2 の場合
においては、Ｐ型領域下部８ｂとＰ型領域側部８ａのボ
ロンイオンの濃度は均等になっている。また、図６のよ
うに、角度θ1 ＝角度θ2 の場合においては、Ｐ型領域
下部８ｂのボロンイオンがＰ型領域８ａより若干少なく
なっているが、十分に低くなっていない。そして、図７
のように、角度θ1 ＜角度θ2 の場合においては、Ｐ型
領域下部８ｂは、Ｐ型領域８ａのボロンイオンの濃度よ
り十分に低く形成されている。As shown in FIG. 5, when angle θ 1 > angle θ 2 , the concentration of boron ions in the lower portion 8b of the P-type region and the side portion 8a of the P-type region are equal. Further, as shown in FIG. 6, when the angle θ 1 = the angle θ 2 , the boron ions in the lower part 8b of the P-type region are slightly smaller than those in the P-type region 8a, but are not sufficiently low. And FIG.
As described above, when the angle θ 1 <the angle θ 2 , the lower portion 8b of the P-type region is formed to be sufficiently lower than the concentration of boron ions in the P-type region 8a.
【００２５】これに基づき、シミュレーション解析によ
り角度θ1 を０度〜７０度の範囲で変化させた場合にお
いて、Ｐ型領域下部８ｂが、Ｐ型領域８ａよりボロンイ
オンの濃度が低く形成されるようにするためには、角度
θ2 が角度θ1 より大きくなければならない。また、ボ
ロンイオンの注入深さや注入されたイオン量は、加速電
圧やドーズ量に関係する。Based on this, when the angle θ 1 is changed in the range of 0 ° to 70 ° by the simulation analysis, the lower portion 8b of the P-type region is formed to have a lower boron ion concentration than the P-type region 8a. to the angle theta 2 must be greater than the angle theta 1. The implantation depth of boron ions and the amount of implanted ions are related to the acceleration voltage and the dose.
【００２６】従って、このシミュレーション解析に基づ
き、ボロンイオン注入の入射角度θ 2 、加速電圧、ドー
ズ量を調節することにより、Ｐ型領域下部８ｂの濃度
を、Ｐ型領域側部８ａに比し、十分に薄く形成すること
ができる。このように、フラッシュメモリトランジスタ
において、ドレイン６ｂ側のＰ型領域下部８ｂの濃度が
低く抑えられているため、電界緩和層７等とＰ型領域８
との間の拡散容量の増加が抑制され、しかも、チャネル
領域側には、ホットキャリアの発生率を高めるのに十分
な高い濃度をもつＰ型領域側部８ａが形成されているた
め、フラッシュメモリのスイッチング速度を遅くするこ
となくメモリの書き込み速度を向上できる。 （第２実施形態）図８に、本発明をフラッシュメモリト
ランジスタに適用した第２実施形態を示す。図８に基づ
き、本実施形態におけるフラッシュメモリトランジスタ
の製造方法を説明する。なお、本実施形態において第１
実施形態と同様の部分については省略する。Therefore, based on this simulation analysis,
Incident angle θ of boron ion implantation Two, Acceleration voltage, do
By adjusting the shift amount, the concentration in the lower portion 8b of the P-type region is reduced.
Is formed sufficiently thinner than the P-type region side portion 8a.
Can be. Thus, the flash memory transistor
The concentration of the lower portion 8b of the P-type region on the drain 6b side
Since it is kept low, the electric field relaxation layer 7 and the like and the P-type region 8
The increase in the diffusion capacity between the
On the region side, sufficient to increase the hot carrier generation rate
P-type region 8a having a very high concentration is formed.
The flash memory switching speed.
It is possible to improve the writing speed of the memory. (Second Embodiment) FIG.
A second embodiment applied to a transistor is shown. Based on FIG.
The flash memory transistor according to the present embodiment
Will be described. Note that, in the present embodiment, the first
Parts similar to those in the embodiment will be omitted.
【００２７】まず、図８（ａ）〜（ｄ）に示す第１実施
形態と同様の手順を踏まえて、図８（ｄ）に示すよう
に、Ｐ型半導体基板１における不純物濃度よりも高い濃
度のＰ型領域８を形成する。このとき、第１実施形態と
同様に、Ｐ型領域下部８ｂは、Ｐ型領域側部８ａよりも
ボロンイオンの濃度が低く形成される。この後、図８
（ｅ）に示すように、リン等のＮ型不純物を前記角度θ
2 ＝６０度よりも小さな所定角度θ3 ＝４５度をもって
斜めイオン注入する。本実施形態においては、所定角度
θ3 ＝４５度にしているが、所定角度θ3 は、先に設定
されたθ2 よりも小さい角度として、約０度〜７０度程
度の範囲に設定することができる。First, based on the same procedure as in the first embodiment shown in FIGS. 8A to 8D, as shown in FIG. 8D, a concentration higher than the impurity concentration in the P-type semiconductor substrate 1. Is formed. At this time, similarly to the first embodiment, the lower portion 8b of the P-type region has a lower boron ion concentration than the side portion 8a of the P-type region. After this, FIG.
As shown in (e), an N-type impurity such as phosphorus is
Oblique ion implantation is performed at a predetermined angle θ 3 = 45 degrees smaller than 2 = 60 degrees. In the present embodiment, the predetermined angle θ 3 = 45 degrees. However, the predetermined angle θ 3 is set to an angle smaller than the previously set θ 2 and is set in a range of about 0 to 70 degrees. Can be.
【００２８】このように、Ｐ型領域下部８ｂにＮ型不純
物を注入すると、注入されたＰ型不純物とＮ型不純物が
打ち消し合い、Ｐ型領域下部８ｂの正味の不純物濃度
（ネット値）が低くなる。具体的には、図９に示すフラ
ッシュメモリトランジスタのＡ−Ａ線上における不純物
濃度特性を図１０、図１１に示す。図１０は、砒素イオ
ン注入前における不純物濃度特性図であり、図１１は、
砒素イオン注入後における不純物濃度特性図である。こ
れら、図１０、図１１に示されるように、Ｐ型領域下部
８ｂにおける正味の不純物濃度は、リンイオン注入後の
方が低くなっている。As described above, when the N-type impurity is implanted into the lower portion 8b of the P-type region, the implanted P-type impurity and the N-type impurity cancel each other, so that the net impurity concentration (net value) of the lower portion 8b of the P-type region becomes lower. Become. Specifically, FIGS. 10 and 11 show the impurity concentration characteristics on the line AA of the flash memory transistor shown in FIG. FIG. 10 is an impurity concentration characteristic diagram before arsenic ion implantation, and FIG.
FIG. 4 is a graph showing impurity concentration characteristics after arsenic ion implantation. As shown in FIGS. 10 and 11, the net impurity concentration in the lower portion 8b of the P-type region is lower after phosphorus ion implantation.
【００２９】また、このとき、注入されるリンイオンが
Ｐ型領域下部８ｂに、主に到達するように注入時の加速
電圧を設定すれば、Ｐ型領域下部８ｂの正味の不純物濃
度をＰ型半導体基板１と同等にすることができる。つま
り、Ｐ型領域下部８ｂを完全にキャンセルすることがで
きる。そして、第１実施形態と同様に、図８（ｆ）に示
すように、ドレイン６ｂ側をフォトレジスト９で覆い、
ソース６ａ側にリンイオンを注入して高いソース耐圧を
確保するためのソース電界緩和層１０を形成する。そし
て、図８（ｇ）に示すように、ＢＰＳＧ膜等の層間絶縁
膜１１を形成し、この層間絶縁膜１１にコンタクト孔を
空け、ソース電極１２ａ、ドレイン電極１２ｂを形成し
て、フラッシュメモリトランジスタが完成する。At this time, if the acceleration voltage at the time of implantation is set so that the implanted phosphorus ions mainly reach the lower portion 8b of the P-type region, the net impurity concentration of the lower portion 8b of the P-type region can be reduced. It can be made equivalent to the substrate 1. That is, the lower part 8b of the P-type region can be completely canceled. Then, similarly to the first embodiment, as shown in FIG. 8F, the drain 6b side is covered with a photoresist 9, and
Phosphorus ions are implanted into the source 6a to form a source electric field relaxation layer 10 for securing a high source breakdown voltage. Then, as shown in FIG. 8 (g), an interlayer insulating film 11 such as a BPSG film is formed, a contact hole is formed in the interlayer insulating film 11, a source electrode 12a and a drain electrode 12b are formed, and a flash memory transistor is formed. Is completed.
【００３０】上述したように、Ｎ型不純物を所定角度θ
3 でイオン注入することにより、さらに効果的にＰ型領
域下部８ｂの濃度を低くすることができ、Ｐ型領域側部
８ａの濃度のみを高くしたＰポケット構造を形成するこ
とができる。これにより、より効果的に第１実施形態と
同様の効果が得られる。なお、フラッシュメモリトラン
ジスタは、通常多数のビットを同時に形成するため、各
ビットが近接していてイオン注入の角度θ2 をあまり十
分に取れない場合においては、リンイオン等を注入して
Ｐ型領域下部８ｂにおける正味の不純物濃度を調節する
方法は有効である。As described above, the N-type impurity is deposited at a predetermined angle θ.
By performing ion implantation in step 3 , the concentration of the P-type region lower portion 8b can be more effectively reduced, and a P-pocket structure in which only the concentration of the P-type region side portion 8a is increased can be formed. Thereby, the same effect as the first embodiment can be obtained more effectively. Since a flash memory transistor normally forms a large number of bits at the same time, when each bit is close to each other and the ion implantation angle θ 2 cannot be sufficiently obtained, phosphorus ions or the like are implanted to form a lower portion of the P-type region. The method of adjusting the net impurity concentration in 8b is effective.
【００３１】なお、本実施形態においては、角度θ1 と
角度θ2 の大小関係は、第１、第２実施形態に示すよう
に角度θ1 ＜角度θ2 でなくてもよく、例えば、角度θ
1 ＝角度θ2 であってもよい。具体的には、電界緩和層
７の周囲にＰ型領域８が形成できるように加速電圧、ド
ーズ量を調整して、ボロンイオン注入を行ったのち、そ
れに合わせて角度θ3 を調整すればよいため、角度θ1
＞角度θ2 であってもよい。 （他の実施形態）第１、第２実施形態において、半導体
基板１にＰ型半導体を用いて、ソース６ａ、ドレイン６
ｂ、電界緩和層７をそれぞれＮ型不純物にて形成してい
るが、半導体基板１にＮ型半導体を用いて、ソース６ａ
等をＰ型不純物を用いて形成してもよい。また、必要に
応じてウェル領域を形成し、その領域に上記第１、第２
実施形態に示した半導体記憶装置を形成してもよい。In the present embodiment, the magnitude relationship between the angle θ 1 and the angle θ 2 may not be the angle θ 1 <the angle θ 2 as shown in the first and second embodiments. θ
It may be a 1 = angle theta 2. Specifically, after adjusting the acceleration voltage and the dose so that the P-type region 8 can be formed around the electric field relaxation layer 7, boron ions are implanted, and the angle θ 3 may be adjusted accordingly. The angle θ 1
> May be an angle θ 2. (Other Embodiments) In the first and second embodiments, the source 6a and the drain 6 are formed by using a P-type semiconductor for the semiconductor substrate 1.
b, the electric field relaxation layer 7 is formed of an N-type impurity, respectively.
May be formed using a P-type impurity. Further, a well region is formed if necessary, and the first and second wells are formed in the well region.
The semiconductor memory device described in the embodiment may be formed.
【図１】本発明の一実施形態における半導体装置の断面
図である。FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
【図２】第１実施形態におけるフラッシュメモリトラン
ジスタの製造手順を示す工程図である。FIG. 2 is a process chart showing a procedure for manufacturing a flash memory transistor in the first embodiment.
【図３】熱処理前における各イオンの分布図である。FIG. 3 is a distribution diagram of each ion before a heat treatment.
【図４】熱処理後における各イオンの分布図である。FIG. 4 is a distribution diagram of each ion after heat treatment.
【図５】ボロンイオンをθ2 ＝３０度にてイオン注入を
行ったときにおける各イオンの分布図である。FIG. 5 is a distribution diagram of boron ions when boron ions are implanted at θ 2 = 30 degrees.
【図６】ボロンイオンをθ2 ＝４５度にてイオン注入を
行ったときにおける各イオンの分布図である。FIG. 6 is a distribution diagram of each ion when boron ions are implanted at θ 2 = 45 degrees.
【図７】ボロンイオンをθ2 ＝７５度にてイオン注入を
行ったときにおける各イオンの分布図である。FIG. 7 is a distribution diagram of boron ions when ions are implanted at θ 2 = 75 degrees.
【図８】第２実施形態におけるフラッシュメモリトラン
ジスタの製造手順を示す工程図である。FIG. 8 is a process chart showing a procedure for manufacturing a flash memory transistor according to the second embodiment.
【図９】フラッシュメモリトランジスタの模式図であ
る。FIG. 9 is a schematic diagram of a flash memory transistor.
【図１０】リンイオン注入前におけるイオン濃度を示す
説明図である。FIG. 10 is an explanatory diagram showing an ion concentration before phosphorus ion implantation.
【図１１】リンイオン注入後におけるイオン濃度を示す
説明図である。FIG. 11 is an explanatory diagram showing ion concentration after phosphorus ion implantation.
【図１２】従来におけるフラッシュメモリトランジスタ
の製造手順を示す工程図である。FIG. 12 is a process chart showing a conventional procedure for manufacturing a flash memory transistor.
１…Ｐ型半導体基板、２…第１のゲート絶縁膜、３…フ
ローティングゲート、４…第２のゲート絶縁膜、５…コ
ントロールゲート、６ａ…ソース、６ｂ…ドレイン、７
…電界緩和層、８…Ｐ型領域、８ａ…Ｐ型領域側部、８
ｂ…Ｐ型領域下部。DESCRIPTION OF SYMBOLS 1 ... P type semiconductor substrate, 2 ... First gate insulating film, 3 ... Floating gate, 4 ... Second gate insulating film, 5 ... Control gate, 6a ... Source, 6b ... Drain, 7
... Electric field relaxation layer, 8 ... P-type region, 8a ... P-type region side, 8
b: Lower part of P-type region.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 21/336 ──────────────────────────────────────────────────の Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/78 21/336
Claims (7)
に形成された第２導電型のソース（６ａ）、ドレイン
（６ｂ）と、 前記ソース（６ａ）、ドレイン（６ｂ）間のチャネル領
域の上部にゲート絶縁膜（２、４）を介して形成された
２層ゲート電極（３、５）と、 前記ドレイン（６ｂ）の前記チャネル領域側に形成され
た第２導電型の電界緩和層（７）と、 前記電界緩和層（７）の前記チャネル領域側に形成さ
れ、前記半導体基板（１）よりも不純物濃度の高い第１
導電型領域（８ａ）を有し、 前記電界緩和層（７）の底面に接する第１導電型領域
（８ｂ）は、前記電界緩和層（７）の前記チャネル領域
側に形成された前記第１導電型領域（８ａ）よりも正味
の不純物濃度が低くなっていることを特徴とする半導体
記憶装置。A first conductive type source (6a) and a drain (6b) formed on a surface layer of a first conductive type semiconductor substrate (1); and a source (6a) and a drain (6b). A two-layer gate electrode (3, 5) formed above the channel region via a gate insulating film (2, 4); and a second conductivity type electric field formed on the channel region side of the drain (6b). A relaxing layer (7); a first layer formed on the channel region side of the electric field relaxing layer (7) and having a higher impurity concentration than the semiconductor substrate (1).
A first conductivity type region (8b) having a conductivity type region (8a) and in contact with a bottom surface of the electric field relaxation layer (7) is provided on the channel region side of the electric field relaxation layer (7). A semiconductor memory device characterized in that the net impurity concentration is lower than the conductivity type region (8a).
域（８ｂ）は、前記半導体基板（１）よりも正味の不純
物濃度が高くなっていることを特徴とする請求項１に記
載の半導体記憶装置。2. The semiconductor device according to claim 1, wherein a region (8b) in contact with the bottom surface of the electric field relaxation layer (7) has a higher net impurity concentration than the semiconductor substrate (1). Semiconductor storage device.
ト絶縁膜（２、４）を介して２層ゲート電極（３、５）
を形成し、この２層ゲート電極（３、５）の両側に位置
する前記半導体基板（１）の表層部に第２導電型のソー
ス（６ａ）、ドレイン（６ｂ）を形成する工程と、 前記２層ゲート電極（３、５）をマスクにして、前記半
導体基板（１）の垂直方向に対して第１の角度（θ1 ）
をもって斜めイオン注入を行い、第２導電型の電界緩和
層（７）を形成する工程と、 前記２層ゲート電極（３、５）をマスクにして、前記半
導体基板（１）の垂直方向に対して前記第１の角度（θ
1 ）よりも大きな第２の角度（θ2 ）をもって斜めイオ
ン注入を行い、前記電界緩和層（７）のチャネル領域側
及び前記電界緩和層（７）の底面に接する領域に第１導
電型領域（８ａ、８ｂ）を形成する工程とを備えたこと
を特徴とする半導体記憶装置の製造方法。3. A two-layer gate electrode (3, 5) on a semiconductor substrate (1) of a first conductivity type via a gate insulating film (2, 4).
Forming a source (6a) and a drain (6b) of the second conductivity type in a surface layer portion of the semiconductor substrate (1) located on both sides of the two-layer gate electrodes (3, 5); Using the two-layer gate electrodes (3, 5) as a mask, a first angle (θ 1 ) with respect to the vertical direction of the semiconductor substrate ( 1 )
Forming an electric field relaxation layer (7) of the second conductivity type by oblique ion implantation, and using the two-layer gate electrodes (3, 5) as a mask in a direction perpendicular to the semiconductor substrate (1). And the first angle (θ
1 ) The oblique ion implantation is performed at a second angle (θ 2 ) larger than 1 ), and the first conductivity type region is formed in a region in contact with the channel region side of the electric field relaxation layer (7) and the bottom surface of the electric field relaxation layer (7). (8a, 8b). A method for manufacturing a semiconductor memory device, comprising:
にして前記第２の角度（θ2 ）よりも小さな第３の角度
（θ3 ）をもって斜めイオン注入を行い、前記電界緩和
層（７）の底面に接する領域に形成された第１導電型領
域（８ｂ）の正味の不純物濃度を低くする工程とを備え
たことを特徴とする請求項３に記載の半導体記憶装置の
製造方法。4. An oblique ion implantation at a third angle (θ 3 ) smaller than the second angle (θ 2 ) using the two-layer gate electrodes (3, 5) as a mask, 4. The method according to claim 3, further comprising the step of reducing the net impurity concentration of the first conductivity type region (8b) formed in the region in contact with the bottom surface of (7). .
ト絶縁膜（２、４）を介して２層ゲート電極（３、５）
を形成し、この２層ゲート電極（３、５）の両側に位置
する前記半導体基板（１）の表層部に第２導電型のソー
ス（６ａ）、ドレイン（６ｂ）を形成する工程と、 ドレイン（６ｂ）のチャネル領域側に、イオン注入によ
り、電界緩和層（７）を形成する工程と、 前記イオン注入を行う角度と異なる角度でイオン注入を
行い、前記電界緩和層（７）の前記チャネル領域側及び
前記電界緩和層（７）の底面に接する領域に不純物濃度
が前記半導体基板（１）よりも高い第１導電型領域（８
ａ、８ｂ）を形成する工程とを有し、 前記電界緩和層（７）の前記チャネル領域側に形成する
第１導電型領域（８ａ）は、前記電界緩和層（７）の底
面に接する領域に形成する第１導電型領域（８ｂ）より
も正味の不純物濃度を高くすることを特徴とする半導体
記憶装置の製造方法。5. A two-layer gate electrode (3, 5) on a semiconductor substrate (1) of a first conductivity type via a gate insulating film (2, 4).
Forming a source (6a) and a drain (6b) of the second conductivity type on the surface layer portion of the semiconductor substrate (1) located on both sides of the two-layer gate electrodes (3, 5); Forming a field relaxation layer (7) by ion implantation on the channel region side of (6b); and performing ion implantation at an angle different from the angle at which the ion implantation is performed, thereby forming the channel of the field relaxation layer (7). A first conductivity type region (8) having a higher impurity concentration than the semiconductor substrate (1) is formed in a region side and a region in contact with the bottom surface of the electric field relaxation layer (7).
a, 8b), wherein the first conductivity type region (8a) formed on the channel region side of the electric field relaxation layer (7) is in contact with the bottom surface of the electric field relaxation layer (7) A method of manufacturing the semiconductor memory device, wherein the net impurity concentration is higher than that of the first conductivity type region (8b) formed in the semiconductor memory device.
ト絶縁膜（２、４）を介して２層ゲート電極（３、５）
を形成し、この２層ゲート電極（３、５）の両側である
前記半導体基板（１）の表層部に第２導電型のソース
（６ａ）、ドレイン（６ｂ）を形成する工程と、 前記２層ゲート電極（３、５）をマスクにしてイオン注
入を行い、第２導電型の電界緩和層（７）を形成する工
程と、 前記２層ゲート電極（３、５）をマスクにしてイオン注
入を行い、前記電界緩和層（７）の側面側及び底面に接
する領域に第１導電型領域（８ａ、８ｂ）を形成する工
程と、 前記２層ゲート電極（３、５）をマスクにしてイオン注
入を行い、前記電界緩和層（７）の底面に接する領域に
形成された第１導電型領域（８ｂ）の正味の不純物濃度
を低くする工程と、 を備えたことを特徴とする半導体記憶装置の製造方法。6. A two-layer gate electrode (3, 5) on a semiconductor substrate (1) of a first conductivity type via a gate insulating film (2, 4).
Forming a source (6a) and a drain (6b) of the second conductivity type on the surface layer of the semiconductor substrate (1) on both sides of the two-layer gate electrodes (3, 5); Ion implantation using the layer gate electrodes (3, 5) as a mask to form a second conductivity type electric field relaxation layer (7); and ion implantation using the two-layer gate electrodes (3, 5) as a mask. Forming a first conductivity type region (8a, 8b) in a region in contact with the side surface and the bottom surface of the electric field relaxation layer (7); and ionizing using the two-layer gate electrode (3, 5) as a mask. Implanting to lower the net impurity concentration of the first conductivity type region (8b) formed in the region in contact with the bottom surface of the electric field relaxation layer (7). Manufacturing method.
成する工程におけるイオン注入は、前記半導体基板
（１）の垂直方向に対して所定角度（θ2 ）をもって行
い、 前記第１導電型領域（８ｂ）の正味の不純物濃度を低く
する工程におけるイオン注入は、前記所定角度（θ2 ）
よりも小さい角度（θ3 ）で行うことを特徴とする請求
項６に記載の半導体記憶装置の製造方法。7. The ion implantation in the step of forming the first conductivity type regions (8a, 8b) is performed at a predetermined angle (θ 2 ) with respect to a vertical direction of the semiconductor substrate (1). The ion implantation in the step of lowering the net impurity concentration in the mold region (8b) is performed at the predetermined angle (θ 2 ).
7. The method for manufacturing a semiconductor memory device according to claim 6, wherein the method is performed at an angle smaller than the angle (θ 3 ).
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905396A JPH10144809A (en) | 1996-11-11 | 1996-11-11 | Method for manufacturing semiconductor memory |
| US08/966,707 US6236085B1 (en) | 1996-11-11 | 1997-11-10 | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905396A JPH10144809A (en) | 1996-11-11 | 1996-11-11 | Method for manufacturing semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144809A true JPH10144809A (en) | 1998-05-29 |
Family
ID=17867606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29905396A Pending JPH10144809A (en) | 1996-11-11 | 1996-11-11 | Method for manufacturing semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144809A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184879A (en) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | Semiconductor device and manufacturing method thereof |
| US6445617B1 (en) | 1999-02-19 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory |
-
1996
- 1996-11-11 JP JP29905396A patent/JPH10144809A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010021560A (en) * | 1999-02-19 | 2010-01-28 | Renesas Technology Corp | Nonvolatile semiconductor memory, method of driving the same, method of operating the same, and method of manufacturing the same |
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