JPH04190329A - Display device - Google Patents
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
「発明の利用分野」
本発明は、アクティブ型表示装置、特にアクティブ型液
晶表示装置に関するもので、それぞれの画素に相補型に
Ｐチャネル型およびＮチャネル型の２つの薄膜型絶縁ゲ
イト電界効果トランジスタ（以下ＴＰＴという）を設け
てピクセルを構成せしめたものである。また、それを補
償するため、画素または／および相補型の薄膜トランジ
スタ（以下Ｃ／ＴＰＴという）を２つまたはそれ以上と
したものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an active type display device, particularly an active type liquid crystal display device. A pixel is constructed by providing an insulated gate field effect transistor (hereinafter referred to as TPT). In order to compensate for this, two or more pixels or/and complementary thin film transistors (hereinafter referred to as C/TPTs) are provided.
「従来の技術」
従来、ＴＰＴを用いたアクティブ型の液晶表示装置か知
られている。この場合、ＴＰＴにはアモルファスまたは
多結晶構造の半導体を用い、１つの画素にＰまたはＮ型
のいずれか一方の導電型のみのＴＰＴを用いたものであ
る。即ち、一般にはＮチャネル型ＴＰＴ（ＮＴＦＴとい
う）を画素に直列に連結している。その代表例を第１図
に示す。"Prior Art" Active type liquid crystal display devices using TPT have been known in the past. In this case, an amorphous or polycrystalline semiconductor is used for the TPT, and a TPT of only one conductivity type, P or N type, is used for one pixel. That is, generally, N-channel TPTs (referred to as NTFTs) are connected in series to pixels. A typical example is shown in FIG.
第１図において、液晶（１２）を有し、それに直列に連
結してＮＴＦＴ（ＩＩ）を設け、これをマトリクス配列
せしめた。一般には６４０ Ｘ４８Ｑまたは１２６０
Ｘ ９６０と多くするか、この図面ではそれと同じ意味
で単純に２×２のマトリクス配列をさせた。このそれぞ
れの画素に対し周辺回路（１６）、 （１７）より電圧
を加え、所定の画素を選択的にオンとし、他の画素をオ
フとした。するとこのＴＰＴ （１１）のオン、オフ特
性か一般に良好な場合、コントラストの大きい液晶表示
装置を作ることかできる。しかし、実際にかかる液晶表
示装置を製造してみると、ＴＰＴの出力即ち液晶にとっ
ての入力（液晶電位という）の電圧ＶＬＣ（１０）は、
しばしば“１”（Ｈｉｇｈ）となるへき時に“１“（Ｈ
ｉｇｈ）にならず、また、逆に“０”（Ｌｏｗ）となる
べき時に“０”（Ｌｏｗ）にならない。液晶（１２）は
その動作において本来絶縁性であり、また、ＴＰＴがオ
フの時に液晶電位（ＶＬｏ）は浮いた状態になる。In FIG. 1, a liquid crystal (12) is provided, and NTFTs (II) are provided in series with the liquid crystal (12), which are arranged in a matrix. Generally 640 x 48Q or 1260
X960, or simply arranged in a 2x2 matrix in this drawing. A voltage was applied to each pixel from the peripheral circuits (16) and (17) to selectively turn on a predetermined pixel and turn off the other pixels. Then, if the on/off characteristics of this TPT (11) are generally good, a liquid crystal display device with high contrast can be produced. However, when such a liquid crystal display device is actually manufactured, the voltage VLC(10) of the output of the TPT, that is, the input to the liquid crystal (referred to as liquid crystal potential) is
“1” (H) often becomes “1” (High).
In addition, it does not become "0" (Low) when it should be "0" (Low). The liquid crystal (12) is inherently insulating in its operation, and the liquid crystal potential (VLo) is in a floating state when the TPT is off.
この液晶（１２）は等価的にキャパシタであるため、そ
こに蓄積された電荷によりＶＬＣが決められる。Since this liquid crystal (12) is equivalently a capacitor, VLC is determined by the charge accumulated there.
この電荷は液晶がＲＬＣて比較的小さい抵抗となったり
、ゴミ、イオン性不純物の存在によりリークしたり、ま
たＴＦＴのゲイト絶縁膜のピンホールによりＲｏ、（１
５）が生じた場合にはそこから電荷がもれ、■、。は中
途半端な状態になってしまう。このため１つのパネル中
に２０万〜５００万個の画素を有する液晶表示装置にお
いては、高い歩留まりを成就することかできない。特に
液晶（１２）は一般にはＴＮ（ツィステッドネマティッ
ク）液晶か用いられる。その液晶の配向のためにそれぞ
れの電極上にラビングした配向膜を設ける。このラビン
グ工程のため発生する静電気により弱い絶縁破壊か起こ
り、隣の画素との間または隣の導線との間でリークした
り、またゲイト絶縁膜か弱く、リークをしたりしてしま
う。This charge is caused by RLC of the liquid crystal, which has a relatively small resistance, by leakage due to the presence of dust and ionic impurities, and by pinholes in the gate insulating film of the TFT, Ro, (1
When 5) occurs, charge leaks from there, ■. ends up in a halfway state. For this reason, a high yield cannot be achieved in a liquid crystal display device having 200,000 to 5,000,000 pixels in one panel. In particular, the liquid crystal (12) is generally a TN (twisted nematic) liquid crystal. A rubbed alignment film is provided on each electrode to align the liquid crystal. The static electricity generated due to this rubbing process causes a weak dielectric breakdown, resulting in leakage between adjacent pixels or adjacent conductive lines, or weak gate insulating films, resulting in leakage.
アクティブ型の液晶表示装置においては、液晶電位を１
フレームの間はたえず初期値と同じ値として所定のレベ
ルを保つことがきわめて重要である。しかし実際は不良
が多く、必ずしも成就しないのが実情である。In active type liquid crystal display devices, the liquid crystal potential is set to 1
It is very important that the predetermined level is constantly maintained at the same initial value during the frame. However, the reality is that there are many defects and this is not always possible.
また液晶材料か強誘電性液晶であると、注入電流を大き
く必要とする。このためにはＴＰＴを大きくして電流マ
ージンを大きくとらなければならないという欠点がある
。Furthermore, if the material is a liquid crystal material or a ferroelectric liquid crystal, a large injection current is required. For this purpose, there is a drawback that the TPT must be made large to ensure a large current margin.
「発明の目的」
本発明はこのような問題を解決し、より電流ヤージンを
大とする、即ち応答速度を大とする。また各ピクセルに
おける画素の電位、即ち液晶電位Ｖ ｔ、ｃが“１”、
“０”に充分安定して固定され、■フレーム中にそのレ
ベルかドリフトしないようにしたものである。``Object of the Invention'' The present invention solves these problems and increases the current yardage, that is, increases the response speed. Further, the pixel potential in each pixel, that is, the liquid crystal potential Vt,c is "1",
It is fixed sufficiently stably at "0" and does not drift at that level during the frame.
「発明の構成Ｊ
本発明は、アクティブ型表示装置、特にアクティブ型液
晶表示装置におけるそれぞれのピクセルの一方の画素を
構成する電極、例えば透明導電膜の電極に相補型のＴＰ
Ｔの出力端を連結せしめたものである。即ちマトリクス
配列したすべての画素にＰチャネル型のＴＰＴ （以下
ＰＴＦＴという）とＮＴＦＴとを相補型（以下Ｃ／ＴＰ
Ｔという）として連結し、それぞれのピクセルの１つを
構成せしめたものである。“Structure of the Invention J” The present invention provides a complementary TP for an electrode constituting one of each pixel in an active display device, particularly an active liquid crystal display device, for example, an electrode of a transparent conductive film.
The output ends of T are connected. In other words, all pixels arranged in a matrix are equipped with a P-channel type TPT (hereinafter referred to as PTFT) and a complementary type NTFT (hereinafter referred to as C/TP).
(referred to as T) to form one of each pixel.
１つの画素に２つまたはそれ以上のＣ／ＴＰＴを連結し
て１つのピクセルを構成せしめてもよい。さらに１つの
ピクセルを２つまたはそれ以上に分割し、それぞれにＣ
／ＴＰＴを１つまたは複数個連結してもよい。One pixel may be configured by connecting two or more C/TPTs to one pixel. Furthermore, one pixel is divided into two or more, each with C
/TPT may be concatenated one or more times.
本発明の代表例を第２図、第３図、第４図に回路図とし
て示す。実際のパターンレイアウト（配置図）の例をそ
れぞれに対応して第６図、第７図、第８図に示す。Representative examples of the present invention are shown as circuit diagrams in FIGS. 2, 3, and 4. Examples of actual pattern layouts (arrangement diagrams) are shown in FIGS. 6, 7, and 8, respectively.
第２図の２×２のマトリクスの例においてＰＴＦＴとＮ
ＴＦＴとのゲイトを互いに連結し、さらにＹ軸方向の線
Ｙ線という）Ｖ、、（２２）、またはＶ ｃｃ’ （２
２”）に連結した。またＣ／ＴＰＴの共通出力端を液晶
（１２）に連結している。ＰＴＦＴの入力端（ＶＤ、側
）をＸ軸方向向の線Ｘ線トイウ）Ｖ ｎｏ（１８）、
Ｖ ｏｏ−（１８’ ）！：：連結し、ＮＴＦＴの入力
端（Ｖ、、側）をＶｓｓ（１９）、 Ｖｓｓ’ （１９
’ ）に連結させテイル。するとＶ 、、（１８）、
Ｖ Ｇ、（２２）が“ｉ”の時液晶電位（Ｖ ＬｃＸＩ
Ｏ）は“０”となり、またＶ。０（Ｉ８）が’１” 、
ＶＯＧ（２２）が０”の時、液晶電位（ｌＯ）は“ｌ”
となる。そして液晶（１２）の画素（１２）は反対の電
極（２３）（一般には接地電位（１３））に対して“１
”となるとき、オンとなる。逆に液晶電位（１０）か“
０“のとき液晶はオフとなる。In the 2×2 matrix example in Figure 2, PTFT and N
The gates of the TFTs are connected to each other, and a line in the Y-axis direction called Y line) V, , (22), or V cc' (2
The common output end of the C/TPT is connected to the liquid crystal (12).The input end (VD, side) of the PTFT is connected to the ),
Voo-(18')! :: Connect the input end (V,, side) of NTFT to Vss (19), Vss' (19
') and connect it to the tail. Then V,, (18),
When V G, (22) is “i”, the liquid crystal potential (V LcXI
O) becomes “0” and V again. 0 (I8) is '1',
When VOG (22) is 0", the liquid crystal potential (lO) is "l"
becomes. The pixel (12) of the liquid crystal (12) is "1" with respect to the opposite electrode (23) (generally ground potential (13)).
”, it turns on. Conversely, when the liquid crystal potential (10) or “
When the value is 0'', the liquid crystal is turned off.
かくの如く液晶電位（Ｖ Ｌ、）（１０）はＶ ｏ、（
１８）、またはＶ８．（１９）のいずれかに固定させ得
るため、フローティングとなることかない。Thus, the liquid crystal potential (V L, ) (10) is V o, (
18), or V8. Since it can be fixed to either (19), there is no possibility of floating.
第３図の例において、Ｘ線Ｖ ＤＤ（１８）、 Ｖ ５
ｓ（１９）。In the example of FIG. 3, the X-rays V DD (18), V 5
s (19).
Ｖ ＤＪ（１８’ ）、 Ｖ ５ｓ（１９°）に対し、
Ｙ線ｆｉＶＧＧ（２２）。For V DJ (18') and V 5s (19°),
Y line fiVGG (22).
Ｖ ｃａ’ （２２’ ）を第１のＣ／ＴＰＴを構成す
るＰＴＦＴ（２１）。V ca'(22') is a PTFT (21) that constitutes the first C/TPT.
ＮＴＦＴ（１１）、第２のＣ／ＴＰＴを構成するＰＴＦ
Ｔ（２１’ ）、 ＮＴＦＴ（１１’）を共通してＶＧ
Ｇ（２２）に連結せしめた。またその２つのＣ／ＴＰＴ
の出力を共通にして１つの液晶（１２）の一方の電極で
ある画素（３３）に連結させている。かくすると、２つ
のＰＴＦＴまたは２つのＮＴＦＴのいずれか一方がショ
ートしてもレーザ光照射て破壊させ冗長度をもたせたＣ
／ＴＰＴを有せしめる。NTFT (11), PTF forming the second C/TPT
T (21') and NTFT (11') are commonly VG.
It was linked to G(22). Also, those two C/TPTs
The outputs of the two are connected in common to a pixel (33) which is one electrode of one liquid crystal (12). In this way, even if one of the two PTFTs or two NTFTs is shorted, the laser beam can be irradiated to destroy it, providing redundancy.
/TPT.
第４図は１つのピクセル（３４）において、２つの画素
（３３）、 （３３”）とそのそれぞれに対応してＣ／
ＴＰＴを２つ設けたものである。２つのＣ／ＴＰＴのゲ
イト電極を共通とせしめ、第１の入力を行う。またそれ
ぞれのＣ／ＴＰＴのそれぞれのＰＴＦＴおよびそれぞれ
（７）ＮＴＦＴ（７）入力をＶａｎ（１８）、 Ｖｓｓ
（１９）ニ連結したものである。かくすることにより、
１つのピクセルの２つの画素のうち一方がＴＰＴの不良
等により非動作となっても、他方が動作するため、マト
リクス構成動作において不良か目立ちにくいという特長
を有する。Figure 4 shows two pixels (33) and (33'') in one pixel (34) and their corresponding C/C/
Two TPTs are provided. The gate electrodes of the two C/TPTs are made common and the first input is performed. In addition, each PTFT and (7) NTFT (7) input of each C/TPT is connected to Van (18), Vss
(19) Two are connected. By doing so,
Even if one of the two pixels of one pixel becomes inactive due to a TPT defect or the like, the other operates, so it has the advantage that it is difficult to notice whether the defect is defective in the matrix configuration operation.
以下に実施例に基づき、本発明を示す。The present invention will be illustrated below based on Examples.
「実施例１」
この実施例は実施例２．３．４および５を構成せしめる
ためのもので第９図を用いて示す。"Example 1" This example is for configuring Examples 2, 3, 4 and 5, and is shown using FIG. 9.
ガラス基板にＣ／ＴＰＴを作らんとした時の製造工程を
第９図（Ａ）〜（Ｆ）に基づき示す。The manufacturing process for making C/TPT on a glass substrate is shown based on FIGS. 9(A) to 9(F).
第９図（Ａ）において、ＮＯガラス（日本電気硝子部）
、ＬＨ−３０（ＨＯＹＡ製）、バイコール７９１３
（コーニング製）等の７００°Ｃ以下、例えば約６００
″Ｃの熱処理に耐え得る石英ガラス等の高価でないガラ
ス上にマグネトロンＲＦ（高周波）スパッタ法を用いて
ブロッキング層（３６）としての酸化珪素膜を１０００
〜３０００人の厚さに作製した。In Figure 9 (A), NO glass (Nippon Electric Glass Department)
, LH-30 (manufactured by HOYA), Vycor 7913
(manufactured by Corning) etc. below 700°C, e.g. approximately 600°C
A silicon oxide film as a blocking layer (36) is deposited on an inexpensive glass such as quartz glass that can withstand heat treatment of
It was made to a thickness of ~3000 people.
プロセス条件は酸素１００％雰囲気、成膜温度１５０°
Ｃ１出力４００〜８００Ｗ、圧力０．５Ｐａとした。タ
ーゲットに石英または単結晶シリコンを用いた成膜速度
は３０〜１００人／分であった。Process conditions are 100% oxygen atmosphere, film formation temperature 150°
The C1 output was 400 to 800 W and the pressure was 0.5 Pa. The film formation rate using quartz or single crystal silicon as a target was 30 to 100 persons/min.
この上にシリコン膜をＬＰＧＶＤ（減圧気相）法、スパ
ッタ法またはプラズマＣＶＤ法により形成した。A silicon film was formed thereon by LPGVD (low pressure vapor phase), sputtering, or plasma CVD.
減圧気相法で形成する場合、結晶化温度よりも１００〜
２００°Ｃ低い４５０〜５５０°Ｃ１例えば５３０°Ｃ
てジシラ：／ （ＳｉｚＨｇ）またＩｔ ） ’Ｊ シ
ーｆｙ ン（ＳｉｓＨｇ＞をＣＶＤ装置に供給して成膜
した。反応炉内圧力は３０〜３００Ｐａｔした。成膜速
度は５０〜２５０人／分てあった。When formed by a reduced pressure vapor phase method, the temperature is 100 to
200°C lower 450-550°C1 e.g. 530°C
A film was formed by supplying SisHg> to a CVD apparatus.The pressure inside the reactor was 30-300 Pat.The film-forming rate was 50-250 persons/min. there were.
ＮＴＥＴとＰＴＦＴとのスレッシュホールド電圧（Ｖｔ
ｈ）を概略同一に制御するため、ホウ素をジボランを用
いてｌＸｌ０”〜Ｉ ＸＩＯ”ｃｍ−”の濃度として成
膜中に添加してもよい。Threshold voltage (Vt) between NTET and PTFT
In order to control h) to be approximately the same, boron may be added during film formation using diborane at a concentration of 1X10'' to 1XIO''cm-''.
スパッタ法で行う場合、スパッタ前の背圧を１ｘｌＯ−
’Ｐａ以下とし、単結晶シリコンをターゲットとして、
アルゴンに水素を２０〜８０％混入した雰囲気で行った
。例えばアルゴン２０％、水素８０％とした。成膜温度
は１５０°Ｃ１周波数は１３．５６ＭＨｚ、スパッタ出
力は４００〜８００Ｗとした。圧力は０．５Ｐａであっ
た。When using the sputtering method, the back pressure before sputtering is 1xlO-
'Pa or less, targeting single crystal silicon,
The test was carried out in an atmosphere containing 20 to 80% hydrogen in argon. For example, 20% argon and 80% hydrogen were used. The film forming temperature was 150°C, the frequency was 13.56 MHz, and the sputtering power was 400 to 800 W. The pressure was 0.5 Pa.
プラズマＣＶＤ法により珪素膜を作製する場合、温度は
例えば３００°Ｃとし、モノシラン（ＳｉＨ２）または
ジシラン（Ｓｉ□Ｈ，）を用いた。これらをＰＣＶＤ装
置内に導入し、１３．５６ＭＨｚの高周波電力を加えて
成膜した。When producing a silicon film by plasma CVD, the temperature was, for example, 300° C., and monosilane (SiH2) or disilane (Si□H,) was used. These were introduced into a PCVD apparatus, and a film was formed by applying high frequency power of 13.56 MHz.
これらの方法によって形成された被膜は、酸素か５ Ｘ
１０”ｃｍ−’以下であることか好ましい。この酸素
濃度が高いと、結晶化させにくく、熱アニール温度を高
（または熱アニール時間を長くしなければならない。ま
た少なすぎると、バックライトによりオフ状態のリーク
電流か増加してしまう。The films formed by these methods are free from oxygen or 5X
It is preferable that the oxygen concentration be 10"cm-' or less. If this oxygen concentration is high, it will be difficult to crystallize, and the thermal annealing temperature will have to be high (or the thermal annealing time will be long. Also, if it is too low, the backlight will turn off. The state leakage current will increase.
そのため４Ｘ１０”〜４ Ｘ １０”Ｃｍ−”の範囲と
した。Therefore, the range was set to 4X10'' to 4X10''Cm-''.
水素は４ Ｘ １０”ｃｍ”であり、珪素４ Ｘ １０
２２ｃｍ−３として比較すると１以下％であった。Hydrogen is 4 x 10"cm" and silicon is 4 x 10"cm"
When compared at 22 cm-3, it was 1% or less.
本発明において、ソース、ドレインに対してより結晶化
を助長させるため、酸素濃度を７Ｘ１０”ｃｍ−”以下
、好ましくは７ Ｘ １０”ｃｍ−３以下とし、ピクセ
ル構成するＴＰＴのチャネル形成領域のみに酸 −素を
イオン注入法により５ＸＩＯ”〜５ Ｘ ＩＯ”ｃｍ−
’となるように添加してもよい。In the present invention, in order to promote crystallization of the source and drain, the oxygen concentration is set to 7X10"cm-" or less, preferably 7X10"cm-3 or less, and only to the channel forming region of the TPT constituting the pixel. Oxygen was ion-implanted to 5XIO" to 5XIO"cm-
' may be added so that
その時周辺回路を構成するＴＰＴには光照射かなされな
いため、この酸素の混入をより少なくし、より大きいキ
ャリア移動度を有せしめることは、高周波動作をさせる
ためる育効である。At that time, the TPT constituting the peripheral circuit is not irradiated with light, so reducing the amount of oxygen mixed in and increasing carrier mobility is an effective way to achieve high frequency operation.
かくして、アモルファス状態の珪素膜を５００〜５００
０人、例えば１５００人の厚さに作製の後、４５０〜７
００°Ｃの温度にて１２〜７０時間非酸化物雰囲気にて
中温の加熱処理した。例えば窒素または水素雰囲気（さ
て６００℃の温度で保持した。In this way, the silicon film in the amorphous state is
After fabrication to a thickness of 0, for example 1500, 450 to 7
Medium temperature heat treatment was carried out in a non-oxide atmosphere at a temperature of 00°C for 12 to 70 hours. For example, a nitrogen or hydrogen atmosphere (now maintained at a temperature of 600°C).
珪素膜の下の基板表面にアモルファス構造の酸化珪素膜
が形成されているため、この熱処理で特定の核が存在せ
ず、全体が均一に加熱アニールされる。即ち、成膜時は
アモルファス構造を有し、また水素は単に混入している
のみである。Since a silicon oxide film with an amorphous structure is formed on the substrate surface below the silicon film, no specific nuclei are present in this heat treatment, and the entire film is uniformly heated and annealed. That is, when the film is formed, it has an amorphous structure, and hydrogen is simply mixed therein.
アニールにより、珪素膜はアモルファス構造から秩序性
の高い状態に移り、一部は結晶状態を呈する。特にシリ
コンの成膜時に比較的秩序性の高い領域は特に結晶化を
して結晶状態となろうとする。しかしこれらの領域間に
存在する珪素により互いの結合がなされるため、珪素同
志は互いにひっばりあう。レーザラマン分光により測定
すると単結晶の珪素のピーク５２２ ｃｍ−’より低周
波側にシフトしたピークが観察される。それの見掛は上
の粒径は半値巾から計算すると、５０〜５００ Ａとマ
イクロクリスタルのようになっているが、実際はこの結
晶性の高い領域は多数あってクラスタ構造を有し、各ク
ラスタ間は互いに珪素同志で結合（アンカリング）がさ
れたセミアモルファス構造の被膜を形成させることがで
きた。By annealing, the silicon film changes from an amorphous structure to a highly ordered state, with some parts exhibiting a crystalline state. In particular, during silicon film formation, regions with relatively high order tend to crystallize and become crystalline. However, since the silicon existing between these regions forms bonds with each other, the silicon elements attract each other. When measured by laser Raman spectroscopy, a peak shifted to a lower frequency side than the peak of single crystal silicon, 522 cm-', is observed. The apparent grain size is calculated from the half-value width of 50 to 500 A, resembling a microcrystal, but in reality there are many highly crystalline regions with a cluster structure, and each cluster has a cluster structure. It was possible to form a film with a semi-amorphous structure in which the silicon atoms were bonded (anchored) to each other.
結果として、被膜は実質的にグレインバウンダリ（ＧＢ
という）がないといってもよい状態を呈する。キャリア
は各クラスタ間をアンカリングされた個所を通じ互いに
容易に移動し得るため、いわゆるＧＢの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホー
ル移動度（μｈ）＝ １０〜２００ｃｍ”／Ｖｓｅｃ
、電子移動度（μｅ）〜１．５〜３００ｃｍ”／Ｖｓｅ
ｃが得られる。As a result, the coating is substantially grain boundary (GB
It can be said that there is no such thing. Since carriers can easily move between each cluster through the anchored locations, the carrier mobility is higher than in polycrystalline silicon where so-called GB is clearly present. That is, Hall mobility (μh) = 10 to 200 cm”/Vsec
, electron mobility (μe) ~ 1.5 ~ 300 cm"/Vse
c is obtained.
他方、上記の如き中温でのアニールではなく、９００〜
１２００’ｃの高温アニールにより被膜を多結晶化する
と、核からの固相成長により被膜中の不純物の偏析がお
きて、ＧＢには酸素、炭素、窒素等の不純物が多くなり
、結晶中の移動度は大きいか、ＧＢでのバリア（障壁）
を作ってそこでのキャリアの移動を阻害してしまう。結
果として１０ｃｍ２／Ｖｓｅｃ以上の移動度がなかなか
得られないのが実情である。On the other hand, instead of annealing at medium temperature as described above,
When the film is made polycrystalline by high-temperature annealing at 1200'C, impurities in the film become segregated due to solid phase growth from the nuclei, and impurities such as oxygen, carbon, and nitrogen increase in the GB, causing movement in the crystal. Is the degree large? Barrier (barrier) in GB
This creates barriers to career movement there. As a result, the reality is that it is difficult to obtain a mobility of 10 cm2/Vsec or more.
即ち、本発明の実施例ではかくの如き理由により、セミ
アモルファスまたはセミクリスタル構造を存するシリコ
ン半導体を用いている。That is, for the above reasons, the embodiments of the present invention use a silicon semiconductor having a semi-amorphous or semi-crystalline structure.
第９図（Ａ）において、珪素膜を第１のフォトマスク■
にてフォトエツチングを施し、ＰＴＦＴ用の領域（２１
） （チャネル巾２０μｍ）を図面の右側に、ＮＴＦＴ
用の領域（１１）を左側に作製した。In FIG. 9(A), the silicon film is covered with a first photomask.
Photoetching was performed to create a region for PTFT (21
) (channel width 20μm) on the right side of the drawing, NTFT
A region (11) was created on the left side.
この上に酸化珪素膜をゲイト絶縁膜として５００〜２０
００人例えば１０００人の厚さに形成した。これはブロ
ッキング層としての酸化珪素膜の作製と同一条件とした
。この成膜中に弗素を少量添加し、ナトリウムイオンの
固定化をさせてもよい。On top of this, a silicon oxide film is applied as a gate insulating film with a film density of 500 to 200
For example, the thickness is 1,000. These conditions were the same as those for producing a silicon oxide film as a blocking layer. During this film formation, a small amount of fluorine may be added to immobilize sodium ions.
この後、この上側にリンが１〜ＩＯＸ １０２１０２Ｏ
”の濃度に入ったシリコン膜またはこのシリコン膜とそ
の上にモリブデン（ＭＯ）、タングステン（Ｗ）、Ｍｏ
Ｓｉ２またはＷＳｉ２どの多層膜を形成した。これを第
２のフォトマスク■にてパターニングして第９図（Ｂ）
を得た。ＰＴＦＴ用のゲイト電極（４）、 ＮＴＦＴ用
のゲイト電極（４゛）を形成した。例えばチャネル長１
０μｍ、ゲイト電極としてリンドープ珪素を０．２μｍ
、その上にモリブデンを０．３μｍの厚さに形成した。After this, phosphorus is 1 to IOX 102102O on the upper side
A silicon film with a concentration of
A multilayer film of either Si2 or WSi2 was formed. This is patterned using the second photomask ■ as shown in Figure 9 (B).
I got it. A gate electrode (4) for PTFT and a gate electrode (4') for NTFT were formed. For example, channel length 1
0 μm, 0.2 μm of phosphorus-doped silicon as the gate electrode.
, on which molybdenum was formed to a thickness of 0.3 μm.
第９図（Ｃ）において、フォトレジスト（３１”）をフ
ォトマスク■を用いて形成し、ＰＴＦＴ用のソース（５
）、ドレイン（６）に対し、ホウ素をＩ Ｘ １０１１
０ｌ５’のドーズ量をイオン注入法により添加した。In FIG. 9(C), a photoresist (31") is formed using a photomask ■, and a source (5") for PTFT is formed.
), boron is added to the drain (6) at I
A dose of 0l5' was added by ion implantation.
次に第９図（Ｄ）の如く、フォトレジスト（３１）をフ
ォトマスク■を用いて形成した。ＮＴＦＴ用のソース（
５°）、ドレイン（６゛）としてリンをＩ Ｘｌ０１５
ｃｍ−２の量、イオン注入法により添加した。Next, as shown in FIG. 9(D), a photoresist (31) was formed using a photomask (3). Source for NTFT (
5°), phosphorus as drain (6°)
It was added by ion implantation in an amount of cm-2.
これらはゲイト絶縁膜（３）を通じて行った。しかし第
６図（Ｂ）において、ゲイト電極（４）、 （４°）を
マスクとしてシリコン膜上の酸化珪素を除去し、その後
、ホウ素、リンを直接珪素膜中にイオン注入してもよい
。These were performed through the gate insulating film (3). However, in FIG. 6B, the silicon oxide on the silicon film may be removed using the gate electrodes (4), (4°) as a mask, and then boron and phosphorus ions may be directly implanted into the silicon film.
次に、６００°Ｃにて１０〜５０時間再び加熱アニール
を行った。ＰＴＦＴのソース（５）、ドレイン（６）、
ＮＴＦＴのソース（５’ ）、 ドレイン（６゛）
を不純物を活性化してＰ＋、Ｎ＋として作製した。Next, heat annealing was performed again at 600°C for 10 to 50 hours. PTFT source (5), drain (6),
NTFT source (5'), drain (6')
were prepared as P+ and N+ by activating impurities.
またゲイト電極（４）、 （４’ ）下にはチャネル形
成領域（７）、 （７°）がセミアモルファス半導体と
して形成されている。Furthermore, channel forming regions (7), (7°) are formed as semi-amorphous semiconductors under the gate electrodes (4), (4').
かくすると、セルファライン方式でありなからも１．７
００°Ｃ以上にすべての工程で温度を加えることがなく
Ｃ／ＴＰＴを作ることができる。そのため、基板材料
として、石英等の高価な基板を用いなくてもよく、本発
明の大画素の液晶表示装置にきわめて適したプロセスで
ある。In this way, even though it is a self-line method, it is 1.7
C/TPT can be made without raising the temperature above 00°C in all steps. Therefore, it is not necessary to use an expensive substrate such as quartz as the substrate material, and the process is extremely suitable for the large pixel liquid crystal display device of the present invention.
熱アニールは第９図（Ａ）、 （Ｄ）で２回行った。し
かし第９図（Ａ）のアニールは求める特性により省略し
、双方を第９図（Ｄ）のアニールにより兼ね製造時間の
短縮を図ってもよい。第９図（Ｅ）において、層間絶縁
物（８）として前記したスパッタ法により酸化珪素膜を
形成した。この酸化珪素膜の形成はＬＰＣＶＤ法、光Ｃ
ＶＤ法、常圧ＣＶＤ（ＴＥ０１−オゾン）法を用いても
よい。例えば０．２〜０．６μｍの厚さに形成し、その
後、フォトマスク■を用いて電極用の窓（３２）を形成
した。Thermal annealing was performed twice in FIGS. 9(A) and (D). However, the annealing shown in FIG. 9(A) may be omitted depending on the desired characteristics, and both may be performed by the annealing shown in FIG. 9(D) in order to shorten the manufacturing time. In FIG. 9E, a silicon oxide film was formed as an interlayer insulator (8) by the sputtering method described above. This silicon oxide film is formed using the LPCVD method and photoC
A VD method or a normal pressure CVD (TE01-ozone) method may be used. For example, it was formed to have a thickness of 0.2 to 0.6 μm, and then a window (32) for the electrode was formed using a photomask (3).
さらにこれら全体にアルミニウムをスパッタ法により形
成し、リード（９）、 （９’ ）およびコンタクト（
２９）、 （２９’ ）をフォトマスク■を用いて作製
した。Furthermore, aluminum is formed on all of these by sputtering, leading to leads (9), (9') and contacts (
29) and (29') were produced using a photomask ■.
表面を平坦化用有機樹脂（３９）例えば透光性ポリイミ
ド樹脂を塗布形成し、再度の電極穴あけをフォトマスク
■にて行った。A flattening organic resin (39) such as a translucent polyimide resin was applied to the surface, and electrode holes were again drilled using a photomask (2).
第９図（Ｆ）に示す如く２つのＴＰＴを相補とし、かつ
その出力端を液晶装置の一方の画素の電極を透明電極と
してそれに連結するため、スパッタ法によりＩＴＯ（イ
ンジューム・スズ酸化膜）を形成した。それをフォトマ
スク■によりエツチングし、電極（３３）を構成させた
。このＩＴＯは室温〜１５０°Ｃで成膜し、２００〜４
００°Ｃの酸素または大気中のアニールにより成就した
。As shown in FIG. 9(F), in order to make the two TPTs complementary and to connect their output ends to the electrode of one pixel of the liquid crystal device as a transparent electrode, ITO (indium tin oxide film) was formed by sputtering. was formed. This was etched using a photomask (3) to form an electrode (33). This ITO was formed into a film at room temperature to 150°C, and
This was achieved by annealing in oxygen or air at 00°C.
かくの如くにしてＰＴＦＴ（２１）とＮＴＦＴ（１１）
と透明導電膜の電極（３３）とを同一ガラス基板（１）
上に作製した。In this way, PTFT (21) and NTFT (11)
and the transparent conductive film electrode (33) on the same glass substrate (1).
made above.
かかるＴＰＴの特性を略記する。The characteristics of such TPT will be abbreviated.
移動度（ｔｔ ｃｍ２／Ｖｓ） Ｖ ｔｈ（Ｖ）ＰＴ
ＦＴ ２０ −５．９ＮＴＦＴ
４０ ＋５．０かかる半導体を用い
ることにより、一般に不可能とされていたＴＰＴでも大
きな移動度を作ることができた。そのため、初めて第２
図、第３図、第４図に示した液晶表示装置用の各ビクセ
ルに相補型ＴＰＴを構成させるアクティブ型液晶表示装
置を作ることができた。また周辺回路もオンガラス化（
同一基板上に同様のＴＰＴの製造プロセスで形成する方
法）が可能となった。Mobility (tt cm2/Vs) V th (V) PT
FT 20 -5.9NTFT
40 +5.0 By using such a semiconductor, it was possible to create a large mobility even with TPT, which was generally considered impossible. Therefore, for the first time, the second
It was possible to produce an active liquid crystal display device in which each pixel of the liquid crystal display device shown in FIGS. 3 and 4 has a complementary TPT. In addition, peripheral circuits are also on-glass (
This makes it possible to form TPTs on the same substrate using the same TPT manufacturing process.
「実施例２」 第６図（Ａ）に第２図に対応した実施例を示す。"Example 2" FIG. 6(A) shows an embodiment corresponding to FIG. 2.
Ｘ線としてＶＤＤ（１８）、Ｖｓｓ（１９）、Ｖ Ｄｏ
’ （１８’ ）、Ｖ＝Ｓ’（１９′）を形成した。な
おＹ線としテＶＯ，（２２）、Ｖ ａＧ’ （２２’
）を形成した。VDD (18), Vss (19), V Do as X-rays
'(18') and V=S'(19') were formed. Note that the Y line is TeVO, (22), V aG'(22'
) was formed.
図面（Ａ）は平面図であるか、そのＡ−Ａ ’の縦断面
図を第６図（Ｂ）に示す。またＢ−Ｂ’の縦断面図を第
６図（Ｃ）に示す。Drawing (A) is a plan view, or a vertical cross-sectional view taken along line A-A' is shown in FIG. 6(B). Further, a vertical cross-sectional view along line BB' is shown in FIG. 6(C).
ＰＴＦＴ（２１）をＸＪＩＶｏｏ（ｔｓ）とＹ線ＶＯＧ
（２２）との交差部に設け、ＶａＤ（１８）とＶ。０”
（２３）との交差部にも他の画素用のＰＴＦＴ（２１Ａ
）か同様に設けられている。ＮＴＦＴ（１１）ハＶ、、
（１９）とｖ。Ｇ（２２）トノ交差部ニ・ 設けられ
ている。Ｖ ＤＤｏ（１８’ ）とＶ。、（２２）との
交差部の下側には、他の画素用のＰＴＦＴが設けられて
いる。Ｃ／ＴＰＴを用いたマトリクス構成を有せしめた
。PTFT (21) with XJIVoo (ts) and Y line VOG
(22), and VaD (18) and V. 0”
There is also a PTFT (21A) for other pixels at the intersection with (23).
) or similar. NTFT (11) HaV...
(19) and v. G (22) Tonneau intersection d. Provided. V DDo (18') and V. , (22) are provided with PTFTs for other pixels. It has a matrix configuration using C/TPT.
ＰＴＦＴ（２１）は、ソース（５）の入力端のコンタク
ト（３２）を介しＸｊ！ＡＶ、バ】８）に連結され、ゲ
イト（４）は多層形成かなされたＹ線Ｖ。。（２２）に
連結されている。ドレイン（６）の出力端はコンタクト
（２９）を介して画素の電極（３３）に連結している。The PTFT (21) connects Xj! through the contact (32) at the input end of the source (5). AV, B]8), and the gate (4) is a multi-layered Y line V. . (22). The output end of the drain (6) is connected to the pixel electrode (33) via a contact (29).
他方、ＮＴＦＴ（１１）はソース（５“）の入力端かコ
ンタクト（３２”）を介してＸ線Ｖ、５（１９）に連結
され、ゲイト（４′）はＹ線Ｖ、、（２２）に、ドレイ
ン（６゛）の出力端はコンタクト（２９°）を介して画
素（３３）に連結している。かくして２本のＸ線（１８
）、 （１９）に挟まれた間（内側）に、透明導電膜よ
りなる画素（３３）とＣ／ＴＰＴとにより１つのピクセ
ルを構成せしめた。On the other hand, the NTFT (11) is connected to the X-ray V, 5 (19) via the input end of the source (5") or the contact (32"), and the gate (4') is connected to the Y-ray V, , (22). Furthermore, the output end of the drain (6°) is connected to the pixel (33) via a contact (29°). Thus two X-rays (18
) and (19), a pixel (33) made of a transparent conductive film and C/TPT constituted one pixel.
かかる構造を左右、上下に繰り返すことにより、２×２
のマトリクスの１つの例またはそれを拡大した６４０
Ｘ４８０．１２８０Ｘ９６０といった大画素の液晶表示
装置を作ることが可能となった。By repeating this structure horizontally and vertically, 2×2
An example of a matrix of 640 or an expanded version of it
It has become possible to create liquid crystal display devices with large pixels such as x480.1280x960.
第６図（Ｂ）、 （Ｃ）は第９図（Ｆ）に番号か対応し
てい′る。Figures 6(B) and (C) correspond in number to Figure 9(F).
ここでの特長は、１つの画素に２つのＴＰＴか相補構成
をして設けられていること、画素（３３）は液晶電位ｖ
Ｌｏを存するか、それは、ＰＴＦＴかオンでありＮＴＦ
Ｔがオフか、またはＰＴＦＴかオフでありＮＴＦＴかオ
ンか、のいずれのレベルに固定されることである。The feature here is that one pixel is provided with two TPTs in a complementary configuration, and the pixel (33) has a liquid crystal potential v
Whether Lo is present, it is PTFT or on and NTF
It is to be fixed at either level: T is off, or PTFT is off and NTFT is on.
その動作を第５図を用いて略記する。The operation will be briefly described using FIG.
液晶（１２）を挟む一対の電極（３３）、 （２３）に
おいて、他方の電極（２３）を接地電位（１３）とし、
それに対しテＰＴＦＴ（２１）（７）入力端が連結しり
ｖＤＤ（１９）を例えば＋１０Ｖ、 ＮＴＦＴ（１１）
（７）入力端が連結しりＶｓｓ（１８）を例えば−１０
Ｖとすルト、Ｖ 、ｃ（１０）ｌ！ ＋ ＩＯＶまタハ
−ＩＯＶと固定となる。第１図に示された従来公知のＮ
ＴＦＴのみを用いた液晶装置に比べ、ｖｌｃはフローテ
ィングとならず、一定の電位を有する。即ちＶｏｏ（１
８）、Ｖｓｓ（１９）、接地（工３）と３種類の電位を
設定することができ、制御要素か１つ増えたことかわか
る。In a pair of electrodes (33), (23) sandwiching the liquid crystal (12), the other electrode (23) is set to the ground potential (13),
On the other hand, the input terminals of PTFT (21) and (7) are connected and VDD (19) is set to +10V, for example, to NTFT (11).
(7) When the input ends are connected, set Vss (18) to -10, for example.
V and Ruto, V, c(10)l! +IOV or Taha-IOV is fixed. The conventionally known N shown in FIG.
Compared to a liquid crystal device using only TFTs, vlc is not floating and has a constant potential. That is, Voo(1
8), Vss (19), and ground (3), allowing you to set three types of potential, and you can see that one more control element has been added.
また第６図で明らかな如く、制御要素のＶｓｓか新たに
増えても、Ｖｓｓの配線かＸ線として１本増えるのみで
あり、液晶装置における開口率（全面積（３４）に対す
る実際に表示する液晶の面積（３３）の割合）に関して
は、従来の第１図の１つのみの導電型をもつＴＰＴを各
画素に連結した場合に比へて大きくは減少せず、それほ
ど不利にならない。Furthermore, as is clear from Fig. 6, even if the control element Vss is newly added, only one Vss wiring or X-ray will be added, and the aperture ratio (actually displayed relative to the total area (34) of the liquid crystal device) will be increased by one. The area (33) of the liquid crystal does not decrease significantly compared to the conventional case of FIG. 1 in which a TPT having only one conductivity type is connected to each pixel, and is not disadvantageous.
第６図において、Ｖｏ。（２２）の配線を考えてみると
、オーバーライン配線（上側配線）としてのアルミニウ
ム配線（４１）、ゲイト電極と同じ材料によるアンダー
ライン配線（４３） （下側配線）およびそれらのコン
タクト（４２）を用いることにより、Ｘ線、Ｙ線の交差
部での多層配線のために新たなフォトマスク数を増やす
必要かなくなっている。In FIG. 6, Vo. Considering the wiring in (22), there is an aluminum wiring (41) as an overline wiring (upper wiring), an underline wiring (43) made of the same material as the gate electrode (lower wiring), and their contacts (42). By using this method, there is no need to increase the number of new photomasks for multilayer wiring at the intersection of X-rays and Y-rays.
第６図において、それら透明導電膜上に配向膜、配向処
理を施し、さらにこの基板と他方の液晶の電極（第５図
（２３））を有する基板との間に一定のｌ１ｉｌ１１隔
をあけて公知の方法により互いに配設をした。In Fig. 6, an alignment film and an alignment treatment are applied to these transparent conductive films, and a certain distance is left between this substrate and the other substrate having liquid crystal electrodes (Fig. 5 (23)). They were arranged with each other in a known manner.
そしてその間に液晶を注入または配線して完成させた。During that time, the liquid crystal was injected or wired to complete the project.
液晶材料にＴＮ液晶を用いるならば、その間隔を約１０
μｍ程度とし、透明導電膜双方に配向膜をラビング処理
して形成させる必要かある。If TN liquid crystal is used as the liquid crystal material, the spacing should be approximately 10
It is necessary to form an alignment film on both sides of the transparent conductive film by rubbing.
また液晶材料にＦＬＣ（強誘電性）液晶を用いる場合は
、動作電圧を±２０Ｖとし、セルの間隔を１．５〜３．
５μｍ例えば２．３μｍとし、反対電極（第４図８３４
）上にのみ配向膜を設はラビング処理を施せばよい。When FLC (ferroelectric) liquid crystal is used as the liquid crystal material, the operating voltage is ±20V and the cell spacing is 1.5 to 3.
5 μm, for example 2.3 μm, and the opposite electrode (Fig. 4 834
) If an alignment film is provided only on the surface, rubbing treatment may be applied.
分散型液晶またはポリマー液晶を用いる場合には、配向
膜は不用であり、スイッチング速度を大とするため、動
作電圧は±１０〜±１５Ｖとし、セル間隔は１〜１０μ
ｍと薄くした。When using dispersed liquid crystals or polymer liquid crystals, no alignment film is required, and in order to increase the switching speed, the operating voltage is ±10 to ±15V, and the cell spacing is 1 to 10μ.
I made it as thin as m.
特に分散型液晶を用いる場合には、偏光板も不用のため
、反射型としても、また透過型としても光量を大きくす
ることができる。そしてその液晶はスレッシュホールド
かないため、本発明のＣ／ＴＰＴに示す如く、明確なス
レッシュホールド電圧が規定されるＣ／ＴＰＴ型とする
ことにより、大きなコントラストとクロストーク（隣の
画素との悪干渉）を除くことができた。In particular, when a dispersed liquid crystal is used, a polarizing plate is not required, so the amount of light can be increased whether it is a reflective type or a transmissive type. Since the liquid crystal does not have a threshold, by using a C/TPT type in which a clear threshold voltage is specified, as shown in the C/TPT of the present invention, it is possible to achieve large contrast and crosstalk (adverse interference with neighboring pixels). ) could be removed.
「実施例３」
この実施例は第３図および第７図に対応したものである
。"Example 3" This example corresponds to FIGS. 3 and 7.
この図面より明らかな如く、Ｙ線のＶ。Ｃ，（２２）を
中央に配設し、Ｘ線のｖＯＤ（１８）、Ｖｓｓ（１９）
に挟まれた部分を１つのピクセル（３４）としている。As is clear from this drawing, the V of the Y line. C, (22) is placed in the center, X-ray vOD (18), Vss (19)
The area between the two is defined as one pixel (34).
１つのピクセルは１つの透明導電膜の画素電極（３３）
および２つのＰＴＦＴ（２１）、 （２１°）、２つの
ＮＴＦＴ（１１）、 （１１”）よりなる２つのＣ／Ｔ
ＰＴに連結させている。One pixel is one transparent conductive film pixel electrode (33)
and two C/Ts consisting of two PTFTs (21), (21°) and two NTFTs (11), (11”)
It is connected to PT.
ゲイト電極はすべてＶ。Ｇ（２２）に連結され、２つの
ＰＴＦＴ（２１）、 （２１’） ハＶＤＩ、（１８）
ｌ：、また２ツ（７）ＮＴＦＴ（７）（１１）、 （１
１°）ｌｔＶｓｓ（１９）ｔ：連結されテイル。コレら
２つのＰＴＦＴの一方またはＮＴＦＴの一方が不良であ
った場合、その不良のＴＰＴをレーザ光照射で破壊させ
ることにより、冗長性をもたせた。All gate electrodes are V. G (22), two PTFTs (21), (21') VDI, (18)
l:, 2 more (7) NTFT (7) (11), (1
1°)ltVss(19)t: Connected tail. If one of these two PTFTs or one of the NTFTs is defective, redundancy is provided by destroying the defective TPT by irradiating the laser beam.
このため、画素を構成する透明導電膜（３３）は４つの
ＴＰＴのソース、ドレインを覆うことのないように設け
た。Therefore, the transparent conductive film (33) constituting the pixel was provided so as not to cover the sources and drains of the four TPTs.
その他は実施例２と同じであり、このＣ／ＴＰＴは実施
例１を用いた。The rest was the same as Example 2, and this C/TPT was the same as Example 1.
「実施例４」
この実施例は第４図および第８図に対応するものである
。１つのピクセルが２つのＣ／ＴＰＴと２つの画素より
なっている。即ちＰＴＦＴ（２１）、ＮＴＦＴ（１１）
よりなるＣ／ＴＰＴの出力と連結した液晶（１２）の画
素電極（３３）と、他のＰＴＦＴ（２１”）とＮＴＦＴ
（１１”）よりなるＣ／ＴＰＴの出力に連結した液晶（
１２’ ）の画素電極（３３’ ）とか１つのピクセル
（３４）を構成している。"Example 4" This example corresponds to FIGS. 4 and 8. One pixel consists of two C/TPTs and two pixels. That is, PTFT (21), NTFT (11)
The pixel electrode (33) of the liquid crystal (12) connected to the output of the C/TPT consisting of the other PTFT (21") and the NTFT
(11”) connected to the output of the C/TPT consisting of a liquid crystal (
The pixel electrode (33') of the pixel electrode (12') constitutes one pixel (34).
画素（３３）と（３３’ ）とが１つのピクセルを構成
する合わせた画素（３３）に対応する。Pixels (33) and (33') correspond to a combined pixel (33) forming one pixel.
かくすると、たとえ一方の画素か動作しなくなっても、
他方の画素か動作をし、カラー化をした時、非動作のピ
クセルが発生する確率を下げることができた。In this way, even if one pixel stops working,
When the other pixel was activated and colored, it was possible to reduce the probability that a non-activated pixel would occur.
その他、ここに記載されていないことは実施例１．２に
記されたことと同様である。Other items not described here are the same as those described in Example 1.2.
「実施例５」
実施例２．３および４においては、ＶｏｏにＰＴＦＴの
入力端を、またＶｓｓにＮＴＦＴの入力端を連結した。"Example 5" In Examples 2.3 and 4, the input end of PTFT was connected to Voo, and the input end of NTFT was connected to Vss.
この実施例においては、逆に、Ｖ（、（、側にＮＴＦＴ
の入力端を、Ｖｓｓ側にＰＴＦＴの入力端を連結した。In this example, conversely, NTFT is placed on the V(,(, side)
The input end of the PTFT was connected to the Vss side.
するとその出力であるｖＬｏはＶ。０と同相（Ｖｏａが
“１”の時Ｖ ＬＣは“１”となり、Ｖ ａａか“０“
の時Ｖ、。は“０”となる）とすることかできる。出力
電位はＶ。、−ｖｔｈで与えられる。かくするとＶ。０
をＶ。。より大にしなければならない欠点はあるか、ゲ
イト電極とＶＬｃとの間で多少のリークをあってもあま
り気にしなくてもよいという特長を有する。Then, the output vLo is V. In phase with 0 (when Voa is “1”, VLC is “1”, and V aa or “0”
At the time of V,. becomes “0”). The output potential is V. , -vth. Thus V. 0
V. . It has the advantage that there is no need to worry too much even if there is some leakage between the gate electrode and VLc.
かかる場合、第６図、第７図および第８図において、Ｐ
ＴＦＴ（２１）とＮＴＦＴ（Ｉｆ）とは互いに逆に設け
ればよい。即ち第５図においても同様にＰＴＦＴとＮＴ
ＦＴとを互いに逆に設ければよい。そのため、実施例２
．３．４における製造工程はまったく同じとして作るこ
とかできる。In such a case, in FIGS. 6, 7 and 8, P
The TFT (21) and the NTFT (If) may be provided oppositely to each other. That is, in FIG. 5, PTFT and NT
FT and FT may be provided oppositely to each other. Therefore, Example 2
．． The manufacturing process in 3.4 can be made exactly the same.
「発明の効果」
本発明は相補型のＴＰＴをマトリクス化された各画素に
連結することにより、
■）シきい値の明確化
２）スイッチング速度の増加
３）動作マージンの拡大
４）不良ＴＰＴか一部にあってもその補償をある程度行
うことかできる
５）作製に必要なフォトマスク数はＮＴＦＴのみの従来
例に比べて第９図（Ｃ）および（Ｄ）のフォトマスク■
、■と２回多くなるのみである
６）キャリアの移動度がアモルファス珪素を用いた場合
に比べ１０倍以上も大きいため、ＴＰＴの大きさを小さ
くてき、１つのビクセル内に２つのＴＰＴをつけても開
口率の減少をほとんど伴わないという多くの特長を存す
る。"Effects of the Invention" By connecting complementary TPTs to each matrixed pixel, the present invention has the following advantages: ■) Clarification of threshold value 2) Increase in switching speed 3) Expansion of operating margin 4) Identification of defective TPTs 5) The number of photomasks required to manufacture the photomasks shown in Figures 9 (C) and (D) is smaller than that of the conventional example using only NTFT.
6) Since the carrier mobility is more than 10 times greater than when using amorphous silicon, the size of the TPT is reduced and two TPTs are placed in one pixel. It has many features such as almost no reduction in aperture ratio even when the aperture ratio is reduced.
そのため、これまでのＮＴＦＴのみを用いるアクティブ
ＴＰＴ液晶装置に比へて、数段の製造歩留まりと画面の
鮮やかさを成就できるようになった。Therefore, compared to the conventional active TPT liquid crystal device using only NTFT, it has become possible to achieve several steps higher manufacturing yield and screen clarity.
本発明においてかかるＣ／ＴＰＴに対し、半導体として
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的のために可能であるならば他の結晶構造の半
導体を用いてもよい。またセルーファライン型のＣ／Ｔ
ＰＴにより高速処理を行った。In the present invention, semi-amorphous or semi-crystal was used as the semiconductor for the C/TPT. However, semiconductors with other crystal structures may be used for the same purpose if possible. In addition, cellu-fa line type C/T
High-speed processing was performed using PT.
しかしイオン注入法を用いずに非セルファライン方式に
よりＴＰＴを作ってもよい。またスタか一型でなく逆ス
タか一型のＴＰＴであってもよいことはいうまでもない
。However, the TPT may be made by a non-self-line method without using the ion implantation method. It goes without saying that it is also possible to use an inverted star type TPT instead of a star type TPT.
本発明における表示媒体としては、透過型の液晶表示装
置または反射型の液晶表示装置として用い得る。また液
晶材料としては前記したＴＮ液晶、ＦＬＣ液晶、分散型
液晶、ポリマ型液晶を用い得る。The display medium in the present invention can be used as a transmissive liquid crystal display device or a reflective liquid crystal display device. Further, as the liquid crystal material, the above-mentioned TN liquid crystal, FLC liquid crystal, dispersed type liquid crystal, and polymer type liquid crystal can be used.
またゲストホスト型、誘電異方性型のネマチック液晶に
イオン性ドーパントを添加して電界を印加することによ
ってネマチック液晶としコレステリック液晶との混合体
に電界を印加して、ネマチック相とコレステリック相と
の間で相変化を生しさせ、透明ないし白濁の表示を実現
する相転移液晶を用いることもできる。また液晶以外で
は、例えば染料で着色した有機溶媒中にこれと色の異な
る顔料粒子を分散させた、いわゆる電気泳動表示用分散
系を用いることもてきることを付記する。In addition, by adding an ionic dopant to a guest-host type or dielectric anisotropic type nematic liquid crystal and applying an electric field, it becomes a nematic liquid crystal.By applying an electric field to a mixture with a cholesteric liquid crystal, the nematic phase and cholesteric phase are separated. It is also possible to use a phase change liquid crystal that causes a phase change between the two and realizes a transparent or cloudy display. It should be noted that in addition to liquid crystals, it is also possible to use what is called a dispersion system for electrophoretic display, for example, in which pigment particles of a different color are dispersed in an organic solvent colored with a dye.
第１図は従来のアクティブ型ＴＰＴ（薄膜型トランジス
タ）を用いた液晶装置を示す。
第２図、第３図および第４図は本発明の相補型ＴＰＴを
用いたアクティブ型液晶装置の回路図を示す；
第５図は相補型ＴＰＴの動作を示す図面である。
第６図は第２図に対応した液晶表示装置の一方の基板の
平面図（Ａ）、縦断面図（Ｂ）、 （Ｃ）を示す。
第７図は第３図に対応した液晶表示装置の一方の基板の
図面である。
第８図は第４図に対応した液晶表示装置の一方の基板の
図面である。
第９図は本発明の液晶装置に用いた相補型ＴＰＴの作製
方法を示す。
（１） ・・・・ガラス基板
（２）、 （２”）・・シリコン半導体（３）・・・・
ゲイト絶縁膜
（４）、 （４”）・・ゲイト電極
（５）、 （５°）・・ソース
（６）、 （６“）・・ドレイン
（７）、 （７”）・・チャネル形成領域（１０）・・
・・液晶電位（ＶＬｃ）
（１１）、 （１１’ ）、 （ＩＩＡ）、 （１１’
Ａ）、 （ＩＩＢ）、 （圧Ｂ）・・Ｎチャネル型薄
膜トランジスタ（ＮＴＦＴ）（１２）、 （１２°）、
（１２Ａ）、 （１２°Ａ）、 （１２Ｂ）、 （１
２’ Ｂ）・・・・液晶
（１４）、 （１５） ・リークをさせる抵抗（１６
）、 （１７） ・周辺回路
（１８）、 （１８’ ） −Ｖ ｎｏ （Ｘ線の１つ
）（２９）、 （１９°ルＶｓｓ （Ｘ線の１っ）（２
１）、 （２１’ ）、 （２１Ａ）、 （２１’ Ａ
）、 （２１Ｂ）、 （２１’ Ｂ）・・・・Ｐチャネ
ル型薄膜トランジスタ（ＰＴＦＴ）（２２）、 （２２
”）−Ｖ、、、 Ｖ、、’ （Ｙ線）（２３）、 （３
３）、 （３３’ ）、 （３３Ａ）、 （３３’ Ａ
）、 （３３Ｂ）、 （３３’ Ｂ）・・・・透明電極
で作られた画素
（３４）・・・・ピクセル
（３６）・・・・ブロッキング層FIG. 1 shows a liquid crystal device using a conventional active type TPT (thin film transistor). 2, 3, and 4 show circuit diagrams of an active liquid crystal device using the complementary TPT of the present invention; FIG. 5 is a diagram showing the operation of the complementary TPT. 6 shows a plan view (A), a vertical sectional view (B), and (C) of one substrate of a liquid crystal display device corresponding to FIG. 2. FIG. FIG. 7 is a drawing of one substrate of a liquid crystal display device corresponding to FIG. 3. FIG. FIG. 8 is a drawing of one substrate of a liquid crystal display device corresponding to FIG. 4. FIG. 9 shows a method for manufacturing a complementary TPT used in the liquid crystal device of the present invention. (1)...Glass substrate (2), (2'')...Silicon semiconductor (3)...
Gate insulating film (4), (4")...Gate electrode (5), (5°)...Source (6), (6")...Drain (7), (7")...Channel formation region (10)...
...Liquid crystal potential (VLc) (11), (11'), (IIA), (11'
A), (IIB), (Pressure B)...N-channel thin film transistor (NTFT) (12), (12°),
(12A), (12°A), (12B), (1
2' B)...Liquid crystal (14), (15) ・Resistance that causes leakage (16
), (17) ・Peripheral circuit (18), (18') -V no (one of the X-rays) (29), (19° Vss (one of the X-rays) (2
1), (21'), (21A), (21' A
), (21B), (21' B)...P-channel thin film transistor (PTFT) (22), (22
”)-V,,, V,,' (Y line) (23), (3
3), (33'), (33A), (33' A
), (33B), (33' B)...Pixel (34)...Pixel (36)...Blocking layer made of transparent electrode
Claims (1)
対応してＰチャネル型薄膜トランジスタとＮチャネル型
薄膜トランジスタとを相補構成をせしめて設け、該相補
型薄膜トランジスタの出力端を前記画素に連結せしめる
とともに、前記相補型薄膜トランジスタのゲイト電極を
共通して第１の入力端とし、前記相補型薄膜トランジス
タの他端のソースまたはドレインを第２および第３の入
力端として設けたピクセルを有することを特徴とする表
示装置。 ２、アクティブ型表示装置において、それぞれの１つの
画素に対応して２つまたはそれ以上のＰチャネル型薄膜
トランジスタと２つまたはそれ以上のＮチャネル型薄膜
トランジスタとを相補構成をせしめて設け、該２つまた
はそれ以上の相補型薄膜トランジスタの出力端を前記画
素に連結せしめるとともに、２つまたはそれ以上の前記
相補型薄膜トランジスタのゲイト電極を共通して第１の
入力端とし、前記２つまたはそれ以上の相補型薄膜トラ
ンジスタのソースまたはドレインを第２および第３の入
力端として設けたピクセルを有することを特徴とする表
示装置。 ３、アクティブ型表示装置において、それぞれの２つま
たはそれ以上の画素に対応して２つまたはそれ以上のＰ
チャネル型薄膜トランジスタと２つまたはそれ以上のＮ
チャネル型薄膜トランジスタとを相補構成をせしめて設
け、該２つまたはそれ以上の相補型薄膜トランジスタの
出力端を前記２つまたはそれ以上の画素に連結せしめる
とともに、２つまたはそれ以上の前記相補型薄膜トラン
ジスタのゲイト電極を共通して第１の入力端とし、前記
２つまたはそれ以上の相補型薄膜トランジスタのソース
またはドレインを第２および第３の入力端として設けた
ピクセルを有することを特徴とする表示装置。[Claims] 1. In an active display device, a P-channel thin film transistor and an N-channel thin film transistor are provided in a complementary configuration corresponding to each pixel, and the output terminal of the complementary thin film transistor is connected to the pixel. and a pixel in which the gate electrode of the complementary thin film transistor is commonly used as a first input terminal, and the source or drain at the other end of the complementary thin film transistor is provided as second and third input terminals. Characteristic display device. 2. In an active display device, two or more P-channel thin film transistors and two or more N-channel thin film transistors are provided in a complementary configuration corresponding to each pixel, and the two or the output terminals of the two or more complementary thin film transistors are connected to the pixel, and the gate electrodes of the two or more complementary thin film transistors are commonly used as a first input terminal, and the two or more complementary thin film transistors are connected to the pixel. A display device comprising a pixel in which the source or drain of a type thin film transistor is provided as second and third input terminals. 3. In an active display device, two or more P pixels correspond to each two or more pixels.
channel type thin film transistor and two or more N
channel type thin film transistors are provided in a complementary configuration, output ends of the two or more complementary thin film transistors are coupled to the two or more pixels, and A display device comprising a pixel in which a gate electrode is commonly used as a first input terminal, and the sources or drains of the two or more complementary thin film transistors are provided as second and third input terminals.
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