JP2767495B2 - Semiconductor device and display device - Google Patents

Description

【発明の詳細な説明】 「発明の利用分野」 本発明は、アクティブ型液晶表示装置またはイメージ
センサに用いる薄膜構造を有する絶縁ゲイト型電界効果
トランジスタ（以下TFTという）およびその作製方法に
関するものである。Description: FIELD OF THE INVENTION The present invention relates to an insulated gate field effect transistor (hereinafter referred to as TFT) having a thin film structure used for an active liquid crystal display device or an image sensor, and a method for manufacturing the same. .

「従来の技術」 従来、TFTを用いたアクティブ型の液晶表示装置が知
られている。この表示装置は表示部と周辺回路部とを有
するが、周辺回路部は単結晶の集積回路をタブボンドま
たはCOG（チップオンガラス）ボンドをして設け、さら
に表示部において各ピクセル内にTFTを有せしめたもの
である。TFTにはアモルファスまたは結晶粒界を有する
多結晶型の半導体を用い、１つの画素にＰまたはＮ型の
いずれか一方の導電型のみのTFTを用いる。即ち、一般
にはＮチャネル型TFT（NTFTという）を画素に直列に連
結している。[Related Art] Conventionally, an active liquid crystal display device using a TFT has been known. This display device has a display portion and a peripheral circuit portion. In the peripheral circuit portion, a single crystal integrated circuit is provided by tab bonding or COG (chip-on-glass) bonding, and a TFT is provided in each pixel in the display portion. It is a hurry. As the TFT, an amorphous or polycrystalline semiconductor having a crystal grain boundary is used, and a TFT having only one of P and N conductivity types is used for one pixel. That is, generally, an N-channel TFT (referred to as NTFT) is serially connected to a pixel.

しかしアモルファス構造の半導体は、キャリア移動度
が小さく、特にホールのキャリア移動度が0.1cm²/Vsec
以下と小さい。また多結晶構造の半導体は、結晶粒界に
偏析した酸素等の不純物および不対結合手によりドレイ
ン耐圧を充分大きくとれない、Ｐチャネル型のTFTがで
きにくい等の欠点があった。さらにこれらTFTは光感度
（フォトセンシティビティ PSという）を有し、光照射
によりVg-I_D（ゲイト電圧−ドレイン電流）特性等が大
きく変化してしまう欠点を有している。However, a semiconductor having an amorphous structure has a low carrier mobility, and particularly, a carrier mobility of a hole is 0.1 cm ² / Vsec.
Less than the following. In addition, a semiconductor having a polycrystalline structure has drawbacks in that a drain withstand voltage cannot be sufficiently increased due to impurities such as oxygen segregated at crystal grain boundaries and dangling bonds, and it is difficult to form a P-channel TFT. Furthermore, these TFTs have photosensitivity (referred to as photosensitivity PS), and have a drawback that Vg-I _D (gate voltage-drain current) characteristics and the like are significantly changed by light irradiation.

そのため、液晶表示装置のバックライト、例えば2000
cd（カンデラ）がTFTのチャネル形成領域に光照射が行
われないように遮光層を作ることが重要な工程であっ
た。Therefore, the backlight of the liquid crystal display device, for example, 2000
An important step was to create a light-blocking layer so that the cd (candela) did not irradiate the TFT channel formation region with light.

液晶表示装置とは、例えば第３図において、液晶（1
2）と、それに直列に連結してNTFT（11）を設け、これ
をマトリックス配列せしめたものである。一般に640×4
80または1260×960と多くするが、この図面ではそれと
同意味で単純に２×２のマトリックス配列をさせた。こ
のそれぞれの画素に対し、周辺回路部（16），（17）よ
り電圧を加え、所定のピクセルを選択的にオンとし、他
の画素をオフとした。するとこのTFTのオン、オフ特性
が一般には良好な場合、コントラストの大きい液晶表示
装置を作ることができる。しかし、実際にかかる液晶表
示装置を製造してみると、TFTの出力、即ち液晶にとっ
ての入力（液晶電位という）の電圧Ｖ_LC（10）は、しば
しば“1"（High）とするべき時に“1"（High）になら
ず、また逆に“0"（Low）となるべき時に“0"（Low）に
ならない場合がある。液晶（12）はその動作において本
来絶縁性であり、またTFTがオフの時に液晶電位
（Ｖ_LC）は浮いた状態になる。そしてこの液晶（12）は
等価的にキャパシタであるため、そこに蓄積された電荷
によりＶ_LCが決められる。この電荷は従来のTFTは光感
光性であるため、遮光が充分でない時、TFTのチャネル
のＲ_SDを通じてリーク（15）してしまい、結果としてＶ
_LCのレベルが変動してしまう。さらに液晶がＲ_LCで比較
的小さい抵抗となりリーク（14）が生じた場合には、Ｖ
_LCは中途半端な状態になってしまう。このため１つのパ
ネル中に20万〜500万個の画素を有する液晶表示装置に
おいては、高い歩留まりを成就することができない。The liquid crystal display device is, for example, a liquid crystal (1
2) and an NTFT (11) connected in series with it and arranged in a matrix. Generally 640 × 4
Although it is often 80 or 1260 × 960, in this drawing, a 2 × 2 matrix arrangement is simply used in the same meaning. A voltage is applied to each of the pixels from the peripheral circuit sections (16) and (17) to selectively turn on predetermined pixels and turn off other pixels. Then, when the on / off characteristics of the TFT are generally good, a liquid crystal display device having a large contrast can be manufactured. However, when actually manufacturing such a liquid crystal display device, the output of the TFT, that is, the voltage V _LC (10) of the input to the liquid crystal (referred to as the liquid crystal potential) is often “1” (High) when it should be “1” (High). Sometimes it does not become 1 "(High) and conversely does not become" 0 "(Low) when it should become" 0 "(Low). The liquid crystal (12) is inherently insulating in its operation, and the liquid crystal potential (V _LC ) floats when the TFT is off. Since the liquid crystal (12) is equivalently a capacitor, _VLC is determined by the electric charge stored therein. Since this charge is conventional TFT is light photosensitive, when shielding is not sufficient, causes leaks (15) through R _SD channel of the TFT, V as a result
_{The LC} level fluctuates. Further, when the liquid crystal is relatively small resistance will leak (14) occurs in R _LC is, V
_LC is in an incomplete state. Therefore, in a liquid crystal display device having 200,000 to 5,000,000 pixels in one panel, a high yield cannot be achieved.

「発明の目的」 本発明は、表示装置の表示部におけるTFTを非感光性
とせしめ、非表示部である周辺回路部では高速動作をさ
せる相補構成としたものである。また、複数のTFTのう
ち選択的に指定されたTFTのみに対し非感光性を有せし
め、その応用としてのアクティブ型の液晶表示装置にお
いて、液晶電位を１フレームの間はたえず初期値と同じ
値として所定のレベルを保ち、そのレベルがドリフトし
ないようにTFTを改良したものである。[Object of the Invention] The present invention has a complementary structure in which a TFT in a display portion of a display device is made non-photosensitive and a peripheral circuit portion as a non-display portion operates at high speed. In addition, only a selectively designated TFT among a plurality of TFTs is made non-photosensitive, and in an active liquid crystal display device as an application thereof, the liquid crystal potential is constantly set to the same value as the initial value during one frame. The TFT is improved so that the predetermined level is maintained and the level does not drift.

「発明の構成」 本発明は、表示装置における光照射がなされる表示部
に設けられたTFTのチャネル形成領域の半導体材料を光
に対し非感光性の材料とし、特にそのためTFTのチャネ
ル形成領域に選択的に酸素、炭素または窒素の不純物を
添加したシリコンを用い、その領域を結晶性を有しなが
らも光感光性をなくしたものである。そして光照射がな
されない同一基板上の周辺回路部に対しては、高速スピ
ード動作をさせ、相補型とし、さらに不純物の添加をし
ない、またはより少なくすることにより、より結晶化を
助長させたものである。"Constitution of the Invention" The present invention uses a semiconductor material in a channel forming region of a TFT provided in a display portion of a display device to which light is irradiated, as a material that is insensitive to light. Silicon is selectively added with oxygen, carbon, or nitrogen impurities, and the region has crystallinity but lacks photosensitivity. Peripheral circuit parts on the same substrate that are not irradiated with light are operated at high speed, made complementary, and further promoted crystallization by adding no or less impurities. It is.

また感光性のないTFTのチャネル形成領域に、イオン
注入法等により選択的にO,C,Nの不純物の総量を１×10
²⁰cm^-3〜20原子％（８×10²¹cm^-3）、好ましくは２×10
²⁰cm^-3〜２原子％（５×10²⁰cm^-2）とした。しかしなが
ら、かつ500〜750℃の熱処理により結晶化せしめ、キャ
リア移動度として5cm²/Vsec以上とするため結晶粒界を
実質的になくし、かつ結晶性を有する半導体材料とした
ものである。In addition, the total amount of O, C, and N impurities is selectively reduced to 1 × 10
²⁰ cm ^{-3 to} 20 atom% (8 × 10 ²¹ cm ^-3 ), preferably 2 × 10
²⁰ cm ^{-3 to} 2 atomic% (5 × 10 ²⁰ cm ^-2 ). However, the semiconductor material is crystallized by a heat treatment at 500 to 750 ° C. and has a carrier mobility of 5 cm ² / Vsec or more, thereby substantially eliminating crystal grain boundaries and providing a crystalline semiconductor material.

かくしてこのTFTは非感光性、即ちオン状態での電流
変化を10％以下とし、かつオフ状態（サブスレッシュホ
ールド状態）で暗電流が10^-9Ａのオーダのものが10^-7Ａ
のオーダ以下の増加、即ち２桁以下の変化を2000カンデ
ラの可視光照射で成就させたものである。Thus, this TFT is non-photosensitive, that is, the change in current in the on state is 10% or less, and the dark current in the off state (sub-threshold state) is on the order of 10 ^-9 A, which is 10 ^-7 A.
, Or a change of less than two orders of magnitude, with 2000 candelas of visible light irradiation.

本発明を表示装置、特に液晶表示装置に用いる場合、
マトリックス構成したそれぞれのピクセル（透明導電膜
とTFTとの総合したもの）の一方の透明導電膜（画素）
の電極に相補型のTFTの出力端子を連結せしめた。即ち
マトリックス配列したすべての画素にＰチャネル型のTF
T（以下PTFTという）とNTFTとを相補型（以下C/TFTとい
う）として連結してピセルとしたものである。When the present invention is used for a display device, particularly for a liquid crystal display device,
One transparent conductive film (pixel) of each pixel (combined transparent conductive film and TFT) in a matrix configuration
The output terminal of the complementary TFT was connected to the electrode. That is, a P-channel type TF is applied to all pixels arranged in a matrix.
T (hereinafter referred to as PTFT) and NTFT are connected as a complementary type (hereinafter referred to as C / TFT) to form a picel.

その代表例を第４図、第５図および第６図に回路とし
て示す。また、実際のパターンレイアウト（配置図）の
例を第８図、第９図および第10図に示す。Representative examples are shown as circuits in FIGS. 4, 5 and 6. FIGS. 8, 9, and 10 show examples of actual pattern layouts (arrangement diagrams).

即ち第４図において、表示部は２×２のマトリックス
を有し、周辺回路部は（16），（17）で示している。こ
の表示部の１つのピクセル（34）はPTFTとNTFTとのゲイ
トを互いに連結し、さらにＹ軸方向の線Ｖ_GG（22）、ま
たはＶ_GG′に連結した。またC/TFTの共通出力を液晶（1
2）に連結している。PTFTの入力（Vss側）をＸ軸方向の
線Ｖ_DD（18）,V_DD′（18′）に連結し、NTFTの入力（Ｖ
_SS側）をVss（19）に連結させている。That is, in FIG. 4, the display section has a 2 × 2 matrix, and the peripheral circuit sections are indicated by (16) and (17). One pixel (34) of the display unit connects the gates of the PTFT and the NTFT to each other and further to the line V _GG (22) or V _{GG '} in the Y-axis direction. In addition, the common output of the C / TFT is
Connected to 2). Connect the PTFT input (Vss side) to the X-axis direction lines V _DD (18) and V _{DD '} (18'), and input the NTFT input (V
_SS side) is connected to Vss (19).

するとＶ_DD（18）,V_GG（22）が“1"の時、液晶電位
（10）は“0"となり、またＶ_DD（18）が“1"、Ｖ_GG（2
2）が“0"の時液晶電位（10）は“1"となる。即ち、Ｖ
_GGとＶ_LCとは「逆相」となる。第４図において、NTFTと
PTFTとを逆に配設すると、Ｖ_GGとＶ_LCとは「同相」とす
ることができる。また周辺回路はかくの如き酸素等の不
純物が添加されていない、また充分に少ないTFT、特にC
/TFTで作られ、それぞれのTFTの移動度40〜200cm/Vsec
として高速動作をなさしめた。Then, when V _DD (18) and V _GG (22) are “1”, the liquid crystal potential (10) becomes “0”, and V _DD (18) becomes “1” and V _GG (2
When 2) is "0", the liquid crystal potential (10) becomes "1". That is, V
_GG and _VLC are "out of phase." In Fig. 4, NTFT and
When disposing the PTFT Conversely, the V _GG and V _LC can be "in phase". In addition, the peripheral circuit is free from such impurities such as oxygen and has a sufficiently small amount of TFT, especially C
/ TFT, each TFT mobility 40 ~ 200cm / Vsec
As high speed operation.

以下に実施例に基づき、本発明を示す。 Hereinafter, the present invention will be described based on examples.

「実施例１」 この実施例では第１図および第２図を用いて本発明を
示す。Example 1 In this example, the present invention will be described with reference to FIGS.

同一ガラス基板に２種類のC/TFTを作らんとした時の
製造工程を第１図、第２図に基づき示す。またそれぞれ
の図面における（Ａ）〜（Ｆ）は他の図面における
（Ａ）〜（Ｆ）に対応している。The manufacturing process when two types of C / TFTs are manufactured on the same glass substrate will be described with reference to FIGS. (A) to (F) in each drawing correspond to (A) to (F) in other drawings.

第１図は非感光性TFTをC/TFTとして作る例である。第
２図は同一基板上に高い移動度のTFT特にC/TFTを作る例
である。FIG. 1 shows an example in which a non-photosensitive TFT is formed as a C / TFT. FIG. 2 shows an example in which a high mobility TFT, particularly a C / TFT, is formed on the same substrate.

第１図、第２図において、NOガラス（日本電気硝子
製）、LE-30（HOYA製）、バイコール7913（コーニング
製）等の700℃以下、特に約600℃の熱処理に耐え得るガ
ラス（１）上に、マグネトロンRF（高周波）スパッタ法
を用いブロッキング層（38）としての酸化珪素膜を1000
〜3000Åの厚さに作製した。In FIG. 1 and FIG. 2, glass (1) such as NO glass (manufactured by Nippon Electric Glass), LE-30 (manufactured by HOYA), Vycor 7913 (manufactured by Corning), etc. which can withstand heat treatment of 700 ° C. or less, particularly about 600 ° C. ), A silicon oxide film as a blocking layer (38) was formed on the substrate by using a magnetron RF (high frequency) sputtering method.
Fabricated to a thickness of ~ 3000 mm.

プロセス条件は酸素100％雰囲気、成膜温度150℃、出
力400〜800V、圧力0.5Paとした。ターゲットに石英また
は単結晶シリコンを用いた成膜速度は30Å／分であっ
た。The process conditions were a 100% oxygen atmosphere, a film formation temperature of 150 ° C., an output of 400 to 800 V, and a pressure of 0.5 Pa. The deposition rate using quartz or single crystal silicon as the target was 30 ° / min.

この上に、酸素、炭素または窒素の総量が７×10¹⁹cm
^-3好ましくは１×10¹⁹cm^-3以下しか添加させていないシ
リコン膜をLPCVD（減圧気相）法、スパッタ法またはプ
ラズマCVD法により形成した。On top of this, the total amount of oxygen, carbon or nitrogen is 7 × 10 ¹⁹ cm
^-3 preferably formed by 1 × 10 ¹⁹ cm ^-3 LPCVD silicon film not only was added below (low pressure chemical vapor) method, a sputtering method or a plasma CVD method.

減圧気相法で形成する場合、結晶化温度よりも100〜2
00℃低い450〜550℃、例えば530℃でジシラン（Si₂H₆）
またはトリシラン（Si₃H₈）をCVD装置に供給して成膜し
た。反応炉内圧力は30〜300Paとした。成膜速度は30〜1
00Å／分であった。NTFTとPTFTとのスレッシュホールド
電圧（Vth）を概略同一に制御するため、ホウ素をジボ
ランを用いて１×10¹⁵〜５×10¹⁷cm^-3の濃度として成膜
中に添加してもよい。When formed by the reduced pressure gas phase method, 100 to 2
00 ° C. lower 450 to 550 ° C., for example 530 ° C. In disilane (Si ₂ H ₆₎
Alternatively, trisilane (Si ₃ H ₈ ) was supplied to a CVD apparatus to form a film. The pressure in the reactor was 30 to 300 Pa. Deposition rate is 30-1
00 ° / min. In order to control the threshold voltages (Vth) of the NTFT and the PTFT substantially the same, boron may be added during the film formation at a concentration of 1 × 10 ^{15 to} 5 × 10 ¹⁷ cm ⁻³ using diborane.

スパッタ法で行う場合、スパッタ前の背圧を１×10^-5
Pa以下とし、単結晶シリコンをターゲットとし、アルゴ
ンに水素を50〜80体積％に混入した雰囲気で行った。例
えばアルゴン20体積％、水素約80体積％とした。成膜温
度は150℃、周波数は13.56MHz、スパッタ出力400〜800W
とした、圧力は0.5Paであった。When performing the sputtering method, the back pressure before sputtering is 1 × 10 ^-5
The pressure was set to Pa or lower, and single crystal silicon was used as a target, and the reaction was performed in an atmosphere in which hydrogen was mixed with 50 to 80% by volume of argon. For example, argon was 20% by volume and hydrogen was about 80% by volume. Deposition temperature is 150 ℃, frequency is 13.56MHz, sputter output is 400 ~ 800W
The pressure was 0.5 Pa.

プラズマCVD法により珪素膜を作製する場合、温度は
例えば300℃とし、モノシラン（SiH₄）またはジシラン
（Si₂H₆）を反応性気体として用いた。これらをPCVD装
置内に導入し、13.56MHzの高周波電力を加えて成膜し
た。When a silicon film is formed by a plasma CVD method, the temperature is, for example, 300 ° C., and monosilane (SiH ₄ ) or disilane (Si ₂ H ₆ ) is used as a reactive gas. These were introduced into a PCVD apparatus, and a film was formed by applying a high frequency power of 13.56 MHz.

これらの方法によって形成された被膜は、酸素が７×
10²⁰cm^-3好ましくは１×10¹⁹cm^-3またはそれ以下しか含
有しないようにする。するとこの被膜は感光性を有する
が、酸化等が添加されている場合よりも結晶化をしやす
いという特長を有する。The film formed by these methods has oxygen of 7 ×
It should contain only 10 ²⁰ cm ^-3, preferably 1 × 10 ¹⁹ cm ^-3 or less. Then, although this film has photosensitivity, it has a feature that it is easier to crystallize than when oxidation or the like is added.

この実施例では第１、２図（Ａ）に示す如く、第１の
フォトマスクで所定の領域のみ、半導体膜（２），
（２′），（42），（42′）を残し他部を除去した。さ
らに第１図では第２のフォトマスクを用い、フォトレ
ジスト（35）を選択的に除去した。この除去された第１
図の領域（36），（36′）は、それぞれPTFT、NTFTのチ
ャネル形成領域を構成する。この開孔に対し、C,Nまた
はＯ、例えばＯを２×10¹⁴〜１×10¹⁶cm^-2のドーズ量不
純物をイオン注入法により添加した（斜線領域）。加え
た電圧は30〜50KeV例えば35KeVとした。In this embodiment, as shown in FIGS. 1 and 2 (A), only a predetermined area of the semiconductor film (2),
Other parts were removed except for (2 '), (42) and (42'). In FIG. 1, the photoresist (35) was selectively removed using a second photomask. This removed first
Areas (36) and (36 ') in the figure constitute PTFT and NTFT channel formation areas, respectively. C, N, or O, for example, O was added to the openings by ion implantation at a dose of 2 × 10 ¹⁴ to 1 × 10 ¹⁶ cm ^-2 (hatched area). The applied voltage was 30 to 50 KeV, for example, 35 KeV.

その結果、第１図（Ａ）においては、まったく不純物
は添加せず、さらに一対の不純物領域であるソースまた
はドレインとなる領域は、酸素等の不純物がきわめて少
なく、結晶化はより強く進ませ得る。またその一部は後
工程においてソース、ドレインとなる領域において０〜
５μｍの横方向の深さにまでわたって（第１図（Ｃ）に
おける（61），（62）の関係）設けられている。As a result, in FIG. 1A, no impurity is added at all, and a region serving as a source or a drain, which is a pair of impurity regions, has very few impurities such as oxygen, and crystallization can proceed more strongly. . In addition, a part thereof is 0 to 0 in a region to be a source and a drain in a later process.
It extends to a depth of 5 μm in the horizontal direction (the relationship of (61) and (62) in FIG. 1C).

即ち非感光性とせしめるにはC,O,Nを添加すればよい
が、大すぎるとその後の熱処理でも結晶化しにくくな
り、ひいてはキャリア移動度が5cm²/Vsec以上、好まし
くは10〜100cm²/Vsecを得ることができないからであ
る。That is, to make it non-photosensitive, C, O, N may be added, but if it is too large, it becomes difficult to crystallize even in the subsequent heat treatment, and thus the carrier mobility is 5 cm ² / Vsec or more, preferably 10 to 100 cm ² /. This is because Vsec cannot be obtained.

かくして、アモルファス状態の珪素膜を500〜10000Å
（１μｍ）、例えば2000Åの厚さに作製の後、500〜750
℃の結晶成長を起こさない程度の中温の温度にて12〜70
時間非酸化物雰囲気にて加熱処理した。例えば窒素また
は水素雰囲気にて600℃の温度で保持した。Thus, the amorphous silicon film is formed at 500 to 10,00050.
(1 μm), for example, after being manufactured to a thickness of 2000 °, 500 to 750
12 to 70 at a medium temperature that does not cause crystal growth of ℃
Heat treatment was performed in a non-oxide atmosphere for hours. For example, it was kept at a temperature of 600 ° C. in a nitrogen or hydrogen atmosphere.

この半導体膜の下側の基板表面は、アモルファス構造
の酸化珪素膜が形成されているため、この熱処理で特定
の核が存在せす、全体が均一に加熱アニールされる。即
ち、成膜時はアモルファス構造を有し、また水素は単に
混入しているのみである。Since a silicon oxide film having an amorphous structure is formed on the surface of the substrate below the semiconductor film, a specific nucleus is present by this heat treatment, and the whole is uniformly heat-annealed. That is, it has an amorphous structure at the time of film formation, and hydrogen is simply mixed therein.

このアニールにより、チャネル形成領域の半導体膜は
アモルファス構造から秩序性の高い状態に移り、その一
部は結晶状態を呈する。特にシリコンの成膜時に比較的
秩序性の高い領域は特に結晶化をして結晶状態となろう
とする。しかし、これらの領域間に存在する珪素により
互いの結合がなされるため、珪素同志は互いにひっぱり
あう。結晶としてもレーザラマン分光により測定する
と、単結晶の珪素（111）結晶方位のピーク522cm^-1より
低周波側にシフトした格子歪を有した（111）結晶ピー
クが観察される。その見掛け上の粒径は、半値巾から計
算すると、50〜500Åとマイクロクリスタルのようにな
っているが、実際はこの結晶性の高い領域は多数あって
クラスタ構造を有し、その各クラスタ間は互いに珪素同
志で結合（アンカリング）がされたセミアモルファス構
造の被膜を形成させることができた。By this annealing, the semiconductor film in the channel formation region shifts from an amorphous structure to a highly ordered state, and a part of the semiconductor film exhibits a crystalline state. In particular, a region having a relatively high order at the time of forming a silicon film is particularly likely to be crystallized to be in a crystalline state. However, since the silicon existing between these regions is bonded to each other, the silicon mutually pulls each other. When the crystal is measured by laser Raman spectroscopy, a (111) crystal peak having a lattice strain shifted to a lower frequency side from a peak 522 cm ⁻¹ of a silicon (111) crystal orientation of a single crystal is observed. Calculated from the half-width, the apparent particle size is 50 to 500 mm, which is like a microcrystal.In fact, there are a large number of regions with high crystallinity and a cluster structure. It was possible to form a film having a semi-amorphous structure in which silicon mutually bonded (anchored) each other.

例えばSIMS（二次イオン質量分析）法により深さ方向
の分布測定を行った時、添加物（不純物）として最低領
域（表面または表面より離れた位置（内部））において
酸素が２×10²¹cm^-3（５原子％）、窒素４×10¹⁷cm^-3を
得た。また、水素は４×10²⁰cm^-3であり、珪素４×10²²
cm^-3と比較すると１原子％であった。For example, when a distribution measurement in the depth direction is performed by SIMS (secondary ion mass spectrometry), oxygen is 2 × 10 ²¹ cm in the lowest region (surface or at a position away from the surface (inside)) as an additive (impurity). ^-3 (5 atomic%) and nitrogen 4 × 10 ¹⁷ cm ^-3 . Hydrogen is 4 × 10 ²⁰ cm ⁻³ and silicon 4 × 10 ²²
It was 1 atomic% as compared with cm ^-3 .

この結晶化は酸素濃度が例えば1.5×10²¹cm^-3におい
ては1000Åの膜厚で600℃（48時間）の熱処理で可能で
ある。これを５×10²¹cm^-3にすると膜厚を0.3〜0.5μｍ
と厚くすれば600℃でのアニールによる結晶化が可能で
あったが、0.1μｍの厚さでは650℃での熱処理が結晶化
のために必要であった。即ちより膜厚を厚くする、より
酸素等の不純物濃度を減少させるほど、結晶化がしやす
かった。また非感光性はより酸素を薄くすると光照射量
が少なくなった。This crystallization can be performed by a heat treatment at 600 ° C. (48 hours) with a film thickness of 1000 ° when the oxygen concentration is, for example, 1.5 × 10 ²¹ cm ⁻³ . When this is set to 5 × 10 ²¹ cm ⁻³ , the film thickness becomes 0.3 to 0.5 μm.
When the thickness was increased, crystallization by annealing at 600 ° C. was possible, but when the thickness was 0.1 μm, a heat treatment at 650 ° C. was required for crystallization. That is, crystallization was easier as the film thickness was increased and the concentration of impurities such as oxygen was decreased. As for the non-photosensitivity, the light irradiation amount was reduced when oxygen was further reduced.

結果として、この被膜は実質的にグレインバウンダリ
（GBという）がないといってもよい状態を呈する。キャ
リアは各クラスタ間をアンカリングされた個所を通じ互
いに容易に移動し得るため、13わゆるGBの明確に存在す
る多結晶珪素よりも高いキャリア移動度となる。即ちホ
ール移動度（μｈ）＝10〜50cm²/Vsec、電子移動度（μ
ｅ）＝15〜100cm²/Vsecが得られる。As a result, the coating exhibits a state substantially free of grain boundaries (GB). Carriers can easily move from one another between the clusters through anchored locations, resulting in higher carrier mobilities than 13 so-called GB of well-defined polycrystalline silicon. That is, hole mobility (μh) = 10 to 50 cm ² / Vsec, electron mobility (μ
e) = 15-100 cm ² / Vsec is obtained.

またPSは、第７図（Ａ），（Ｂ）に示されているが、
TFTとしてのVg（ゲイト電圧）−Ｉ_D（ドレイン電流）特
性を得ながらガラス側より2000カンデラの光を照射して
Ｉ_Dがオン状態の領域で10％以下しか動か（ドリフト）
ない条件またはサブスレッシュホールド電圧の領域にて
Ｉ_Dが２桁以下の増加（ドリフト）しかない条件（オフ
電流が充分小さい条件）として測定した。すると、チャ
ネル形成領域での酸素濃度が８×10¹⁹cm^-3等の少ない濃
度であるとドリフトがあるが、１×10²¹cm^-3以上好まし
くは３×10²¹cm^-3以上とすると、ほとんどドリフトがPT
FTでもNTFTでもみられなかった。PS is shown in FIGS. 7 (A) and 7 (B).
Vg as TFT (gate voltage) -I _D (drain current) characteristic by irradiating light of 2000 candelas from the glass side while gaining I _D is in the area of on-state run for only 10% or less (drift)
The measurement was made under the condition that there was no increase or under the condition that the _ID was increased (drift) by two digits or less in the sub-threshold voltage region (the condition where the off-state current was sufficiently small). Then, when the oxygen concentration in the channel formation region is a low concentration such as 8 × 10 ¹⁹ cm ⁻³ , there is a drift, but when the oxygen concentration is 1 × 10 ²¹ cm ⁻³ or more, preferably 3 × 10 ²¹ cm ⁻³ or more, Most drift is PT
Neither FT nor NTFT.

他方、上記の如く中温でのアニールではなく、900〜1
200℃の高温アニールにより被膜を多結晶化すると、核
からの固相成長により被膜中の酸素等の不純物の偏析が
おきて、GBには酸素、炭素、窒素等の不純物が多くな
り、結晶中の移動度は大きいが、GBでのバリア（障壁）
を作ってそこでのキャリアの移動を阻害してしまう。そ
して結果としては5cm²/Vsec以下の移動度しか得られ
ず、結晶粒界でのドレイン接合でのリーク等による耐圧
の低下がおきてしまうのが実情であった。On the other hand, instead of annealing at medium temperature as described above, 900-1
When the film is polycrystallized by annealing at a high temperature of 200 ° C, segregation of impurities such as oxygen in the film due to solid phase growth from the nucleus occurs, and impurities such as oxygen, carbon, and nitrogen are increased in GB. Mobility is high, but barrier in GB (barrier)
To hinder the movement of carriers there. As a result, only a mobility of 5 cm ² / Vsec or less was obtained, and in reality, a reduction in withstand voltage due to a leak at a drain junction at a crystal grain boundary occurred.

即ち、本発明の実施例ではかくの如く、第１図では感
光性がなくかつ結晶性を有するセミアモルファスまたは
セミクリスタル構造を有するシリコン半導体を用いてい
る。また第２図では感光性を有しても、第１図より２〜
４倍も大きい移動度を有するシリコン半導体を用いてい
る。That is, as described above, in the embodiment of the present invention, a silicon semiconductor having a semi-amorphous or semi-crystalline structure which is not photosensitive and has crystallinity is used in FIG. In addition, in FIG. 2, even if it has photosensitivity,
A silicon semiconductor having mobility four times as large is used.

第１、２図（Ｂ）において、この上に酸化珪素膜をゲ
イト絶縁膜として厚さは500〜2000Å例えば1000Åに形
成した。これはブロッキング層としての酸化珪素膜の作
製と同一条件とした。この成膜中に弗素を少量添加して
もよい。In FIGS. 1 and 2 (B), a silicon oxide film is formed thereon as a gate insulating film to a thickness of 500 to 2000 {for example, 1000}. This was made under the same conditions as those for forming the silicon oxide film as the blocking layer. A small amount of fluorine may be added during this film formation.

この酸化珪素と下地の半導体膜との界面特性を向上
し、界面準位を除くため、紫外光を同時に加え、オゾン
酸化を行うとよかった。即ち、ブロッキング層（38）を
形成したと同じ条件のスパッタ法と光CVD法との併用方
法とすると、界面準位を減少させることができた。In order to improve the interface characteristics between the silicon oxide and the underlying semiconductor film and remove the interface state, it is preferable to simultaneously apply ultraviolet light and perform ozone oxidation. That is, when the sputtering method and the photo CVD method were used together under the same conditions as those for forming the blocking layer (38), the interface state could be reduced.

さらにこの後、この上側にリンが１〜５×10²⁰cm^-3の
濃度に入ったシリコン膜またはこのシリコン膜とその上
にモリブデン（Mo）、タングステン（Ｗ）、MoSi₂また
はWSi₂との多層膜を形成した。これを第３のフォトマス
クにてパターニングした。そしてPTFT用のゲイト電極
（４）,NTFT用のゲイト電極（４′）を形成した。例え
ばチャネル長10μｍ、ゲイト電極としてリンドープ珪素
を0.2μｍ、その上にモリブデンを0.3μｍの厚さに形成
した。After that, a silicon film containing phosphorus in a concentration of 1 to 5 × 10 ²⁰ cm ⁻³ or a silicon film having molybdenum (Mo), tungsten (W), MoSi ₂ or WSi ₂ thereon. A multilayer film was formed. This was patterned using a third photomask. Then, a gate electrode (4) for PTFT and a gate electrode (4 ') for NTFT were formed. For example, a channel length is 10 μm, phosphorus-doped silicon is formed as a gate electrode at 0.2 μm, and molybdenum is formed thereon at a thickness of 0.3 μm.

第１、２図（Ｃ）において、フォトレジスト（31′）
をフォトマスクを用いて形成し、PTFT用のソース
（５），ドレイン（６）となる領域でありかつ酸素濃度
の少ない領域に対し、ホウ素を１〜２×10¹⁵cm^-2のドー
ズ量をイオン注入法により添加した。In FIG. 1 and FIG. 2 (C), a photoresist (31 ')
Is formed using a photomask, and a dose of 1-2 × 10 ¹⁵ cm ⁻² of boron is applied to the regions that become the source (5) and drain (6) for the PTFT and have a low oxygen concentration. It was added by ion implantation.

次に第１、２図（Ｄ）の如くフォトレジスト（31）を
フォトマスクを用いて形成した。そしてNTFT用のソー
ス（５′）、ドレイン（６′）となる領域に対しリンを
１×10¹⁵cm^-2の量、イオン注入法により添加した。Next, a photoresist (31) was formed using a photomask as shown in FIGS. Phosphorus was added to regions serving as the source (5 ') and drain (6') for ^{NTFT in} an amount of 1 × 10 ¹⁵ cm ^-2 by ion implantation.

これらはゲイト絶縁膜（３）を通じて行った。しか
し、第１、２図（Ｂ）において、ゲイト電極（４），
（４′）をマスクとしてシリコン膜上の酸化珪素を除去
し、その後、ホウ素、リンを直接珪素膜中にイオン注入
してもよい。These were performed through the gate insulating film (3). However, in FIGS. 1 and 2 (B), the gate electrode (4),
The silicon oxide on the silicon film may be removed using (4 ′) as a mask, and then boron and phosphorus may be directly ion-implanted into the silicon film.

次に、これらフォトレジスト（31）を除去した後、63
0℃にて10〜50時間再び加熱アニールを行った。そしてP
TFTのソース（５），ドレイン（６）,NTFTのソース
（５′），ドレイン（６′）を不純物を活性化して
Ｐ⁺、Ｎ⁺の領域として作製した。Next, after removing these photoresists (31), 63
Heat annealing was performed again at 0 ° C. for 10 to 50 hours. And P
The source (5) and drain (6) of the TFT and the source (5 ') and drain (6') of the NTFT were formed as P ⁺ and N ⁺ regions by activating impurities.

この領域は酸素等が少ないため、同じ温度でもより結
晶化度が進む。結果としてホウ素、リン等の導電型を与
える不純物のイオン化率（アクセプタまたはドナーの数
／注入した不純物の量）が50〜90％にまで可変すること
ができた。Since this region has a small amount of oxygen and the like, the degree of crystallinity advances even at the same temperature. As a result, the ionization rate (the number of acceptors or donors / the amount of implanted impurities) of impurities imparting a conductivity type such as boron and phosphorus could be varied to 50 to 90%.

またゲイト電極（４），（４′），（44），（44′）
下にはチャネル形成領域（７），（７′），（47），
（47′）がセミアモルファス半導体として形成されてい
る。Gate electrodes (4), (4 '), (44), (44')
Below the channel formation regions (7), (7 '), (47),
(47 ') is formed as a semi-amorphous semiconductor.

第１図（Ｃ）においては、酸素等の不純物の添加され
た領域の端部（62）を不純物領域の端部（61）より不純
物領域にわたらせることにより、ここでのホウ素または
リンのイオン化率は減少するが、同時にＮ⁺−Ｉ、Ｐ⁺−
Ｉの存在する面に結晶粒界が存在しにくく、結果として
ドレイン耐圧を高くすることができる。In FIG. 1 (C), the end (62) of the region to which impurities such as oxygen are added extends from the end (61) of the impurity region to the impurity region, thereby ionizing boron or phosphorus. Rate decreases, but at the same time N ⁺ -I, P ⁺ -
A crystal grain boundary hardly exists on the surface where I exists, and as a result, the drain withstand voltage can be increased.

かくすると、セルフアライン方式でありながらも、す
べての工程において700℃以上に温度を加えることがな
く２種類のC/TFTを第１図、第２図の如くにして作るこ
とができる。そのため、基板材料として、石英等の高価
な基板を用いなくてもよく、本発明の大画素の結晶表示
装置にきわめて適しているプロセスである。In this manner, two types of C / TFTs can be produced as shown in FIGS. 1 and 2 without applying a temperature of 700 ° C. or more in all the steps even though the self-alignment method is used. Therefore, it is not necessary to use an expensive substrate such as quartz as a substrate material, and this is a process that is extremely suitable for the large pixel crystal display device of the present invention.

熱アニールは第１、２図（Ａ），（Ｄ）で２回行っ
た。しかし第１、２図（Ａ）のアニールは求める特性に
より省略し、双方を第１図（Ｄ）の熱アニールにより兼
ねさせて製造時間の短縮を図ってもよい。第１、２図
（Ｅ）において、層間絶縁物（８）を前記したスパッタ
法により酸化珪素膜の形成として行った。この酸化珪素
膜の形成はLPCVD法、光CVD法を用いてもよい。例えば0.
2〜2.0μｍの厚さに形成した。その後、第１、２図
（Ｅ）に示す如く、フォトマスクを用いて電極用の窓
（32）を形成した。Thermal annealing was performed twice in FIGS. 1 and 2 (A) and (D). However, the annealing in FIGS. 1 and 2 (A) may be omitted depending on the required characteristics, and both may be combined by the thermal annealing in FIG. 1 (D) to shorten the manufacturing time. In FIGS. 1 and 2E, an interlayer insulator (8) was formed as a silicon oxide film by the above-described sputtering method. This silicon oxide film may be formed by an LPCVD method or an optical CVD method. For example, 0.
It was formed to a thickness of 2 to 2.0 μm. Thereafter, as shown in FIGS. 1 and 2 (E), a window (32) for an electrode was formed using a photomask.

さらにこれら全体はアルミニウムを0.5〜１μｍの厚
さにスパッタ法により形成し、リード（９），（９′）
およびコンタクト（29），（29′）をフォトマスクを
用いて第１図（Ｆ）の如く作製した。Further, the entirety is formed by sputtering aluminum to a thickness of 0.5 to 1 .mu.m, and leads (9) and (9 ') are formed.
Then, contacts (29) and (29 ') were formed using a photomask as shown in FIG. 1 (F).

また第２図（Ｆ）ではリード（49），（49′），出力
端子（39）をアルミニウムで形成して、これをもとに第
３図〜第６図の周辺回路部での論理回路を形成させた。In FIG. 2 (F), the leads (49), (49 ') and the output terminal (39) are formed of aluminum, and based on this, the logic circuit in the peripheral circuit section of FIGS. Was formed.

第７図（Ａ），（Ｂ）はPTFT,NTFTの特性を示す。第
７図（Ａ）において曲線（72）は第１図のPTFT（21）の
特性であり、それに2000cdの光を照射すると、サブスレ
ッシュホールド領域での電流が約１桁同化して曲線（7
2′）を得た。曲線（73）は第２図のPTFT（51）の特性
を示す。FIGS. 7A and 7B show the characteristics of PTFT and NTFT. In FIG. 7 (A), a curve (72) is a characteristic of the PTFT (21) of FIG. 1. When light of 2000 cd is irradiated on the curve, the current in the sub-threshold region is assimilated by about one digit and the curve (72) is obtained.
2 ′) was obtained. Curve (73) shows the characteristics of PTFT (51) in FIG.

第７図（Ｂ）において、曲線（71）は第１図NTFT（1
1）の特性例である。それに2000cdの光を照射すると、
曲線（71′）と約１桁電流がオフ領域で増加した。曲線
（72）は第２図のNTFTの特性を示す。In FIG. 7 (B), curve (71) corresponds to NTFT (1) in FIG.
It is a characteristic example of 1). When irradiating it with 2000 cd light,
Curve (71 ') and about one digit current increased in the off region. Curve (72) shows the characteristics of the NTFT of FIG.

かかるTFTの特性を略記する。移動度（μ）、スレッ
シュホールド電圧（Ｉ_D＝0.1μＡの時のゲイト電圧）、
ドレイン耐圧（Ｖ_BDV）、フォトセンシティビティ（P
S）は以下の通りであった。The characteristics of such a TFT will be abbreviated. Mobility (μ), threshold voltage (gate voltage when I _D = 0.1 μA),
Drain breakdown voltage (V _BDV ), photosensitivity (P
S) was as follows.

上記はチャネル長５μｍ、チャネル巾15μｍの場合を
示す。 The above shows the case where the channel length is 5 μm and the channel width is 15 μm.

この実施例は液晶表示装置例であり、またこのC/TFT
の出力を画素に連結させるためにさらに第１図（Ｆ）に
おいて、ポリイミド等の有機樹脂（34）を形成した。そ
してフォトマスクにより再度の窓あけを行った。２つ
のTFTの出力端を液晶装置の一方の透明電極に連結する
ため、スパッタ法によりITO（インジューム・スズ酸化
膜）を形成した。それをフォトマスクによりエッチン
グして、透明電極（33）を構成させた。このITOは室温
〜150℃で成膜し、それを200〜300℃の酸素または大気
中のアニールにより成就した。This embodiment is an example of a liquid crystal display device, and the C / TFT
1 (F), an organic resin (34) such as polyimide was formed in order to connect the output of FIG. The window was opened again with a photomask. In order to connect the output terminals of the two TFTs to one of the transparent electrodes of the liquid crystal device, an ITO (indium tin oxide film) was formed by a sputtering method. It was etched using a photomask to form a transparent electrode (33). This ITO was formed at room temperature to 150 ° C., which was achieved by annealing at 200 to 300 ° C. in oxygen or atmosphere.

かくの如くにして、PSを有さないPTFT（21）とNTFT
（11）と透明導電膜の電極（33）とを同一ガラス基板
（１）上に作製した。かつPSを有するPTFT（41）、NTFT
（51）を同一ガラス基板上に第２図に示した如くにして
作製した。In this way, PTFT without PS and NTFT
(11) and a transparent conductive film electrode (33) were formed on the same glass substrate (1). PTFT with PS and (41), NTFT
(51) was fabricated on the same glass substrate as shown in FIG.

「実施例２」 第８図（Ａ）に第３図に対応した実施例を示す。Ｘ線
としてＶ_DD（18）、Ｖ_SS（19）,V_DD′（18′）、Ｖ_SS′
（19′）を形成した。なおＹ線としてＶ_GG（22）、
Ｖ_GG′（22′）を形成した。Embodiment 2 FIG. 8A shows an embodiment corresponding to FIG. V _DD (18), V _SS (19), V _DD '(18'), V _SS '
(19 ') was formed. V _GG (22),
V _GG '(22') was formed.

図面（Ａ）は平面図であるが、そのＡ−Ａ′の縦断面
図を第８図（Ｂ）に示す。またＢ−Ｂ′の縦断面図を第
８図（Ｃ）に示す。FIG. 8A is a plan view, and FIG. 8B is a longitudinal sectional view taken along the line AA '. FIG. 8C shows a vertical sectional view taken along line BB '.

PTFT（21）をＸ線Ｖ_DD（18）とＹ線Ｖ_GG（22）との交
差部に設け、Ｖ_DD（18）とＶ_GG′（22′）との交差部に
も他の画素用のPTFT（21A）が同様に設けられている。N
TFT（11）はＶ_SS（19）とＶ_GG（22）との交差部に設け
られている。Ｖ_DD（18′）とＶ_GG（22）との交差部の下
側には、他の画素用のPTFTが設けられている。C/TFTを
用いたマトリクス構成を有せしめた。A PTFT (21) is provided at the intersection of the X-ray V _DD (18) and the Y-ray V _GG (22), and at the intersection of V _DD (18) and V _GG ′ (22 ′) for another pixel. PTFT (21A) is also provided. N
The TFT (11) is provided at the intersection of V _SS (19) and V _GG (22). Below the intersection of V _DD (18 ′) and V _GG (22), a PTFT for another pixel is provided. It has a matrix configuration using C / TFT.

PTFT（21）は、ソース（５）の入力端のコンタクト
（32）を介しＸ線Ｖ_DD（18）に連結され、ゲイト（４）
は多層形成がなされたＹ線Ｖ_GG（22）に連結されてい
る。ドレイン（６）の出力端はコンタクト（29）を介し
て画素の電極（33）に連結している。The PTFT (21) is connected to the X-ray V _DD (18) through the contact (32) at the input end of the source (5), and is connected to the gate (4).
_Are connected to a multilayered Y-line V _GG (22). The output terminal of the drain (6) is connected to a pixel electrode (33) via a contact (29).

他方、NTFT（11）はソース（５′）の入力端がコンタ
クト（32′）を介してＸ線Ｖ_SS（19）に連結され、ゲイ
ト（４′）はＹ線Ｖ_GG（22）に、ドレイン（６′）の出
力端はコンタクト（29′）を介して画素（33）に連結し
ている。かくして２本のＸ線（18），（19）に挟まれた
間（内側）に、透明導電膜よりなる画素（33）とC/TFT
とにより１つのピクセルを構成せしめた。かかる構造を
左右、上下に繰り返すことにより、２×２のマトリクス
の１つの例またはそれを拡大した640×480、1280×960
といった大画素の液晶表示装置を作ることが可能となっ
た。On the other hand, in the NTFT (11), the input terminal of the source (5 ') is connected to the X-ray V _SS (19) through the contact (32'), and the gate (4 ') is connected to the Y-ray V _GG (22). The output of the drain (6 ') is connected to the pixel (33) via a contact (29'). Thus, a pixel (33) made of a transparent conductive film and a C / TFT are sandwiched (inside) between the two X-rays (18) and (19).
And thereby constituted one pixel. By repeating such a structure left, right, up and down, one example of a 2 × 2 matrix or 640 × 480, 1280 × 960 which is an enlargement thereof
Such a large pixel liquid crystal display device can be manufactured.

第８図（Ｂ），（Ｃ）は第１図（Ｆ）に番号が対応し
ている。8 (B) and 8 (C) correspond to the numbers in FIG. 1 (F).

ここでの特長は、１つの画素に２つのTFTが相補構成
をして設けられていること、画素（33）は液晶電位Ｖ_LC
を有するが、それは、PTFTがオンでありNTFTがオフか、
またはPTFTがオフでありNTFTがオンか、のいずれかのレ
ベルに固定されることである。The feature here is that two TFTs are provided in one pixel in a complementary configuration, and the pixel (33) has a liquid crystal potential V _LC.
That is, if PTFT is on and NTFT is off,
Or, the PTFT is off and the NTFT is on or fixed at one of the levels.

第８図において、それら透明導電膜上に配向膜、配向
処理を施し、さらにこの基板と他方の液晶の電極（第４
図（23））を有する基板との間に一定の間隔をあけて公
知の方法により互いに配設をした。そしてその間に液晶
を注入または配線して完成させた。In FIG. 8, an alignment film and an alignment process are performed on the transparent conductive film, and the substrate and the other liquid crystal electrode (the fourth
The substrates having the structure shown in FIG. 23 are arranged at a constant interval from each other by a known method. In the meantime, liquid crystal was injected or wired to complete the process.

液晶材料にTN液晶を用いるならば、その間隔を約10μ
ｍ程度とし、透明導電膜双方に配向膜をラビング処理し
て形成させる必要がある。If TN liquid crystal is used for the liquid crystal material, the interval should be about 10μ.
m, and it is necessary to form an alignment film on both transparent conductive films by rubbing.

また液晶材料にFLC（強誘電性）液晶を用いる場合
は、動作電圧を±20Vとし、セルの間隔を1.5〜3.5μｍ
例えば2.3μｍとし、反対電極（第４図）（23）上にの
み配向膜を設けラビング処理を施せばよい。When FLC (ferroelectric) liquid crystal is used as the liquid crystal material, the operating voltage is ± 20 V and the cell interval is 1.5 to 3.5 μm.
For example, the thickness may be set to 2.3 μm, an alignment film may be provided only on the opposite electrode (FIG. 4) (23), and rubbing treatment may be performed.

分散型液晶またはポリマー液晶を用いる場合には、配
向膜が不用であり、スイッチング速度を大とするため、
動作電圧は±10〜±15Vとし、セル間隔は１〜10μｍと
薄くした。When a dispersion type liquid crystal or a polymer liquid crystal is used, an alignment film is unnecessary and a switching speed is increased.
The operating voltage was ± 10 to ± 15 V, and the cell spacing was as thin as 1 to 10 μm.

特に分散型液晶を用いる場合には、偏光板も不用のた
め、反射型としても、また透過型としても光量を大きく
することができる。そしてその液晶はスレッシュホール
ドがないため、本発明のC/TFTに示す如く、明確なスレ
ッシュホールド電圧が規定されるC/TFT型とすることに
より、大きなコントラストとクロストーク（隣の画素と
の悪干渉）を除くことができた。In particular, when a dispersion type liquid crystal is used, since a polarizing plate is not required, the amount of light can be increased both in a reflection type and in a transmission type. Since the liquid crystal does not have a threshold, as shown in the C / TFT of the present invention, by using a C / TFT type in which a clear threshold voltage is defined, a large contrast and crosstalk (bad with a neighboring pixel) are obtained. Interference) could be eliminated.

「実施例３」 この実施例は第５図および第９図に対応したものであ
る。Embodiment 3 This embodiment corresponds to FIGS. 5 and 9.

この図面より明らかな如く、表示部においてはＹ線の
Ｖ_GG（22）を中央に配設し、Ｘ線のＶ_DD（18）、Vss（1
9）に挟まれた部分を１つのピクセル（34）としてい
る。１つのピクセルは、１つの透明導電膜の画素（33）
および２つのPTFT（21），（21′）、２つのNTFT（1
1），（11′）よりなる２つのC/TFTに連結させている。
ゲイト電極はすべてＶ_GG（22）に連結され、２つのPTFT
（21），（21′）はＶ_DD（18）に、また２つのNTFTの
（11），（11′）はVss（19）に連結されている。これ
ら２つのPTFTの一方またはNTFTの一方が不良であった場
合、その不良のTFTをレーザ光照射で破壊させることに
より、冗長性をもたせた。このため画素を構成する透明
導電膜（33）は４つのTFTのソース、ドレインを覆うこ
とのないように設けた。As is clear from this drawing, in the display section, the Y-line V _GG (22) is disposed at the center, and the X-ray V _DD (18), Vss (1)
The portion sandwiched between 9) is defined as one pixel (34). One pixel is one transparent conductive pixel (33)
And two PTFTs (21), (21 ') and two NTFTs (1
It is connected to two C / TFTs consisting of 1) and (11 ').
All gate electrodes are connected to V _GG (22) and two PTFTs
(21) and (21 ') are connected to V _DD (18), and the two NTFTs (11) and (11') are connected to Vss (19). When one of these two PTFTs or one of the NTFTs was defective, the defective TFT was destroyed by laser light irradiation, thereby providing redundancy. Therefore, the transparent conductive film (33) constituting the pixel is provided so as not to cover the source and drain of the four TFTs.

また周辺回路部（16），（17）に対しては、第２図に
示したTFT特にC/TFTを用いて高速動作をなさしめた。For the peripheral circuit sections (16) and (17), high-speed operation was performed by using the TFT shown in FIG. 2, particularly the C / TFT.

その他は実施例２と同じであり、この２種類のC/TFT
は実施例１の第１、２図を用いた。Others are the same as the embodiment 2, and these two types of C / TFT
Used FIGS. 1 and 2 of Example 1. FIG.

「実施例４」 この実施例は第４図および第10図に対応するものであ
る。表示部における１つのピクセルが２つのC/TFTと２
つの画素よりなっている。即ちPTFT（21）、NTFT（11）
よりなるC/TFTの出力と連結した液晶（12）の画素（3
3）と他のPTFT（21′）とNTFT（11′）よりなるC/TFTの
出力に連結した液晶（12′）の画素（33′）とが、１つ
のピクセル（34）を構成している。画素（33）と（3
3′）とが１つのピクセルを構成する合わせた画素（3
3）に対応する。"Embodiment 4" This embodiment corresponds to FIGS. 4 and 10. FIG. One pixel in the display is two C / TFTs and two
Consists of three pixels. That is, PTFT (21), NTFT (11)
Of the liquid crystal (12) connected to the output of the C / TFT
3) and another pixel (33 ') of the liquid crystal (12') connected to the output of the C / TFT consisting of the other PTFT (21 ') and NTFT (11') constitute one pixel (34) I have. Pixels (33) and (3
3 ′) and the combined pixel (3
Corresponds to 3).

かくすると、たとえ一方の画素が動作しなくなって
も、他方の画素が動作をし、カラー化をした時、非動作
のピクセルが発生する確率を下げることができた。In this way, even if one of the pixels does not operate, the other pixel operates and the probability of non-operational pixels occurring when colorization is performed can be reduced.

また周辺回路部は第４図に示す（16），（17）に示さ
れている。ここには実施例１の第２図のTFT特にC/TFTを
用いた。The peripheral circuit section is shown in (16) and (17) shown in FIG. Here, the TFT shown in FIG. 2 of the first embodiment, particularly the C / TFT, was used.

その他、ここに記載されていないことは実施例１、２
に記されたことと同様である。In addition, what is not described in Examples 1 and 2
Is the same as that described in.

「実施例５」 実施例２、３および４においては、Ｖ_DDはPTFTの入力
端を、またVssにNTFTの入力端を連結した。この実施例
においては、逆に、Ｖ_DD側にNTFTの入力端を、Vss側にP
TFTの入力端を連結した。するとその出力であるＶ_LCは
Ｖ_GGと同相（Ｖ_GGが“1"の時Ｖ_LCは“1"となり、Ｖ_GGが
“0"の時Ｖ_LCは“0"となる）とすることができる。出力
電位はＶ_GG‐Vthで与えられる。かくするとＶ_GGをＶ_DD
より大にしなければならない欠点はあるが、ゲイト電極
とＶ_LCとの間で多少のリークをあってもあまり気にしな
くてもよいという特長を有する。Example 5 In Examples 2, 3 and 4, _VDD was connected to the input terminal of the PTFT, and Vss was connected to the input terminal of the NTFT. In this embodiment, conversely, the input terminal of NTFT is connected to the V _DD side, and
The input terminal of TFT was connected. Then be V _LC is V _GG phase with its output (the V _LC when V _GG is "1" becomes "1", the V _LC when V _GG is "0""0") it can. The output potential is given by V _GG -Vth. Then V _{GG becomes} V _DD
Although there is a disadvantage that must be increased, there is a feature that little or no care is required if there is some leakage between the gate electrode and _VLC .

かかる場合、第４図、第５図および第６図において、
PTFT（21）とNTFT（11）とは互いに逆に設ければよい。
また周辺回路は第２図に示したTFT特にC/TFTを用いて高
速演算処理を行わしめた。そのため、実施例２、３、４
における製造工程とまったく同じくして作ることができ
る。In such a case, in FIG. 4, FIG. 5, and FIG.
The PTFT (21) and the NTFT (11) may be provided opposite to each other.
The peripheral circuit performed high-speed arithmetic processing using the TFT shown in FIG. 2, particularly the C / TFT. Therefore, Examples 2, 3, and 4
It can be made exactly the same as the manufacturing process in.

「実施例６」 この実施例は、第３図に示した各ピクセルに、NTFTの
みを各画素等に連結して設けた1Tr/cell方式のものであ
る。するとＶ_LCのレベルは、フローティングとなりバラ
ツキがあるが、本発明に示すTFTが非感光性であるた
め、実使用の際のTFTに光が照射されることを防ぐ遮光
手段を設ける必要がなく、従来より簡単にアクティブ型
液晶表示装置を作ることができた。その他は実施例1,3
と同様である。Embodiment 6 This embodiment is of a 1Tr / cell system in which each pixel shown in FIG. 3 is provided with only NTFT connected to each pixel and the like. Then, the level of _VLC becomes floating and varies, but since the TFT shown in the present invention is non-photosensitive, there is no need to provide light shielding means for preventing the TFT from being irradiated with light in actual use. An active-type liquid crystal display device could be manufactured more easily than before. Others are Examples 1 and 3.
Is the same as

「発明の効果」 本発明は同一基板上に高速演算を用い得るTFT特にC/T
FTを作り、同時に光照射がなされる照射部にはNTFT、PT
FTに対し非感光性とすることにより、特にチャネル形成
領域に酸素等の不純物を添加して、非感光性のセミアモ
ルファス半導体とした。かくすることにより、周辺回路
は光照射を行わないため、感光性を有していても、高い
移動度を有せしめたTFTにより高速演算処理するものと
し、他方表示部は光照射が行われるが、遮光手段が非感
光性TFTを用いて不用となった。[Effects of the Invention] The present invention relates to a TFT, particularly a C / T, which can use high-speed operation on
NTFT, PT
By making it non-photosensitive to FT, an impurity such as oxygen is added particularly to the channel formation region to obtain a non-photosensitive semi-amorphous semiconductor. By doing so, the peripheral circuits do not irradiate light, so even if they have photosensitivity, high-speed arithmetic processing is performed using TFTs with high mobility, while the display unit is illuminated with light. In this case, the light-shielding means is not required by using a non-photosensitive TFT.

１） 遮蔽手段が不要となった液晶表示装置を作ること
ができる。1) A liquid crystal display device that does not require a shielding means can be manufactured.

２） 周辺回路と表示部とを同一基板上に形成すること
が可能となった ３） キャリアの移動度がアモルファス珪素を用いた場
合に比べ10倍以上も大きいセミアモルファス半導体を用
いたため、TFTの大きさを小さくでき、１つのピクセル
内に２つのTFTをつけても開口率の減少をほとんど伴わ
ない という多くの特長を有する。2) Peripheral circuits and the display unit can be formed on the same substrate. 3) The use of a semi-amorphous semiconductor whose carrier mobility is more than 10 times higher than that of amorphous silicon It has many features such that the size can be reduced and even if two TFTs are provided in one pixel, the aperture ratio is hardly reduced.

本発明は高速動作のTFTおよび非感光性のTFTを作り、
その応用として液晶表示装置に用いた例を示した。しか
しその他の半導体装置、例えばイメージセンサ、モノリ
シック型集積回路における負荷または三次元素子として
用いることも可能である。The present invention creates a high-speed operation TFT and a non-photosensitive TFT,
An example of application to a liquid crystal display device is shown. However, it can be used as a load or a three-dimensional element in other semiconductor devices such as an image sensor and a monolithic integrated circuit.

本発明においてかかるC/TFTに対し、半導体としてセ
ミアモルファスまたはセミクリスタルを用いた。しかし
同じ目的のために可能であるならば他の結晶構造の半導
体を用いてもよい。またセルフアライン型のC/TFTによ
り高速処理を行った。しかしイオン注入法を用いずに非
セルフアライン方式によりTFTを作ってもよい。またス
タガー型でなく逆スタガー型のTFTであってもよいこと
はいうまでもない。In the present invention, semi-amorphous or semi-crystal was used as the semiconductor for the C / TFT. However, semiconductors of other crystal structures may be used if possible for the same purpose. High-speed processing was performed by a self-aligned C / TFT. However, a TFT may be formed by a non-self-aligned method without using the ion implantation method. Needless to say, an inverted stagger type TFT may be used instead of the stagger type.

本発明における表示媒体としては、透過型の液晶表示
装置または反射型の液晶表示装置として用い得る。また
液晶材料としては前記したTN液晶、FLC液晶、分散型液
晶、ポリマ型液晶を用い得る。The display medium in the present invention can be used as a transmission type liquid crystal display device or a reflection type liquid crystal display device. As the liquid crystal material, the above-mentioned TN liquid crystal, FLC liquid crystal, dispersion liquid crystal, and polymer liquid crystal can be used.

またゲストホスト型、誘電異方性型のネマチック液晶
にイオン性ドーパントを添加して電界を印加することに
よってネマチック液晶としコレステリック液晶との混合
体に電界を印加して、ネマチック相とコレステリック相
との間で相変化を生じさせ、透明ないし白濁の表示を実
現する相転移液晶を用いることもできる。また液晶以外
では、例えば染料で着色した有機溶媒中にこれと色の異
なる顔料粒子を分散させた、いわゆる電気泳動表示用分
散系を用いることもできることを付記する。In addition, by adding an ionic dopant to a guest-host type or dielectric anisotropic type nematic liquid crystal and applying an electric field, an electric field is applied to a mixture of the cholesteric liquid crystal and the nematic liquid crystal, and the nematic phase and the cholesteric phase are mixed. A phase change liquid crystal that causes a phase change between the two and realizes a transparent or opaque display can also be used. In addition to the liquid crystal, for example, a so-called electrophoretic display dispersion system in which pigment particles having different colors are dispersed in an organic solvent colored with a dye can be used.

【図面の簡単な説明】[Brief description of the drawings]

第１図は非感光性の薄膜性トランジスタ（TFT）を相補
構成で形成した作製方法を示す。 第２図は高速動作を行い得るTFTを相補構成で作製する
作製方法を示す。 第３図は１つのTFTのみを用いたアクティブ型液晶装置
の回路図を示す。 第４図、第５図および第６図は本発明の相補型TFTを用
いたアクティブ型液晶装置の回路図を示す。 第７図は第１図、第２図の作製方法で作られたTFTの特
性（Vg-I_D曲線）を示す。 第８図は第４図に対応した液晶表示装置の一方の基板の
平面図（Ａ）、縦断面図（Ｂ），（Ｃ）を示す。 第９図は第５図に対応した液晶表示装置の一方の基板の
図面である。 第10図は第６図に対応した液晶表示装置の一方の基板の
図面である。 （１）……ガラス基板 （２），（２′）……シリコン半導体 （３）……ゲイト絶縁膜 （４），（４′），（44），（44′）……ゲイト電極 （５），（５′），（45），（45′）……ソース （６），（６′），（46），（46′）……ドレイン （７），（７′），（47），（47′）……チャネル形成
領域 （９），（９′），（39），（49），（49′）……アル
ミニウム配線 （10）……液晶電位（Ｖ_LC） （11），（11′），（11A），（11′Ａ），（11B），
（11′Ｂ），（50）……Ｎチャネル型薄膜トランジスタ
（NTFT） （12），（12′），（12A），（12′Ａ），（12B），
（12′Ｂ）……液晶 （14），（15）……リークをさせる抵抗 （16），（17）……周辺回路 （18），（18′）……Ｖ_DD（Ｘ線の１つ） （19），（19′）……Vss（Ｘ線の１つ） （21），（21′），（21A），（21′Ａ），（21B），
（21′Ｂ），（51）……Ｐチャネル型薄膜トランジスタ
（PTFT） （22），（22′）……Ｖ_GG、Ｖ_GG′（Ｙ線） （23），（33），（33′），（33A），（33′Ａ），（3
3B），（33′Ｂ）……透明電極で作られた画素 （34）……ピクセル （36）……酸素をイオン注入した領域 （38）……ブロッキング層 〜……フォトマスクを用いたプロセスFIG. 1 shows a fabrication method in which a non-photosensitive thin film transistor (TFT) is formed in a complementary configuration. FIG. 2 shows a manufacturing method for manufacturing a TFT capable of high-speed operation in a complementary configuration. FIG. 3 shows a circuit diagram of an active type liquid crystal device using only one TFT. FIGS. 4, 5 and 6 are circuit diagrams of an active liquid crystal device using the complementary TFT of the present invention. FIG. 7 shows the characteristics (Vg- _ID curve) of the TFT manufactured by the manufacturing method shown in FIGS. FIG. 8 shows a plan view (A), longitudinal sectional views (B) and (C) of one substrate of the liquid crystal display device corresponding to FIG. FIG. 9 is a drawing of one substrate of the liquid crystal display device corresponding to FIG. FIG. 10 is a drawing of one substrate of the liquid crystal display device corresponding to FIG. (1) Glass substrate (2), (2 ′) Silicon semiconductor (3) Gate insulating film (4), (4 ′), (44), (44 ′) Gate electrode (5) ), (5 '), (45), (45') ... source (6), (6 '), (46), (46') ... drain (7), (7 '), (47) , (47 ') ... channel formation region (9), (9'), (39), (49), (49 ') ... aluminum wiring (10) ... liquid crystal potential ( _VLC ) (11), (11 '), (11A), (11'A), (11B),
(11'B), (50) ... N-channel type thin film transistor (NTFT) (12), (12 '), (12A), (12'A), (12B),
(12'B) ... Liquid crystal (14), (15) ... Resistance causing leak (16), (17) ... Peripheral circuit (18), (18 ') ... V _DD (one of X-rays) (19), (19 ') ... Vss (one of X-rays) (21), (21'), (21A), (21'A), (21B),
(21′B), (51)... P-channel thin film transistor (PTFT) (22), (22 ′)... V _GG , V _GG ′ (Y line) (23), (33), (33 ′) , (33A), (33'A), (3
3B), (33'B): Pixels made of transparent electrodes (34): Pixels (36): Regions implanted with oxygen (38): Blocking layer-Process using a photomask

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/786 H01L 27/092 G02F 1/136 500 G02F 1/133 550──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) H01L 29/786 H01L 27/092 G02F 1/136 500 G02F 1/133 550

Claims (22)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】基板上に形成され、 チャネル形成領域、ソース領域およびドレイン領域を有
する半導体層と、前記チャネル形成領域の近隣にゲイト
絶縁膜を介して設けられたゲイト電極とを有し、 前記チャネル形成領域に酸素、窒素または炭素を導入す
ることによって、該チャネル形成領域の光感度を低減さ
せ、 前記チャネル形成領域における酸素、窒素または炭素の
濃度は１×10²⁰〜８×10²¹cm^-3であり、 前記ソース領域および前記ドレイン領域における酸素、
窒素または炭素の濃度は７×10¹⁹cm^-3以下であることを
特徴とする絶縁ゲイト型電界効果トランジスタ。A semiconductor layer having a channel formation region, a source region, and a drain region formed on a substrate; and a gate electrode provided in the vicinity of the channel formation region with a gate insulating film interposed therebetween. By introducing oxygen, nitrogen, or carbon into the channel formation region, the photosensitivity of the channel formation region is reduced. The concentration of oxygen, nitrogen, or carbon in the channel formation region is 1 × 10 ²⁰ to 8 × 10 ²¹ cm ^{− 3} , oxygen in the source region and the drain region,
An insulated gate field effect transistor, wherein the concentration of nitrogen or carbon is 7 × 10 ¹⁹ cm ⁻³ or less. 【請求項２】ゲイト電圧−ドレイン電流の特性のオン状
態で、光を前記絶縁ゲイト型電界効果トランジスタに照
射した場合としない場合のドレイン電流の変化は10％以
下である特許請求の範囲第１項記載の絶縁ゲイト型電界
効果トランジスタ。2. The method according to claim 1, wherein a change in the drain current between when the light is applied to the insulating gate type field effect transistor and when the light is not applied to the insulating gate type field effect transistor in the ON state of the gate voltage-drain current characteristic is 10% or less. Item 4. An insulated gate field effect transistor according to claim 1. 【請求項３】ゲイト電圧−ドレイン電流の特性曲線のオ
フ状態での、光を前記絶縁ゲイト型電界効果トランジス
タに照射した場合のドレイン電流は、10^-7Ａのオーダー
以下である特許請求の範囲第１項記載の絶縁ゲイト型電
界効果トランジスタ。3. The drain current when the light is applied to the insulated gate field effect transistor in the off state of the characteristic curve of the gate voltage-drain current is not more than 10 ^-7 A or less. 2. The insulated gate field effect transistor according to claim 1. 【請求項４】前記基板がガラス基板である特許請求の範
囲第１項記載の絶縁ゲイト型電界効果トランジスタ。4. The insulated gate field effect transistor according to claim 1, wherein said substrate is a glass substrate. 【請求項５】基板上に形成された複数の絶縁ゲイト型電
界効果トランジスタを有し、 該複数の絶縁ゲイト型電界効果トランジスタのうちの少
なくとも１つのチャネル形成領域の光感度は、前記チャ
ネル形成領域に１×10²⁰〜８×10²¹cm^-3の濃度で炭素、
酸素または窒素を導入することにより低減され、かつ、 ソース領域及びドレイン領域における炭素、酸素または
窒素の濃度は７×10¹⁹cm^-3以下であることを特徴とする
半導体装置。5. A semiconductor device comprising: a plurality of insulated gate field effect transistors formed on a substrate; and a photosensitivity of at least one channel forming region of the plurality of insulated gate field effect transistors is the channel forming region. Carbon at a concentration of 1 × 10 ²⁰ to 8 × 10 ²¹ cm ^-3
A semiconductor device which is reduced by introducing oxygen or nitrogen and has a concentration of carbon of 7 × 10 ¹⁹ cm ⁻³ or less in a source region and a drain region. 【請求項６】特許請求の範囲第５項記載の半導体装置を
有する表示装置。6. A display device comprising the semiconductor device according to claim 5. 【請求項７】基板上に、光照射される表示部と光照射さ
れない周辺回路部とが設けられ、 前記表示部の絶縁ゲイト型電界効果トランジスタのチャ
ネル形成領域の光感度は、酸素、窒素または炭素を前記
チャネル領域に選択的に導入することにより低減され、 前記周辺回路部の絶縁ゲイト型電界効果トランジスタの
ソース領域、ドレイン領域およびチャネル形成領域にお
ける酸素、窒素または炭素の濃度は、前記表示部の絶縁
ゲイト型電界効果トランジスタの前記チャネル形成領域
における濃度よりも低いことを特徴とする表示装置。7. A light-irradiated display portion and a non-light-irradiated peripheral circuit portion are provided on a substrate, and the photosensitivity of a channel formation region of the insulated gate field effect transistor of the display portion is oxygen, nitrogen, or The concentration of oxygen, nitrogen or carbon in the source region, the drain region and the channel formation region of the insulated gate field effect transistor in the peripheral circuit portion is reduced by selectively introducing carbon into the channel region. A concentration of the insulated gate field effect transistor is lower than that in the channel formation region. 【請求項８】前記表示部の絶縁ゲイト型電界効果トラン
ジスタは、表示装置の画素電極に電圧を供給するために
設けられ、前記周辺回路部の絶縁ゲイト型電界効果トラ
ンジスタは、前記表示部の絶縁ゲイト型電界効果トラン
ジスタを駆動するために設けられている特許請求の範囲
第７項記載の表示装置。8. The insulated gate field effect transistor of the display unit is provided for supplying a voltage to a pixel electrode of a display device, and the insulated gate field effect transistor of the peripheral circuit unit is provided with an insulating gate of the display unit. 8. The display device according to claim 7, which is provided for driving a gate type field effect transistor. 【請求項９】基板上に形成され、 ソース領域、ドレイン領域およびチャネル形成領域を有
する半導体層と、絶縁被膜を介して前記チャネル形成領
域に隣接して設けられたゲイト電極とを有し、 前記ソース領域と前記ドレイン領域のうち前記チャネル
形成領域の近傍の領域および前記チャネル形成領域より
なる第１の部分に、酸素、窒素または炭素が添加され、 前記チャネル形成領域から離れたソース領域および前記
チャネル形成領域から離れたドレイン領域よりなる第２
の部分における酸素、窒素または酸素の濃度は、前記第
１の部分における濃度より低いことを特徴とする絶縁ゲ
イト型電界効果トランジスタ。9. A semiconductor device comprising: a semiconductor layer formed on a substrate and having a source region, a drain region, and a channel formation region; and a gate electrode provided adjacent to the channel formation region via an insulating film. Oxygen, nitrogen, or carbon is added to a source region and a drain region in a region near the channel formation region and a first portion formed of the channel formation region, and the source region and the channel are separated from the channel formation region. A second region formed of a drain region remote from the formation region;
Wherein the concentration of oxygen, nitrogen or oxygen in the portion is lower than the concentration in the first portion. 【請求項１０】基板上に、 複数のピクセルと、前記ピクセルをスイッチングする第
１のTFTとを有する表示部と、 前記第１のTFTを駆動する第２のTFTを有する周辺回路部
とが設けられ、 前記第１のTFTのチャネル形成領域における酸素、窒素
または炭素の濃度は、前記第２のTFTのチャネル形成領
域における濃度より高いことを特徴とするアクティブ型
表示装置。10. A display unit having a plurality of pixels, a first TFT for switching the pixels, and a peripheral circuit unit having a second TFT for driving the first TFT are provided on a substrate. An active display device, wherein the concentration of oxygen, nitrogen, or carbon in the channel formation region of the first TFT is higher than the concentration in the channel formation region of the second TFT. 【請求項１１】基板上に、 複数のピクセルと、前記ピクセルをスイッチングする第
１のTFTとを有する表示部と、 前記第１のTFTを駆動する第２のTFTを有する周辺回路部
とが設けられ、 前記第１のTFTの光感度は前記第２のTFTの光感度よりも
低いことを特徴とするアクティブ型表示装置。11. A display unit having a plurality of pixels, a first TFT for switching the pixels, and a peripheral circuit unit having a second TFT for driving the first TFT are provided on a substrate. An active display device, wherein the light sensitivity of the first TFT is lower than the light sensitivity of the second TFT. 【請求項１２】基板上に、 複数のピクセルと、前記ピクセルをスイッチングする第
１のTFTとを有する表示部と、 前記第１のTFTを駆動する第２のTFTを有する周辺回路部
とが設けられ、 前記第１のTFTのゲイト電圧−ドレイン電流の特性のオ
ン状態で、2000カンデラの光を前記第１のTFTに照射し
た場合としない場合のドレイン電流の変化は10％以下で
あることを特徴とするアクティブ型表示装置。12. A display unit having a plurality of pixels, a first TFT for switching the pixels, and a peripheral circuit unit having a second TFT for driving the first TFT are provided on a substrate. In the ON state of the gate voltage-drain current characteristic of the first TFT, a change in drain current between when the first TFT is irradiated with 2000 candela lights and when the light is not irradiated is 10% or less. Active display device characterized. 【請求項１３】基板上に、 複数のピクセルと、前記ピクセルをスイッチングする第
１のTFTとを有する表示部と、 前記第１のTFTを駆動する第２のTFTを有する周辺回路部
とが設けられ、 前記第１のTFTのゲイト電圧−ドレイン電流の特性曲線
のオフ状態での、2000カンデラの光を前記第１のTFTに
照射した場合のドレイン電流は、10^-7Ａのオーダー以下
であることを特徴とするアクティブ型表示装置。13. A display unit having a plurality of pixels, a first TFT for switching the pixels, and a peripheral circuit unit having a second TFT for driving the first TFT are provided on a substrate. In the off state of the characteristic curve of the gate voltage-drain current of the first TFT, the drain current when the light of 2000 candela is irradiated on the first TFT is less than or equal to 10 ⁻⁷ A. An active display device characterized by the above-mentioned. 【請求項１４】第１のTFTの光感度は前記第２のTFTの光
感度よりも低いことを特徴とする特許請求の範囲第12項
もしくは13項記載のアクティブ型表示装置。14. The active display device according to claim 12, wherein the light sensitivity of the first TFT is lower than the light sensitivity of the second TFT. 【請求項１５】基板上に、 複数のピクセルと、前記ピクセルをスイッチングする第
１のTFTとを有する表示部と、 前記第１のTFTを駆動する第２のTFTを有する周辺回路部
とが設けられ、 前記第１のTFTのホール移動度は前記第２のTFTのホール
移動度よりも小さい、または、前記第１のTFTの電子移
動度は前記第２のTFTの電子移動度よりも小さいことを
特徴とするアクティブ型表示装置。15. A display unit having a plurality of pixels, a first TFT for switching the pixels, and a peripheral circuit unit having a second TFT for driving the first TFT are provided on a substrate. Wherein the hole mobility of the first TFT is smaller than the hole mobility of the second TFT, or the electron mobility of the first TFT is smaller than the electron mobility of the second TFT. An active display device characterized by the above-mentioned. 【請求項１６】基板上に、 複数のピクセルと、前記ピクセルをスイッチングする第
１のTFTとを有する表示部と、 前記第１のTFTを駆動する少なくとも２つの第２のTFTを
有する周辺回路部とが設けられ、 前記第１のTFTのチャネル形成領域における酸素、窒素
または炭素の濃度は、前記第２のTFTのうちの少なくと
も１つのTFTのチャネル形成領域における濃度より高い
ことを特徴とするアクティブ型表示装置。16. A display unit having a plurality of pixels, a first TFT for switching the pixels, and a peripheral circuit unit having at least two second TFTs for driving the first TFTs on a substrate. Wherein the concentration of oxygen, nitrogen, or carbon in the channel forming region of the first TFT is higher than the concentration in the channel forming region of at least one of the second TFTs. Type display device. 【請求項１７】前記第１のTFTおよび第２のTFTが共にス
タガー型である特許請求の範囲第10、11、12、13、15も
しくは16項記載の表示装置。17. The display device according to claim 10, wherein said first TFT and said second TFT are both staggered. 【請求項１８】前記第１のTFTおよび第２のTFTが共に逆
スタガー型である特許請求の範囲第10、11、12、13、15
もしくは16項記載の表示装置。18. The apparatus according to claim 10, wherein said first TFT and said second TFT are both inverted staggered.
Or the display device according to item 16. 【請求項１９】スタガー型であることを特徴とする特許
請求の範囲第１または９項記載のトランジスタ。19. The transistor according to claim 1, wherein the transistor is of a stagger type. 【請求項２０】逆スタガー型であることを特徴とする特
許請求の範囲第１または９項記載のトランジスタ。20. The transistor according to claim 1, wherein the transistor is of an inverted stagger type. 【請求項２１】前記絶縁ゲイト型電界効果トランジスタ
がスタガー型であることを特徴とする特許請求の範囲第
５または７項記載の半導体装置。21. The semiconductor device according to claim 5, wherein said insulated gate field effect transistor is of a stagger type. 【請求項２２】前記絶縁ゲイト型電界効果トランジスタ
が逆スタガー型であることを特徴とする特許請求の範囲
第５または７項記載の半導体装置。22. The semiconductor device according to claim 5, wherein said insulated gate field effect transistor is of an inverted stagger type.