JPH04188630A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04188630A JPH04188630A JP31372990A JP31372990A JPH04188630A JP H04188630 A JPH04188630 A JP H04188630A JP 31372990 A JP31372990 A JP 31372990A JP 31372990 A JP31372990 A JP 31372990A JP H04188630 A JPH04188630 A JP H04188630A
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- epitaxial layer
- layer
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- schottky barrier
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- Pending
Links
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- 229910052751 metal Inorganic materials 0.000 abstract description 7
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラトラン
ジスタに接続したショットキーバリアタイオードを含む
半導体集積回路に関する。
ジスタに接続したショットキーバリアタイオードを含む
半導体集積回路に関する。
従来よりバイポーラトランジスタとCMO5)ランジス
タより成る論理回路(以下バイポーラCMO3複合論理
回路と記す)の回路楕或は種々提案されている。例えは
日経マイクロデバイス1986年11月号59〜78頁
にいくつかの例が記載されている。これらバイポーラC
MO3複合論理回路の特徴のひとつとして、バイポーラ
トランジスタに大きなベース電流か流れるため、バイポ
ーラトランジスタが飽和状態になりやすいという点があ
げられる。公知のようにバイポーラトランジスタが飽和
状態になると、飽和から抜は出すために時間を要し、ス
イッチング速度が遅くなり、また、飽和により基板電流
が増加するという欠点がある。これらの欠点を回避する
手段として例えば昭和63年電子情報通信学会春季全国
大会論文集C−260に記載されているように、NPN
)ランジスタのコレクタ一端子を両端に2々所配し一端
を電源に、他端をP千ヤネルMOSトランジスタのソー
スに接続するという飽和防止結線(第・1図参照)や、
特開昭63−79367に記載されているように、NP
I”lランジスタのベース、コレクタ間にショットキー
バリアタイオートを接続1=た才導体集積回路(第5図
参照)などが提唱されている。
タより成る論理回路(以下バイポーラCMO3複合論理
回路と記す)の回路楕或は種々提案されている。例えは
日経マイクロデバイス1986年11月号59〜78頁
にいくつかの例が記載されている。これらバイポーラC
MO3複合論理回路の特徴のひとつとして、バイポーラ
トランジスタに大きなベース電流か流れるため、バイポ
ーラトランジスタが飽和状態になりやすいという点があ
げられる。公知のようにバイポーラトランジスタが飽和
状態になると、飽和から抜は出すために時間を要し、ス
イッチング速度が遅くなり、また、飽和により基板電流
が増加するという欠点がある。これらの欠点を回避する
手段として例えば昭和63年電子情報通信学会春季全国
大会論文集C−260に記載されているように、NPN
)ランジスタのコレクタ一端子を両端に2々所配し一端
を電源に、他端をP千ヤネルMOSトランジスタのソー
スに接続するという飽和防止結線(第・1図参照)や、
特開昭63−79367に記載されているように、NP
I”lランジスタのベース、コレクタ間にショットキー
バリアタイオートを接続1=た才導体集積回路(第5図
参照)などが提唱されている。
この従来の半導体集積回路は、飽和防止結線による第1
の例ては、バイポーラトランジスタのコしフタ抵抗が大
きい場合(バイポーラトランジスタのN“型埋込層か省
略されている場合)には有効であるか、N゛型埋込層か
存在し、N型エピタキシャル層の=ルクタ抵抗にしめる
割合か大きい場合は、効果は低下し5、逆にN”型埋込
層を大きくしなけれはならない分だけ面積が増加し1、
高集積化の妨けとなる。
の例ては、バイポーラトランジスタのコしフタ抵抗が大
きい場合(バイポーラトランジスタのN“型埋込層か省
略されている場合)には有効であるか、N゛型埋込層か
存在し、N型エピタキシャル層の=ルクタ抵抗にしめる
割合か大きい場合は、効果は低下し5、逆にN”型埋込
層を大きくしなけれはならない分だけ面積が増加し1、
高集積化の妨けとなる。
また、ベース コレクタ間にショットキーダイオードを
接続する第2の例ではショットキーダイオードを形成す
る領域か必要となり、この分だけトランジスタサイズか
増加することがら、やはり面積の増大を招くことになる
という問題点かある。
接続する第2の例ではショットキーダイオードを形成す
る領域か必要となり、この分だけトランジスタサイズか
増加することがら、やはり面積の増大を招くことになる
という問題点かある。
本発明の半導体集積回路は、−導電型半導体基板」二に
設けた逆導電型の埋込層と、前記埋込層を含む表面に設
けた逆導電型のエピタキシャル層と、前記エピタキシャ
ル層の表面に設けた一導電型のベース領域及びグラフト
ベース領域と、前記グラフトベース領域を貫通して前記
エピタキシャル層に達する開口部と、前記開口部内に設
けて前記エピタキシャル層とショットキーバリア接合を
有し且つ前記グラフトベース領域とオーミック接合を有
する電極とを含んて構成される。
設けた逆導電型の埋込層と、前記埋込層を含む表面に設
けた逆導電型のエピタキシャル層と、前記エピタキシャ
ル層の表面に設けた一導電型のベース領域及びグラフト
ベース領域と、前記グラフトベース領域を貫通して前記
エピタキシャル層に達する開口部と、前記開口部内に設
けて前記エピタキシャル層とショットキーバリア接合を
有し且つ前記グラフトベース領域とオーミック接合を有
する電極とを含んて構成される。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を示す断面図、第2図は
第1図の等価回路図である。
第1図の等価回路図である。
第1図及び第2図に示すように、P型シリコン基板1の
一、IE面に=lレクタ直列抵抗低減のためのN゛型埋
込層2及び素子間分離のためのP“型埋込層3を夫々に
選択的に形成し、N+型埋込層2及びI〕゛型埋込層3
を含む表面にN型エピタキシャル層4を成長させる。次
に、N型エピタキシャル層4内にP″′型埋込層3に達
する素子間分離用のP型埋込層5を設け、P型埋込層5
を含むN型エピタキシャル層4の表面を選択的に酸化し
、てフィールド酸化M6を設けて素子形成領域を区画す
る。次に、素子形成領域のN型エピタキシャル層4内に
N゛型埋込層2に達するN゛型コレクタコンタクト層7
を設け、P゛型グラフトベース領域8及びP゛型クりフ
トヘベー領域に接続してP型車性ベース領域9を設ける
。次に、表面に絶縁膜12.1.3を堆積してP型車性
ベース領域9及びN+型コしフタコンタクト層7の上の
絶縁M12.13を選択的に開孔し、開孔部を含む表面
に設けたN型不純物を含むポリシリコン膜11より不純
物を拡散してN′型エミッタ領域10を形成する。ここ
て、N゛型エミッタ領域10は不純物をイオン注入して
形成しても良い。次に、絶縁膜12.13を開孔し、P
゛型クりフトヘベー領域8を貫通してN型エピタキシャ
ル層4に達する開口部を形成し、開口部を含む表面にス
パッタ法により白金膜を堆積して熱処理し、開口部内の
表面及びエミッタ領域及びコレクタコンタクト層のポリ
シリコン膜11の表面に白金シリサイド層1−5を形成
する。ここて、白金膜の膜厚を3511mとしたときに
窒素雰囲気中て500 ’C15分間の熱処理を行い、
比抵抗]ΩCfnのN型エピタキシャル層4に対して良
好なショットキーダイオードが形成する。次に、白金シ
リサイド層15の上にバリアメタル層16及び金属層1
7を設けて電極配線を夫々設ける。
一、IE面に=lレクタ直列抵抗低減のためのN゛型埋
込層2及び素子間分離のためのP“型埋込層3を夫々に
選択的に形成し、N+型埋込層2及びI〕゛型埋込層3
を含む表面にN型エピタキシャル層4を成長させる。次
に、N型エピタキシャル層4内にP″′型埋込層3に達
する素子間分離用のP型埋込層5を設け、P型埋込層5
を含むN型エピタキシャル層4の表面を選択的に酸化し
、てフィールド酸化M6を設けて素子形成領域を区画す
る。次に、素子形成領域のN型エピタキシャル層4内に
N゛型埋込層2に達するN゛型コレクタコンタクト層7
を設け、P゛型グラフトベース領域8及びP゛型クりフ
トヘベー領域に接続してP型車性ベース領域9を設ける
。次に、表面に絶縁膜12.1.3を堆積してP型車性
ベース領域9及びN+型コしフタコンタクト層7の上の
絶縁M12.13を選択的に開孔し、開孔部を含む表面
に設けたN型不純物を含むポリシリコン膜11より不純
物を拡散してN′型エミッタ領域10を形成する。ここ
て、N゛型エミッタ領域10は不純物をイオン注入して
形成しても良い。次に、絶縁膜12.13を開孔し、P
゛型クりフトヘベー領域8を貫通してN型エピタキシャ
ル層4に達する開口部を形成し、開口部を含む表面にス
パッタ法により白金膜を堆積して熱処理し、開口部内の
表面及びエミッタ領域及びコレクタコンタクト層のポリ
シリコン膜11の表面に白金シリサイド層1−5を形成
する。ここて、白金膜の膜厚を3511mとしたときに
窒素雰囲気中て500 ’C15分間の熱処理を行い、
比抵抗]ΩCfnのN型エピタキシャル層4に対して良
好なショットキーダイオードが形成する。次に、白金シ
リサイド層15の上にバリアメタル層16及び金属層1
7を設けて電極配線を夫々設ける。
従来、ショットキーバリアダイオードをバイポーラトラ
ンジスタに付加した場合、バイポーラトランジスタ単体
の面積に比較して1.5〜2倍程度面積が増加していた
のに対し、本発明によるバイポーラトランジスタとショ
ットキーバリアダイオードの複合構造では、面積の増大
を招くことなく、またグラフトベースをショットキーバ
リアダイオードのカードリングとして共用できるため耐
圧を犠牲にすることもなく、特にバイポーラCMO8複
合論理回路に適したショットキークランプ付きバイポー
ラトランジスタを実現することが可能となる。
ンジスタに付加した場合、バイポーラトランジスタ単体
の面積に比較して1.5〜2倍程度面積が増加していた
のに対し、本発明によるバイポーラトランジスタとショ
ットキーバリアダイオードの複合構造では、面積の増大
を招くことなく、またグラフトベースをショットキーバ
リアダイオードのカードリングとして共用できるため耐
圧を犠牲にすることもなく、特にバイポーラCMO8複
合論理回路に適したショットキークランプ付きバイポー
ラトランジスタを実現することが可能となる。
第3図は本発明の第2の実施例を示す断面図である。
第3図に示すように、グラフトベース領域8を貫通して
設けたショットキーバリアタイオート形成用の開口部の
底面にヒ素のようなN型不純物をイオン注入してN型不
純物濃度がエピタキシャル層4よりも高いN1型拡散層
18を設けた以外は第1の実施例と同様の構成を有して
おり、N+型型数散層18不純物濃度を制御することに
よりショットキーダイオードのVF特性を最適の値に設
定するとができる。
設けたショットキーバリアタイオート形成用の開口部の
底面にヒ素のようなN型不純物をイオン注入してN型不
純物濃度がエピタキシャル層4よりも高いN1型拡散層
18を設けた以外は第1の実施例と同様の構成を有して
おり、N+型型数散層18不純物濃度を制御することに
よりショットキーダイオードのVF特性を最適の値に設
定するとができる。
以上説明したように本発明は、グラフトベース領域を貫
通しエピタキシャル層に達する開口部を形成し、この開
口部内部にショットキーバリア金属を被着させ熱処理し
てベースコンタクト及びショットキーバリアダイオード
を同時に形成することにより、グラフトベース領域をシ
ョットキーバリアタイオートのカートリングとして共用
てき面積を増大させることなく、バイポーラCMO3複
合論理回路に適したショットキークランプハイポーラト
ランジスタを実現できるという効果を有する。
通しエピタキシャル層に達する開口部を形成し、この開
口部内部にショットキーバリア金属を被着させ熱処理し
てベースコンタクト及びショットキーバリアダイオード
を同時に形成することにより、グラフトベース領域をシ
ョットキーバリアタイオートのカートリングとして共用
てき面積を増大させることなく、バイポーラCMO3複
合論理回路に適したショットキークランプハイポーラト
ランジスタを実現できるという効果を有する。
第1図は本発明の第1の実施例を示す断面図、第2図は
第1図の等価回路図、第3図は本発明の第2の実施例を
示す断面図、第4図及び第5図は従来の半導体集積回路
の第1及び第2の例を示す断面図である。 1・・・P型シリコン基板、2・・・N++埋込層、3
・・・P+型埋込層、4・・・N型エピタキシャル層、
5・・・P型拡散層、6・・・フィールド酸化膜、7・
・・N++コレクタコンタクト層、8・・・P1型グラ
フトベース領域、9・・・P型車性ベース領域、10・
・・エミッタ領域、11・・・N”型ポリシリコン層、
12゜13・・・絶縁膜、15・・・白金シリサイド層
、16・・・バリアメタル層、17・・・金属層、18
・・・N型拡散層、22・・・入力、23・・・出力、
24・・・電源、25・・・ショットキーバリア金属層
、29・・・ガードリング、31・・・N型ウェル、3
2・・・P型ソース領域、33・・・P型ドレイン領域
、34・・・N型コレクタ領域、35・・・P型ベース
領域、36・・・N型エミッタ領域。
第1図の等価回路図、第3図は本発明の第2の実施例を
示す断面図、第4図及び第5図は従来の半導体集積回路
の第1及び第2の例を示す断面図である。 1・・・P型シリコン基板、2・・・N++埋込層、3
・・・P+型埋込層、4・・・N型エピタキシャル層、
5・・・P型拡散層、6・・・フィールド酸化膜、7・
・・N++コレクタコンタクト層、8・・・P1型グラ
フトベース領域、9・・・P型車性ベース領域、10・
・・エミッタ領域、11・・・N”型ポリシリコン層、
12゜13・・・絶縁膜、15・・・白金シリサイド層
、16・・・バリアメタル層、17・・・金属層、18
・・・N型拡散層、22・・・入力、23・・・出力、
24・・・電源、25・・・ショットキーバリア金属層
、29・・・ガードリング、31・・・N型ウェル、3
2・・・P型ソース領域、33・・・P型ドレイン領域
、34・・・N型コレクタ領域、35・・・P型ベース
領域、36・・・N型エミッタ領域。
Claims (1)
- 一導電型半導体基板上に設けた逆導電型の埋込層と、
前記埋込層を含む表面に設けた逆導電型のエピタキシャ
ル層と、前記エピタキシャル層の表面に設けた一導電型
のベース領域及びグラフトベース領域と、前記グラフト
ベース領域を貫通して前記エピタキシャル層に達する開
口部と、前記開口部内に設けて前記エピタキシャル層と
ショットキーバリア接合を有し且つ前記グラフトベース
領域とオーミック接合を有する電極とを含むことを特徴
とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31372990A JPH04188630A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31372990A JPH04188630A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04188630A true JPH04188630A (ja) | 1992-07-07 |
Family
ID=18044819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31372990A Pending JPH04188630A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04188630A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284741A (ja) * | 1997-03-31 | 1998-10-23 | Toko Inc | ダイオード装置 |
-
1990
- 1990-11-19 JP JP31372990A patent/JPH04188630A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284741A (ja) * | 1997-03-31 | 1998-10-23 | Toko Inc | ダイオード装置 |
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