JPH04188630A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04188630A JPH04188630A JP31372990A JP31372990A JPH04188630A JP H04188630 A JPH04188630 A JP H04188630A JP 31372990 A JP31372990 A JP 31372990A JP 31372990 A JP31372990 A JP 31372990A JP H04188630 A JPH04188630 A JP H04188630A
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- epitaxial layer
- layer
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- Pending
Links
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- 229910052751 metal Inorganic materials 0.000 abstract description 7
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラトラン
ジスタに接続したショットキーバリアタイオードを含む
半導体集積回路に関する。
ジスタに接続したショットキーバリアタイオードを含む
半導体集積回路に関する。
従来よりバイポーラトランジスタとＣＭＯ５）ランジス
タより成る論理回路（以下バイポーラＣＭＯ３複合論理
回路と記す）の回路楕或は種々提案されている。例えは
日経マイクロデバイス１９８６年１１月号５９〜７８頁
にいくつかの例が記載されている。これらバイポーラＣ
ＭＯ３複合論理回路の特徴のひとつとして、バイポーラ
トランジスタに大きなベース電流か流れるため、バイポ
ーラトランジスタが飽和状態になりやすいという点があ
げられる。公知のようにバイポーラトランジスタが飽和
状態になると、飽和から抜は出すために時間を要し、ス
イッチング速度が遅くなり、また、飽和により基板電流
が増加するという欠点がある。これらの欠点を回避する
手段として例えば昭和６３年電子情報通信学会春季全国
大会論文集Ｃ−２６０に記載されているように、ＮＰＮ
）ランジスタのコレクタ一端子を両端に２々所配し一端
を電源に、他端をＰ千ヤネルＭＯＳトランジスタのソー
スに接続するという飽和防止結線（第・１図参照）や、
特開昭６３−７９３６７に記載されているように、ＮＰ
Ｉ”ｌランジスタのベース、コレクタ間にショットキー
バリアタイオートを接続１＝た才導体集積回路（第５図
参照）などが提唱されている。
タより成る論理回路（以下バイポーラＣＭＯ３複合論理
回路と記す）の回路楕或は種々提案されている。例えは
日経マイクロデバイス１９８６年１１月号５９〜７８頁
にいくつかの例が記載されている。これらバイポーラＣ
ＭＯ３複合論理回路の特徴のひとつとして、バイポーラ
トランジスタに大きなベース電流か流れるため、バイポ
ーラトランジスタが飽和状態になりやすいという点があ
げられる。公知のようにバイポーラトランジスタが飽和
状態になると、飽和から抜は出すために時間を要し、ス
イッチング速度が遅くなり、また、飽和により基板電流
が増加するという欠点がある。これらの欠点を回避する
手段として例えば昭和６３年電子情報通信学会春季全国
大会論文集Ｃ−２６０に記載されているように、ＮＰＮ
）ランジスタのコレクタ一端子を両端に２々所配し一端
を電源に、他端をＰ千ヤネルＭＯＳトランジスタのソー
スに接続するという飽和防止結線（第・１図参照）や、
特開昭６３−７９３６７に記載されているように、ＮＰ
Ｉ”ｌランジスタのベース、コレクタ間にショットキー
バリアタイオートを接続１＝た才導体集積回路（第５図
参照）などが提唱されている。
この従来の半導体集積回路は、飽和防止結線による第１
の例ては、バイポーラトランジスタのコしフタ抵抗が大
きい場合（バイポーラトランジスタのＮ“型埋込層か省
略されている場合）には有効であるか、Ｎ゛型埋込層か
存在し、Ｎ型エピタキシャル層の＝ルクタ抵抗にしめる
割合か大きい場合は、効果は低下し５、逆にＮ”型埋込
層を大きくしなけれはならない分だけ面積が増加し１、
高集積化の妨けとなる。
の例ては、バイポーラトランジスタのコしフタ抵抗が大
きい場合（バイポーラトランジスタのＮ“型埋込層か省
略されている場合）には有効であるか、Ｎ゛型埋込層か
存在し、Ｎ型エピタキシャル層の＝ルクタ抵抗にしめる
割合か大きい場合は、効果は低下し５、逆にＮ”型埋込
層を大きくしなけれはならない分だけ面積が増加し１、
高集積化の妨けとなる。
また、ベース コレクタ間にショットキーダイオードを
接続する第２の例ではショットキーダイオードを形成す
る領域か必要となり、この分だけトランジスタサイズか
増加することがら、やはり面積の増大を招くことになる
という問題点かある。
接続する第２の例ではショットキーダイオードを形成す
る領域か必要となり、この分だけトランジスタサイズか
増加することがら、やはり面積の増大を招くことになる
という問題点かある。
本発明の半導体集積回路は、−導電型半導体基板」二に
設けた逆導電型の埋込層と、前記埋込層を含む表面に設
けた逆導電型のエピタキシャル層と、前記エピタキシャ
ル層の表面に設けた一導電型のベース領域及びグラフト
ベース領域と、前記グラフトベース領域を貫通して前記
エピタキシャル層に達する開口部と、前記開口部内に設
けて前記エピタキシャル層とショットキーバリア接合を
有し且つ前記グラフトベース領域とオーミック接合を有
する電極とを含んて構成される。
設けた逆導電型の埋込層と、前記埋込層を含む表面に設
けた逆導電型のエピタキシャル層と、前記エピタキシャ
ル層の表面に設けた一導電型のベース領域及びグラフト
ベース領域と、前記グラフトベース領域を貫通して前記
エピタキシャル層に達する開口部と、前記開口部内に設
けて前記エピタキシャル層とショットキーバリア接合を
有し且つ前記グラフトベース領域とオーミック接合を有
する電極とを含んて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す断面図、第２図は
第１図の等価回路図である。
第１図の等価回路図である。
第１図及び第２図に示すように、Ｐ型シリコン基板１の
一、ＩＥ面に＝ｌレクタ直列抵抗低減のためのＮ゛型埋
込層２及び素子間分離のためのＰ“型埋込層３を夫々に
選択的に形成し、Ｎ＋型埋込層２及びＩ〕゛型埋込層３
を含む表面にＮ型エピタキシャル層４を成長させる。次
に、Ｎ型エピタキシャル層４内にＰ″′型埋込層３に達
する素子間分離用のＰ型埋込層５を設け、Ｐ型埋込層５
を含むＮ型エピタキシャル層４の表面を選択的に酸化し
、てフィールド酸化Ｍ６を設けて素子形成領域を区画す
る。次に、素子形成領域のＮ型エピタキシャル層４内に
Ｎ゛型埋込層２に達するＮ゛型コレクタコンタクト層７
を設け、Ｐ゛型グラフトベース領域８及びＰ゛型クりフ
トヘベー領域に接続してＰ型車性ベース領域９を設ける
。次に、表面に絶縁膜１２．１．３を堆積してＰ型車性
ベース領域９及びＮ＋型コしフタコンタクト層７の上の
絶縁Ｍ１２．１３を選択的に開孔し、開孔部を含む表面
に設けたＮ型不純物を含むポリシリコン膜１１より不純
物を拡散してＮ′型エミッタ領域１０を形成する。ここ
て、Ｎ゛型エミッタ領域１０は不純物をイオン注入して
形成しても良い。次に、絶縁膜１２．１３を開孔し、Ｐ
゛型クりフトヘベー領域８を貫通してＮ型エピタキシャ
ル層４に達する開口部を形成し、開口部を含む表面にス
パッタ法により白金膜を堆積して熱処理し、開口部内の
表面及びエミッタ領域及びコレクタコンタクト層のポリ
シリコン膜１１の表面に白金シリサイド層１−５を形成
する。ここて、白金膜の膜厚を３５１１ｍとしたときに
窒素雰囲気中て５００ ’Ｃ１５分間の熱処理を行い、
比抵抗］ΩＣｆｎのＮ型エピタキシャル層４に対して良
好なショットキーダイオードが形成する。次に、白金シ
リサイド層１５の上にバリアメタル層１６及び金属層１
７を設けて電極配線を夫々設ける。
一、ＩＥ面に＝ｌレクタ直列抵抗低減のためのＮ゛型埋
込層２及び素子間分離のためのＰ“型埋込層３を夫々に
選択的に形成し、Ｎ＋型埋込層２及びＩ〕゛型埋込層３
を含む表面にＮ型エピタキシャル層４を成長させる。次
に、Ｎ型エピタキシャル層４内にＰ″′型埋込層３に達
する素子間分離用のＰ型埋込層５を設け、Ｐ型埋込層５
を含むＮ型エピタキシャル層４の表面を選択的に酸化し
、てフィールド酸化Ｍ６を設けて素子形成領域を区画す
る。次に、素子形成領域のＮ型エピタキシャル層４内に
Ｎ゛型埋込層２に達するＮ゛型コレクタコンタクト層７
を設け、Ｐ゛型グラフトベース領域８及びＰ゛型クりフ
トヘベー領域に接続してＰ型車性ベース領域９を設ける
。次に、表面に絶縁膜１２．１．３を堆積してＰ型車性
ベース領域９及びＮ＋型コしフタコンタクト層７の上の
絶縁Ｍ１２．１３を選択的に開孔し、開孔部を含む表面
に設けたＮ型不純物を含むポリシリコン膜１１より不純
物を拡散してＮ′型エミッタ領域１０を形成する。ここ
て、Ｎ゛型エミッタ領域１０は不純物をイオン注入して
形成しても良い。次に、絶縁膜１２．１３を開孔し、Ｐ
゛型クりフトヘベー領域８を貫通してＮ型エピタキシャ
ル層４に達する開口部を形成し、開口部を含む表面にス
パッタ法により白金膜を堆積して熱処理し、開口部内の
表面及びエミッタ領域及びコレクタコンタクト層のポリ
シリコン膜１１の表面に白金シリサイド層１−５を形成
する。ここて、白金膜の膜厚を３５１１ｍとしたときに
窒素雰囲気中て５００ ’Ｃ１５分間の熱処理を行い、
比抵抗］ΩＣｆｎのＮ型エピタキシャル層４に対して良
好なショットキーダイオードが形成する。次に、白金シ
リサイド層１５の上にバリアメタル層１６及び金属層１
７を設けて電極配線を夫々設ける。
従来、ショットキーバリアダイオードをバイポーラトラ
ンジスタに付加した場合、バイポーラトランジスタ単体
の面積に比較して１．５〜２倍程度面積が増加していた
のに対し、本発明によるバイポーラトランジスタとショ
ットキーバリアダイオードの複合構造では、面積の増大
を招くことなく、またグラフトベースをショットキーバ
リアダイオードのカードリングとして共用できるため耐
圧を犠牲にすることもなく、特にバイポーラＣＭＯ８複
合論理回路に適したショットキークランプ付きバイポー
ラトランジスタを実現することが可能となる。
ンジスタに付加した場合、バイポーラトランジスタ単体
の面積に比較して１．５〜２倍程度面積が増加していた
のに対し、本発明によるバイポーラトランジスタとショ
ットキーバリアダイオードの複合構造では、面積の増大
を招くことなく、またグラフトベースをショットキーバ
リアダイオードのカードリングとして共用できるため耐
圧を犠牲にすることもなく、特にバイポーラＣＭＯ８複
合論理回路に適したショットキークランプ付きバイポー
ラトランジスタを実現することが可能となる。
第３図は本発明の第２の実施例を示す断面図である。
第３図に示すように、グラフトベース領域８を貫通して
設けたショットキーバリアタイオート形成用の開口部の
底面にヒ素のようなＮ型不純物をイオン注入してＮ型不
純物濃度がエピタキシャル層４よりも高いＮ１型拡散層
１８を設けた以外は第１の実施例と同様の構成を有して
おり、Ｎ＋型型数散層１８不純物濃度を制御することに
よりショットキーダイオードのＶＦ特性を最適の値に設
定するとができる。
設けたショットキーバリアタイオート形成用の開口部の
底面にヒ素のようなＮ型不純物をイオン注入してＮ型不
純物濃度がエピタキシャル層４よりも高いＮ１型拡散層
１８を設けた以外は第１の実施例と同様の構成を有して
おり、Ｎ＋型型数散層１８不純物濃度を制御することに
よりショットキーダイオードのＶＦ特性を最適の値に設
定するとができる。
以上説明したように本発明は、グラフトベース領域を貫
通しエピタキシャル層に達する開口部を形成し、この開
口部内部にショットキーバリア金属を被着させ熱処理し
てベースコンタクト及びショットキーバリアダイオード
を同時に形成することにより、グラフトベース領域をシ
ョットキーバリアタイオートのカートリングとして共用
てき面積を増大させることなく、バイポーラＣＭＯ３複
合論理回路に適したショットキークランプハイポーラト
ランジスタを実現できるという効果を有する。
通しエピタキシャル層に達する開口部を形成し、この開
口部内部にショットキーバリア金属を被着させ熱処理し
てベースコンタクト及びショットキーバリアダイオード
を同時に形成することにより、グラフトベース領域をシ
ョットキーバリアタイオートのカートリングとして共用
てき面積を増大させることなく、バイポーラＣＭＯ３複
合論理回路に適したショットキークランプハイポーラト
ランジスタを実現できるという効果を有する。
第１図は本発明の第１の実施例を示す断面図、第２図は
第１図の等価回路図、第３図は本発明の第２の実施例を
示す断面図、第４図及び第５図は従来の半導体集積回路
の第１及び第２の例を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋＋埋込層、３
・・・Ｐ＋型埋込層、４・・・Ｎ型エピタキシャル層、
５・・・Ｐ型拡散層、６・・・フィールド酸化膜、７・
・・Ｎ＋＋コレクタコンタクト層、８・・・Ｐ１型グラ
フトベース領域、９・・・Ｐ型車性ベース領域、１０・
・・エミッタ領域、１１・・・Ｎ”型ポリシリコン層、
１２゜１３・・・絶縁膜、１５・・・白金シリサイド層
、１６・・・バリアメタル層、１７・・・金属層、１８
・・・Ｎ型拡散層、２２・・・入力、２３・・・出力、
２４・・・電源、２５・・・ショットキーバリア金属層
、２９・・・ガードリング、３１・・・Ｎ型ウェル、３
２・・・Ｐ型ソース領域、３３・・・Ｐ型ドレイン領域
、３４・・・Ｎ型コレクタ領域、３５・・・Ｐ型ベース
領域、３６・・・Ｎ型エミッタ領域。
第１図の等価回路図、第３図は本発明の第２の実施例を
示す断面図、第４図及び第５図は従来の半導体集積回路
の第１及び第２の例を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋＋埋込層、３
・・・Ｐ＋型埋込層、４・・・Ｎ型エピタキシャル層、
５・・・Ｐ型拡散層、６・・・フィールド酸化膜、７・
・・Ｎ＋＋コレクタコンタクト層、８・・・Ｐ１型グラ
フトベース領域、９・・・Ｐ型車性ベース領域、１０・
・・エミッタ領域、１１・・・Ｎ”型ポリシリコン層、
１２゜１３・・・絶縁膜、１５・・・白金シリサイド層
、１６・・・バリアメタル層、１７・・・金属層、１８
・・・Ｎ型拡散層、２２・・・入力、２３・・・出力、
２４・・・電源、２５・・・ショットキーバリア金属層
、２９・・・ガードリング、３１・・・Ｎ型ウェル、３
２・・・Ｐ型ソース領域、３３・・・Ｐ型ドレイン領域
、３４・・・Ｎ型コレクタ領域、３５・・・Ｐ型ベース
領域、３６・・・Ｎ型エミッタ領域。
Claims (1)
- 一導電型半導体基板上に設けた逆導電型の埋込層と、
前記埋込層を含む表面に設けた逆導電型のエピタキシャ
ル層と、前記エピタキシャル層の表面に設けた一導電型
のベース領域及びグラフトベース領域と、前記グラフト
ベース領域を貫通して前記エピタキシャル層に達する開
口部と、前記開口部内に設けて前記エピタキシャル層と
ショットキーバリア接合を有し且つ前記グラフトベース
領域とオーミック接合を有する電極とを含むことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31372990A JPH04188630A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31372990A JPH04188630A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188630A true JPH04188630A (ja) | 1992-07-07 |
Family
ID=18044819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31372990A Pending JPH04188630A (ja) | 1990-11-19 | 1990-11-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284741A (ja) * | 1997-03-31 | 1998-10-23 | Toko Inc | ダイオード装置 |
-
1990
- 1990-11-19 JP JP31372990A patent/JPH04188630A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284741A (ja) * | 1997-03-31 | 1998-10-23 | Toko Inc | ダイオード装置 |
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