JPH04188630A - Semiconductor integrated circuit - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラトラン
ジスタに接続したショットキーバリアタイオードを含む
半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit including a Schottky barrier diode connected to a bipolar transistor.
従来よりバイポーラトランジスタとＣＭＯ５）ランジス
タより成る論理回路（以下バイポーラＣＭＯ３複合論理
回路と記す）の回路楕或は種々提案されている。例えは
日経マイクロデバイス１９８６年１１月号５９〜７８頁
にいくつかの例が記載されている。これらバイポーラＣ
ＭＯ３複合論理回路の特徴のひとつとして、バイポーラ
トランジスタに大きなベース電流か流れるため、バイポ
ーラトランジスタが飽和状態になりやすいという点があ
げられる。公知のようにバイポーラトランジスタが飽和
状態になると、飽和から抜は出すために時間を要し、ス
イッチング速度が遅くなり、また、飽和により基板電流
が増加するという欠点がある。これらの欠点を回避する
手段として例えば昭和６３年電子情報通信学会春季全国
大会論文集Ｃ−２６０に記載されているように、ＮＰＮ
）ランジスタのコレクタ一端子を両端に２々所配し一端
を電源に、他端をＰ千ヤネルＭＯＳトランジスタのソー
スに接続するという飽和防止結線（第・１図参照）や、
特開昭６３−７９３６７に記載されているように、ＮＰ
Ｉ”ｌランジスタのベース、コレクタ間にショットキー
バリアタイオートを接続１＝た才導体集積回路（第５図
参照）などが提唱されている。Conventionally, various circuit configurations of logic circuits (hereinafter referred to as bipolar CMO3 composite logic circuits) comprising bipolar transistors and CMO3 transistors have been proposed. For example, some examples are described in Nikkei Microdevice, November 1986 issue, pages 59-78. These bipolar C
One of the characteristics of the MO3 complex logic circuit is that a large base current flows through the bipolar transistor, making it easy for the bipolar transistor to become saturated. As is well known, when a bipolar transistor becomes saturated, it takes time to come out of saturation, the switching speed becomes slow, and the saturation increases the substrate current. As a means to avoid these drawbacks, for example, as described in Proceedings of the 1986 Institute of Electronics, Information and Communication Engineers Spring National Conference, C-260, NPN
) A saturation prevention connection (see Figure 1) in which the collector terminal of the transistor is placed in two places on both ends, one end is connected to the power supply, and the other end is connected to the source of the PMOS transistor.
As described in Japanese Patent Application Laid-Open No. 63-79367, NP
A conductor integrated circuit (see FIG. 5) has been proposed in which a Schottky barrier tie is connected between the base and collector of an I''l transistor.
この従来の半導体集積回路は、飽和防止結線による第１
の例ては、バイポーラトランジスタのコしフタ抵抗が大
きい場合（バイポーラトランジスタのＮ“型埋込層か省
略されている場合）には有効であるか、Ｎ゛型埋込層か
存在し、Ｎ型エピタキシャル層の＝ルクタ抵抗にしめる
割合か大きい場合は、効果は低下し５、逆にＮ”型埋込
層を大きくしなけれはならない分だけ面積が増加し１、
高集積化の妨けとなる。This conventional semiconductor integrated circuit has a first
For example, is it effective when the cross-lid resistance of the bipolar transistor is large (if the N" type buried layer of the bipolar transistor is omitted), or is it effective when the N" type buried layer exists and the N If the ratio of the lucta resistance of the type epitaxial layer is large, the effect will decrease5, and conversely, the area will increase as the N'' type buried layer has to be made larger1.
This hinders high integration.
また、ベース コレクタ間にショットキーダイオードを
接続する第２の例ではショットキーダイオードを形成す
る領域か必要となり、この分だけトランジスタサイズか
増加することがら、やはり面積の増大を招くことになる
という問題点かある。Furthermore, in the second example in which a Schottky diode is connected between the base and the collector, a region is required to form the Schottky diode, which increases the transistor size, resulting in an increase in area. There are some points.
本発明の半導体集積回路は、−導電型半導体基板」二に
設けた逆導電型の埋込層と、前記埋込層を含む表面に設
けた逆導電型のエピタキシャル層と、前記エピタキシャ
ル層の表面に設けた一導電型のベース領域及びグラフト
ベース領域と、前記グラフトベース領域を貫通して前記
エピタキシャル層に達する開口部と、前記開口部内に設
けて前記エピタキシャル層とショットキーバリア接合を
有し且つ前記グラフトベース領域とオーミック接合を有
する電極とを含んて構成される。The semiconductor integrated circuit of the present invention includes a buried layer of an opposite conductivity type provided on a conductivity type semiconductor substrate, an epitaxial layer of an opposite conductivity type provided on a surface including the buried layer, and a surface of the epitaxial layer. a base region and a graft base region of one conductivity type provided in the base region, an opening penetrating the graft base region and reaching the epitaxial layer, and a Schottky barrier junction with the epitaxial layer provided in the opening, and The graft base region includes the graft base region and an electrode having an ohmic contact.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例を示す断面図、第２図は
第１図の等価回路図である。FIG. 1 is a sectional view showing a first embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of FIG.
第１図及び第２図に示すように、Ｐ型シリコン基板１の
一、ＩＥ面に＝ｌレクタ直列抵抗低減のためのＮ゛型埋
込層２及び素子間分離のためのＰ“型埋込層３を夫々に
選択的に形成し、Ｎ＋型埋込層２及びＩ〕゛型埋込層３
を含む表面にＮ型エピタキシャル層４を成長させる。次
に、Ｎ型エピタキシャル層４内にＰ″′型埋込層３に達
する素子間分離用のＰ型埋込層５を設け、Ｐ型埋込層５
を含むＮ型エピタキシャル層４の表面を選択的に酸化し
、てフィールド酸化Ｍ６を設けて素子形成領域を区画す
る。次に、素子形成領域のＮ型エピタキシャル層４内に
Ｎ゛型埋込層２に達するＮ゛型コレクタコンタクト層７
を設け、Ｐ゛型グラフトベース領域８及びＰ゛型クりフ
トヘベー領域に接続してＰ型車性ベース領域９を設ける
。次に、表面に絶縁膜１２．１．３を堆積してＰ型車性
ベース領域９及びＮ＋型コしフタコンタクト層７の上の
絶縁Ｍ１２．１３を選択的に開孔し、開孔部を含む表面
に設けたＮ型不純物を含むポリシリコン膜１１より不純
物を拡散してＮ′型エミッタ領域１０を形成する。ここ
て、Ｎ゛型エミッタ領域１０は不純物をイオン注入して
形成しても良い。次に、絶縁膜１２．１３を開孔し、Ｐ
゛型クりフトヘベー領域８を貫通してＮ型エピタキシャ
ル層４に達する開口部を形成し、開口部を含む表面にス
パッタ法により白金膜を堆積して熱処理し、開口部内の
表面及びエミッタ領域及びコレクタコンタクト層のポリ
シリコン膜１１の表面に白金シリサイド層１−５を形成
する。ここて、白金膜の膜厚を３５１１ｍとしたときに
窒素雰囲気中て５００ ’Ｃ１５分間の熱処理を行い、
比抵抗］ΩＣｆｎのＮ型エピタキシャル層４に対して良
好なショットキーダイオードが形成する。次に、白金シ
リサイド層１５の上にバリアメタル層１６及び金属層１
７を設けて電極配線を夫々設ける。As shown in FIGS. 1 and 2, on one IE surface of a P-type silicon substrate 1, there is an N-type buried layer 2 for reducing the resistor series resistance and a P"-type buried layer 2 for isolation between elements. A buried layer 3 is selectively formed, and an N+ type buried layer 2 and an I゛ type buried layer 3 are formed.
An N-type epitaxial layer 4 is grown on the surface including. Next, a P-type buried layer 5 for element isolation reaching the P'' type buried layer 3 is provided in the N-type epitaxial layer 4, and the P-type buried layer 5
The surface of the N-type epitaxial layer 4 including the N-type epitaxial layer 4 is selectively oxidized, and field oxidation M6 is provided to define an element formation region. Next, an N-type collector contact layer 7 reaching the N-type buried layer 2 is formed in the N-type epitaxial layer 4 in the element formation region.
A P-type vehicle base region 9 is provided connected to the P′-type graft base region 8 and the P′-type graft base region. Next, an insulating film 12.1.3 is deposited on the surface, and the insulating film 12.13 on the P type vehicle base region 9 and the N+ type roof contact layer 7 is selectively opened. An N'-type emitter region 10 is formed by diffusing impurities from a polysilicon film 11 containing N-type impurities provided on the surface including the N-type impurity. Here, the N-type emitter region 10 may be formed by ion-implanting impurities. Next, holes are opened in the insulating film 12.13, and P
An opening is formed to penetrate through the ``2'' type drift region 8 and reach the N type epitaxial layer 4, and a platinum film is deposited on the surface including the opening by sputtering and heat-treated to coat the surface inside the opening, the emitter region, and the like. A platinum silicide layer 1-5 is formed on the surface of the polysilicon film 11 of the collector contact layer. Here, when the thickness of the platinum film was 3511 m, heat treatment was performed at 500'C for 15 minutes in a nitrogen atmosphere.
A good Schottky diode is formed for the N-type epitaxial layer 4 of [specific resistance] ΩCfn. Next, a barrier metal layer 16 and a metal layer 1 are formed on the platinum silicide layer 15.
7 and provide electrode wiring, respectively.
従来、ショットキーバリアダイオードをバイポーラトラ
ンジスタに付加した場合、バイポーラトランジスタ単体
の面積に比較して１．５〜２倍程度面積が増加していた
のに対し、本発明によるバイポーラトランジスタとショ
ットキーバリアダイオードの複合構造では、面積の増大
を招くことなく、またグラフトベースをショットキーバ
リアダイオードのカードリングとして共用できるため耐
圧を犠牲にすることもなく、特にバイポーラＣＭＯ８複
合論理回路に適したショットキークランプ付きバイポー
ラトランジスタを実現することが可能となる。Conventionally, when a Schottky barrier diode was added to a bipolar transistor, the area increased by about 1.5 to 2 times compared to the area of the bipolar transistor alone, but the bipolar transistor and Schottky barrier diode according to the present invention With this composite structure, the graft base can be used as a Schottky barrier diode card ring without increasing the area, without sacrificing withstand voltage, and with a Schottky clamp, which is especially suitable for bipolar CMO8 composite logic circuits. It becomes possible to realize a bipolar transistor.
第３図は本発明の第２の実施例を示す断面図である。FIG. 3 is a sectional view showing a second embodiment of the present invention.
第３図に示すように、グラフトベース領域８を貫通して
設けたショットキーバリアタイオート形成用の開口部の
底面にヒ素のようなＮ型不純物をイオン注入してＮ型不
純物濃度がエピタキシャル層４よりも高いＮ１型拡散層
１８を設けた以外は第１の実施例と同様の構成を有して
おり、Ｎ＋型型数散層１８不純物濃度を制御することに
よりショットキーダイオードのＶＦ特性を最適の値に設
定するとができる。As shown in FIG. 3, an N-type impurity such as arsenic is ion-implanted into the bottom surface of an opening for forming a Schottky barrier tie-out provided through the graft base region 8, and the N-type impurity concentration is increased to an epitaxial layer. The structure is the same as that of the first embodiment except that the N1 type diffusion layer 18 having a higher concentration than that of the Schottky diode is controlled by controlling the impurity concentration of the N+ type diffusion layer 18. You can set it to the optimal value.
以上説明したように本発明は、グラフトベース領域を貫
通しエピタキシャル層に達する開口部を形成し、この開
口部内部にショットキーバリア金属を被着させ熱処理し
てベースコンタクト及びショットキーバリアダイオード
を同時に形成することにより、グラフトベース領域をシ
ョットキーバリアタイオートのカートリングとして共用
てき面積を増大させることなく、バイポーラＣＭＯ３複
合論理回路に適したショットキークランプハイポーラト
ランジスタを実現できるという効果を有する。As explained above, the present invention forms an opening that penetrates the graft base region and reaches the epitaxial layer, deposits a Schottky barrier metal inside this opening, and heat-treats it to form a base contact and a Schottky barrier diode at the same time. This has the effect of realizing a Schottky clamp hyperpolar transistor suitable for a bipolar CMO3 complex logic circuit by using the graft base region as a cart ring of a Schottky barrier tie auto, without increasing the area.
第１図は本発明の第１の実施例を示す断面図、第２図は
第１図の等価回路図、第３図は本発明の第２の実施例を
示す断面図、第４図及び第５図は従来の半導体集積回路
の第１及び第２の例を示す断面図である。
１・・・Ｐ型シリコン基板、２・・・Ｎ＋＋埋込層、３
・・・Ｐ＋型埋込層、４・・・Ｎ型エピタキシャル層、
５・・・Ｐ型拡散層、６・・・フィールド酸化膜、７・
・・Ｎ＋＋コレクタコンタクト層、８・・・Ｐ１型グラ
フトベース領域、９・・・Ｐ型車性ベース領域、１０・
・・エミッタ領域、１１・・・Ｎ”型ポリシリコン層、
１２゜１３・・・絶縁膜、１５・・・白金シリサイド層
、１６・・・バリアメタル層、１７・・・金属層、１８
・・・Ｎ型拡散層、２２・・・入力、２３・・・出力、
２４・・・電源、２５・・・ショットキーバリア金属層
、２９・・・ガードリング、３１・・・Ｎ型ウェル、３
２・・・Ｐ型ソース領域、３３・・・Ｐ型ドレイン領域
、３４・・・Ｎ型コレクタ領域、３５・・・Ｐ型ベース
領域、３６・・・Ｎ型エミッタ領域。FIG. 1 is a sectional view showing a first embodiment of the present invention, FIG. 2 is an equivalent circuit diagram of FIG. 1, FIG. 3 is a sectional view showing a second embodiment of the invention, and FIGS. FIG. 5 is a cross-sectional view showing first and second examples of a conventional semiconductor integrated circuit. 1... P-type silicon substrate, 2... N++ buried layer, 3
...P+ type buried layer, 4...N type epitaxial layer,
5...P-type diffusion layer, 6...field oxide film, 7.
... N++ collector contact layer, 8... P1 type graft base region, 9... P type vehicle base region, 10.
...emitter region, 11...N" type polysilicon layer,
12゜13... Insulating film, 15... Platinum silicide layer, 16... Barrier metal layer, 17... Metal layer, 18
...N-type diffusion layer, 22...input, 23...output,
24... Power supply, 25... Schottky barrier metal layer, 29... Guard ring, 31... N-type well, 3
2... P type source region, 33... P type drain region, 34... N type collector region, 35... P type base region, 36... N type emitter region.
Claims (1)
前記埋込層を含む表面に設けた逆導電型のエピタキシャ
ル層と、前記エピタキシャル層の表面に設けた一導電型
のベース領域及びグラフトベース領域と、前記グラフト
ベース領域を貫通して前記エピタキシャル層に達する開
口部と、前記開口部内に設けて前記エピタキシャル層と
ショットキーバリア接合を有し且つ前記グラフトベース
領域とオーミック接合を有する電極とを含むことを特徴
とする半導体集積回路。a buried layer of an opposite conductivity type provided on a semiconductor substrate of one conductivity type;
An epitaxial layer of opposite conductivity type provided on the surface including the buried layer, a base region and a graft base region of one conductivity type provided on the surface of the epitaxial layer, and penetrating through the graft base region to the epitaxial layer. What is claimed is: 1. A semiconductor integrated circuit comprising: an opening extending to the epitaxial layer; and an electrode provided within the opening and having a Schottky barrier junction with the epitaxial layer and an ohmic contact with the graft base region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31372990A JPH04188630A (en) | 1990-11-19 | 1990-11-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31372990A JPH04188630A (en) | 1990-11-19 | 1990-11-19 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188630A true JPH04188630A (en) | 1992-07-07 |
Family
ID=18044819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31372990A Pending JPH04188630A (en) | 1990-11-19 | 1990-11-19 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188630A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284741A (en) * | 1997-03-31 | 1998-10-23 | Toko Inc | Diode device |
-
1990
- 1990-11-19 JP JP31372990A patent/JPH04188630A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284741A (en) * | 1997-03-31 | 1998-10-23 | Toko Inc | Diode device |
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