JP2567110B2 - D-type flip-flop circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ型フリップフロップ回路に係り、特にCMOS
型のフリップフロップ論理集積回路に関する。The present invention relates to a D-type flip-flop circuit, and more particularly to a CMOS.
Type flip-flop logic integrated circuit.

〔従来の技術〕[Conventional technology]

Ｄ型フリップフロップ回路は、各種の論理処理をした
データ入力信号をサンプリングするために使われ現在一
般に使われるCMOS型論理集積回路の中に設けられている
ことが多い。The D-type flip-flop circuit is often provided in a CMOS-type logic integrated circuit which is used for sampling a data input signal which has been subjected to various kinds of logic processing and which is commonly used at present.

第３図の従来技術のＤ型フリップフロップには、NAND
ゲート5,6とトランスファーゲート1,2とで構成している
マスターラッチ31と、NANDゲート7,8とトランスファー
ゲート3,4とで構成しているスレーブラッチ30と、それ
らにラッチング信号を順次与えるインバータ16,17とか
ら構成されている。The conventional D-type flip-flop shown in FIG.
Master latch 31 composed of gates 5 and 6 and transfer gates 1 and 2, slave latch 30 composed of NAND gates 7 and 8 and transfer gates 3 and 4, and latching signals are sequentially given to them. It is composed of inverters 16 and 17.

入力ｄにデータ入力信号を入力ｃにサンプリング信号
として入力ラッチング信号を与え、また“ロウ”（lo
w）を与えることによりどんな状態であっても回路を安
定させ出力信号を“ハイ”（High）に固定することので
きるセット信号を“ハイ”として入力ａに、“ロウ”を
与えることによりどんな状態であっても回路を安定させ
出力信号を“ロウ”に固定するこのできるリセット信号
を“ハイ”として入力ｂに与えることにより、第４図に
示す通り、入力ｃが“ロウ”である時のマスターラッチ
31はクロック信号CKに“ハイ”の信号が与えられるた
め、トランスファーゲート１は入力信号を通す。このた
め、サンプリング状態となり、入力ｄのデータ入力信号
をサンプリングする。この時、スレーブラッチ30は、ク
ロック信号CKに“ロウ”の信号が与えられるため、トラ
ンスファゲット３は入力信号を止めてしまう。このた
め、ラッチング状態となる。A data input signal is applied to the input d, and an input latching signal is applied to the input c as a sampling signal.
w) to stabilize the circuit in any state and to fix the output signal to "High" (High) Set signal as "High" and input "a" to "Low" When the input c is "low", as shown in FIG. 4, the reset signal which can stabilize the circuit and fixes the output signal to "low" is applied to the input b as "high" even in the state. Master latch
Since 31 is supplied with a "high" signal as the clock signal CK, the transfer gate 1 passes the input signal. Therefore, the sampling state is entered and the data input signal of the input d is sampled. At this time, the slave latch 30 receives the "low" signal as the clock signal CK, so that the transfer get 3 stops the input signal. Therefore, the latching state is set.

次に、入力Ｃが“ハイ”に変化すると、クロック信号
CKは“ロウ”になるので、マスターラッチ31はラッチン
グ状態、スレーブラッチ30はクロック信号CKが“ハイ”
になるため、前記マスターラッチ31がサンプリングした
信号をサンプリングし、出力ｊは変化する。この時の出
力ｊの信号は、マスターラッチ31により反転した信号を
スレーブラッチ30で再度反転させるため、入力ｄと同一
レベルとなり、結果としてデータ入力信号をサンプリン
グした信号が出力されることになる。Next, when the input C changes to "high", the clock signal
Since CK becomes “low”, the master latch 31 is in the latching state and the slave latch 30 has the clock signal CK “high”.
Therefore, the signal sampled by the master latch 31 is sampled, and the output j changes. The signal of the output j at this time becomes the same level as the input d because the signal inverted by the master latch 31 is inverted again by the slave latch 30, and as a result, a signal obtained by sampling the data input signal is output.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

前述した従来のＤ型フリップフロップ回路は、第５図
に示す通り、マスターラッチ31をサンプリングする信号
（入力ラッチング信号）のパルス幅が狭い場合、マスタ
ーラッチ31内にあるNANDゲート６にデータ信号が到達す
る前に、入力ラッチング信号Ｃが変化してしまい、クロ
ック信号CKが“ハイ”となり、トランスファーゲート２
がオンとなり、出力ｍでは変化前の信号が流れ、NANDゲ
ート５の手前で、データ入力信号と前記出力ｍの信号と
がショートするため、出力信号が不安定なものとなって
ゲート出力される。このため、次段の誤動作原因とな
る。このため、入力ラッチング信号（入力Ｃ）のパルス
幅をひろげることが考えられるが、その場合スレーブラ
ッチ30をサンプリングするタイミングが遅くなるため、
出力信号の変化も遅くなり、次段の動作速度が遅くなる
という欠点がある。In the conventional D-type flip-flop circuit described above, as shown in FIG. 5, when the pulse width of the signal (input latching signal) for sampling the master latch 31 is narrow, the data signal is transmitted to the NAND gate 6 in the master latch 31. Before reaching, the input latching signal C changes, the clock signal CK becomes “high”, and the transfer gate 2
Is turned on, the signal before change flows at the output m, and the data input signal and the signal at the output m are short-circuited before the NAND gate 5, so that the output signal becomes unstable and is output to the gate. . Therefore, it causes a malfunction in the next stage. Therefore, it is possible to expand the pulse width of the input latching signal (input C), but in that case, the timing of sampling the slave latch 30 is delayed,
There is a drawback that the change of the output signal becomes slow and the operation speed of the next stage becomes slow.

本発明の目的は、前記欠点が解決され、マスターラッ
チをサンプリングする信号のパルス幅を気にすることな
く正確なデータ入力信号をサンプリングし、出力信号の
変化も実際に変化して欲しいタイミングで変化させるこ
とができ、次段が誤動作することなく、動作速度も遅く
なることもないようにしたＤ型フリップフロップ回路を
提供することにある。The object of the present invention is to solve the above-mentioned drawbacks, to sample an accurate data input signal without worrying about the pulse width of the signal sampling the master latch, and to change the change of the output signal at a timing that actually wants to change. It is an object of the present invention to provide a D-type flip-flop circuit that can be made to operate without causing a malfunction in the next stage and without slowing the operation speed.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の構成は、ラッチング信号に同期してデータ入
力信号をサンプリングするマスターラッチと、前記マス
ターラッチの出力を前記ラッチング信号に同期させサン
プリングして出力するスレーブラッチとを備えたＤ型フ
リップフロップ回路において、前記データ入力信号と前
記マスターラッチが前記データ入力信号の変化を遅延さ
せて変化した信号との一方がハイレベルで他方がロウレ
ベルの時とそれ以外の時とを区別した論理レベルをもっ
た信号を出力する第１の論理ゲートと、この第１の論理
ゲートの出力信号をラッチするＲ−Ｓラッチと、前記マ
スターラッチ及び前記スレーブラッチをリセットするリ
セット信号と入力ラッチング信号と遅延した前記入力ラ
ッチング信号との３信号を入力し、出力がロウレベルと
なる時前記Ｒ−Ｓラッチの初期設定をすると共に前記入
力ラッチング信号の立ち下りの信号で前記Ｒ−Ｓラッチ
をリセットする第２の論理ゲートと、前記Ｒ−Ｓラッチ
の出力と前記入力ラッチング信号とを受け前記マスター
ラッチ及び前記スレーブラッチをラッチする前記ラッチ
ング信号を出力する第３の論理ゲートとを備えたことを
特徴とする。The configuration of the present invention is a D-type flip-flop circuit including a master latch that samples a data input signal in synchronization with a latching signal, and a slave latch that outputs the master latch in synchronization with the latching signal and performs sampling. , The data input signal and the signal changed by the master latch by delaying the change of the data input signal have a logic level that distinguishes between a high level and a low level of the other. A first logic gate for outputting a signal, an RS latch for latching an output signal of the first logic gate, a reset signal for resetting the master latch and the slave latch, an input latching signal and the delayed input When three signals including a latching signal are input and the output becomes low level, the RS A second logic gate for resetting the RS latch at the falling edge of the input latching signal and the output of the RS latch and the input latching signal. And a third logic gate that outputs the latching signal that latches the slave latch.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のＤ型フリップフロップ回
路を示すブロック図。第２図は第１図の動作を説明する
為のタイミング図である。FIG. 1 is a block diagram showing a D-type flip-flop circuit according to an embodiment of the present invention. FIG. 2 is a timing chart for explaining the operation of FIG.

第１図において、本実施例のＤ型フリップフロップ回
路は、マスターラッチ31と、スレーブラッチ30と、２つ
の入力信号のうち一方がハイレベルで他方がロウレベル
の時とそれ以外の時とを区別した論理レベルをもった信
号を出力する第１の論理ゲートとしての排他的（EX）NO
Rゲート12と、Ｒ−ＳラッチとなるNANDゲート9,10と、
第２の論理ゲートとしての３入力ANDゲート13、第３の
論理ゲートとしてのNANDゲート11と、インバータ14と、
遅延回路15とを備えている。In FIG. 1, the D-type flip-flop circuit of the present embodiment distinguishes between a master latch 31, a slave latch 30, and one of two input signals at a high level and the other at a low level, and the other time. Exclusive (EX) NO as the first logic gate that outputs a signal with the specified logic level
R gate 12, NAND gates 9 and 10 serving as RS latches,
A three-input AND gate 13 as a second logic gate, a NAND gate 11 as a third logic gate, an inverter 14,
And a delay circuit 15.

ここで、マスターラッチ31はNANDゲート5,6とトラン
スファーゲート1,2とを有し、スレーブラッチ30は、NAN
Dゲート7,8とトランスファーゲート3,4とを有する。入
力ａにセット信号，入力ｂにリセット信号、出力ｊに出
力信号，出力ｊ′に反転出力信号，入力ｄにデータ入力
信号，入力Ｃに入力ラッチング信号が各々印加される。Here, the master latch 31 has NAND gates 5 and 6 and transfer gates 1 and 2, and the slave latch 30 is a NAN.
It has D gates 7 and 8 and transfer gates 3 and 4. A set signal is applied to input a, a reset signal is applied to input b, an output signal is applied to output j, an inverted output signal is applied to output j ', a data input signal is applied to input d, and an input latching signal is applied to input C.

マスターラッチ31内のNANDゲート６の出力ｉと入力ｄ
のデータ入力信号とを入力するEXNORゲート12とでデー
タ変化を検出し、その出力と、前記マスターラッチ31と
スレーブラッチ30をリセットする入力ｂのリセット信号
と入力ラッチング信号と遅延回路15で遅延した入力ラッ
チング信号との３信号を入力とするANDゲート13の出力
とを入力としたNANDゲート9,10とで構成されているＲ−
Ｓラッチを設け、NANDゲート11は前記Ｒ−Ｓラッチの出
力と入力ラッチング信号とを入力とし、前記マスターラ
ッチ31,スレーブラッチ30のラッチング信号を制御して
いる。Output i and input d of NAND gate 6 in master latch 31
A data change signal is detected by an EXNOR gate 12 for inputting the data input signal and the output thereof, and the reset signal of the input b for resetting the master latch 31 and the slave latch 30 and the input latching signal and the delay circuit 15 are delayed. R-composed of an input latching signal and the output of an AND gate 13 which receives three signals as inputs and NAND gates 9 and 10 which receive the output
An S latch is provided, and the NAND gate 11 receives the output of the RS latch and the input latching signal and controls the latching signals of the master latch 31 and the slave latch 30.

入力ａはセット信号，入力ｂはリセット信号，入力ｃ
は外部から与える入力ラッチング信号，入力ｄはデータ
入力信号である。Input a is a set signal, input b is a reset signal, input c
Is an input latching signal given from the outside, and input d is a data input signal.

第１図の動作を第２図も用いて説明する。最初に、入
力ｂに“ロウ”を入力し、本回路を初期設定してやる。
データ入力信号が変化すると、出力ｅは“ロウ”とな
り、NANDゲート９は“ハイ”となる。出力ｆが“ハイ”
になることにより、出力ｇは“ロウ”となるため、NAND
ゲート11は“ハイ”に変化し、マスターラッチ31はサン
プリング状態、スレーブラッチ30はラッチング状態とな
る。出力ｅでは、出力ｉが入力ｄと同一信号になるため
“ハイ”となり、NANDゲート９は、NANDゲート10の変化
を待つことになる。The operation of FIG. 1 will be described with reference to FIG. First, "low" is input to the input b to initialize this circuit.
When the data input signal changes, the output e becomes "low" and the NAND gate 9 becomes "high". Output f is "high"
Output g becomes "low", so NAND
The gate 11 changes to "high", the master latch 31 enters the sampling state, and the slave latch 30 enters the latching state. The output e becomes "high" because the output i becomes the same signal as the input d, and the NAND gate 9 waits for the change of the NAND gate 10.

次に、入力ｃが“ハイ”から“ロウ”に変化すると、
出力ｈも同じ変化をし、出力ｇは“ハイ”となり、NAND
ゲート９はデータ入力信号の変化受け付け状態またNAND
ゲート11も入力ラッチング信号受け付け状態となる。こ
の時、入力ラッチング信号が“ロウ”であれば、前記状
態を維持し信号が“ハイ”であれば、NANDゲート11は出
力が“ロウ”になり、マスターラッチ31は、ラッチング
状態，スレーブラッチ30はサンプリングし、出力ｊは変
化する。尚、入力ｃのパルス幅が狭くても、出力ｈは遅
延回路15により遅れて、“ハイ”が出力されるので、出
力ｆが変化する前に、変化することはない。Next, when the input c changes from "high" to "low",
The output h also changes in the same way, the output g becomes “high”, and NAND
The gate 9 is in the state of accepting the change of the data input signal or NAND.
The gate 11 also enters the input latching signal acceptance state. At this time, if the input latching signal is "low", the above state is maintained, and if the signal is "high", the output of the NAND gate 11 becomes "low", the master latch 31 is in the latching state, the slave latch 30 samples and the output j changes. Even if the pulse width of the input c is narrow, the output h is delayed by the delay circuit 15 and is output "high". Therefore, it does not change before the output f changes.

従って、データ入力信号が変化することにより、マス
ターラッチ31はサンプリング状態となるため、入力ラッ
チング信号のマスターラッチ31をサンプリングするため
のパルス幅が狭くても、データ入力信号をサンプリング
することができ、また本来使用したい入力ラッチング信
号の立ち上りをそのまま使用するため、次段の動作が遅
くなることがない。Therefore, since the master latch 31 is in the sampling state due to the change of the data input signal, the data input signal can be sampled even if the pulse width for sampling the master latch 31 of the input latching signal is narrow. Further, since the rising edge of the input latching signal which is originally desired is used as it is, the operation of the next stage will not be delayed.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明は、データ入力信号が変
化するとマスターラッチがサンプリング状態になるの
で、入力ラッチング信号のマスターラッチをサンプリン
グする信号のパルス幅を気にすることなく、データ入力
信号を正確にサンプリングし、次段の動作への遅くれを
なくすことが出来る効果がある。As described above, according to the present invention, when the data input signal changes, the master latch enters the sampling state, so that the data input signal can be accurately sampled without worrying about the pulse width of the signal for sampling the master latch of the input latching signal. There is an effect that sampling can be performed to eliminate the delay in the operation of the next stage.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例のＤ型フリップフロップ回路
を示す回路、第２図は第１図における動作を示すタイミ
ング図、第３図は従来のＤ型フリップフロップ回路を示
す回路図、第４図、第５図はいずれも第３図における動
作を示すタイミング図である。 1,2,3,4……トランスファーゲート、5,6,7,8,9,10,11…
…NANDゲート、12……EXNORゲート、13……ANDゲート、
14,16,17……インバータ、15……遅延回路。FIG. 1 is a circuit showing a D-type flip-flop circuit according to an embodiment of the present invention, FIG. 2 is a timing chart showing the operation in FIG. 1, and FIG. 3 is a circuit diagram showing a conventional D-type flip-flop circuit. 4 and 5 are both timing charts showing the operation in FIG. 1,2,3,4 …… Transfer gate, 5,6,7,8,9,10,11…
… NAND gate, 12 …… EXNOR gate, 13 …… AND gate,
14,16,17 …… Inverter, 15 …… Delay circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ラッチング信号に同期してデータ入力信号
をサンプリングするマスターラッチと、前記マスターラ
ッチの出力を前記ラッチング信号に同期させサンプリン
グして出力するスレーブラッチとを備えたＤ型フリップ
フロップ回路において、前記データ入力信号と前記マス
ターラッチが前記データ入力信号の変化に遅延して変化
した信号との一方がハイレベルで他方がロウレベルの時
とそれ以外の時とを区別した論理レベルをもった信号を
出力する第１の論理ゲートと、この第１の論理ゲートの
出力信号をラッチするＲ−Ｓラッチと、前記マスターラ
ッチ及び前記スレーブラッチをリセットするリセット信
号と入力ラッチング信号と遅延した前記入力ラッチング
信号との３信号を入力し、出力がロウレベルとなる時前
記Ｒ−Ｓラッチの初期設定をすると共に前記入力ラッチ
ング信号の立ち下りの信号で前記Ｒ−Ｓラッチをリセッ
トする第２の論理ゲートと、前記Ｒ−Ｓラッチの出力と
前記入力ラッチング信号とを受け前記マスターラッチ及
び前記スレーブラッチをラッチする前記ラッチング信号
を出力する第３の論理ゲートとを備えたことを特徴とす
るＤ型フリップフロップ回路。1. A D-type flip-flop circuit comprising a master latch for sampling a data input signal in synchronization with a latching signal, and a slave latch for sampling and outputting the output of the master latch in synchronization with the latching signal. , A signal having a logic level that distinguishes when one of the data input signal and the signal changed by the master latch delayed from the change of the data input signal is high level and the other is low level and the other time A first logic gate for outputting the signal, an RS latch for latching the output signal of the first logic gate, a reset signal for resetting the master latch and the slave latch, an input latching signal and a delayed input latching signal. 3 signals and the signal are input, and when the output becomes low level, the RS latch A second logic gate that sets a period and resets the RS latch with a falling signal of the input latching signal; an output of the RS latch and the input latching signal; And a third logic gate outputting the latching signal for latching a slave latch.