JPH11168374A - Semiconductor integrated circuit device - Google Patents
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- JPH11168374A JPH11168374A JP9334659A JP33465997A JPH11168374A JP H11168374 A JPH11168374 A JP H11168374A JP 9334659 A JP9334659 A JP 9334659A JP 33465997 A JP33465997 A JP 33465997A JP H11168374 A JPH11168374 A JP H11168374A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ゲートアレイに用いられる同期化回路
のメタステーブル状態の回避に適用して有効な技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and, more particularly, to a technique effective when applied to avoid a metastable state of a synchronization circuit used for a gate array.
【０００２】[0002]
【従来の技術】本発明者が検討したところによれば、た
とえば、ゲートアレイなどの半導体集積回路装置では、
外部から入力された非同期信号を同期化する同期化回路
が設けられており、この同期化回路は、２つのフリップ
フロップにそれぞれ反転信号となる２相のクロック信号
を入力し、それら２つのフリップフロップの出力の論理
和を取り、データが確定したフリップフロップのデータ
を同期信号として出力している。2. Description of the Related Art According to studies by the present inventors, for example, in a semiconductor integrated circuit device such as a gate array,
A synchronization circuit for synchronizing an asynchronous signal input from the outside is provided. The synchronization circuit inputs a two-phase clock signal, which is an inverted signal, to each of two flip-flops. And outputs the data of the flip-flop for which the data has been determined as a synchronization signal.
【０００３】なお、この種の同期回路に用いられるフリ
ップフロップについて詳しく述べてある例としては、平
成３年１２月２５日、株式会社オーム社発行、半導体ハ
ンドブック編集委員会（編）、「半導体ハンドブック」
Ｐ６４２〜Ｐ６４８があり、この文献には、各種のフリ
ップフロップの回路構成などが記載されている。As an example describing in detail a flip-flop used in this type of synchronous circuit, see the Semiconductor Handbook Editing Committee (ed.) Published by Ohmsha Ltd. on December 25, 1991, “Semiconductor Handbook. "
There are P642 to P648, and this document describes the circuit configuration of various flip-flops.
【０００４】[0004]
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置の同期化回路では、次のような問
題点があることが本発明者により見い出された。However, it has been found by the present inventors that the above-described synchronization circuit of a semiconductor integrated circuit device has the following problems.
【０００５】すなわち、フリップフロップの内部におけ
る寄生容量や抵抗などによる信号の遅延や非同期信号の
入力タイミングなどによって、確実にデータのやり取り
を実行できるように予め余裕を持ったタイミング、いわ
ゆる、セットアップタイムおよびホールドタイムを違反
してしまい、該同期化回路のフリップフロップがＨｉ信
号出力かＬｏ信号出力か分からない状態であるメタステ
ーブル状態となり、半導体集積回路装置が誤動作などを
起こしてしまう恐れがある。[0005] That is, a timing having a margin in advance so that data can be reliably exchanged, that is, a so-called setup time and a delay due to signal delay due to parasitic capacitance and resistance inside the flip-flop and input timing of an asynchronous signal. The hold time is violated, and the flip-flop of the synchronization circuit enters a metastable state in which it is not known whether the flip-flop outputs a Hi signal or a Lo signal, and the semiconductor integrated circuit device may malfunction.
【０００６】本発明の目的は、フリップフロップのセッ
トアップタイム／ホールドタイム違反によるメタステー
ブル状態を確実に回避することにより、同期化回路の非
同期エラーの発生を防止し、信頼性を大幅に向上するこ
とのできる半導体集積回路装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to prevent the occurrence of an asynchronous error in a synchronization circuit and to greatly improve reliability by reliably avoiding a metastable state due to a setup time / hold time violation of a flip-flop. To provide a semiconductor integrated circuit device that can be used.
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。[0007] The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【０００９】すなわち、本発明の半導体集積回路装置
は、非同期信号とクロック信号とを同期化させ、同期信
号として出力する信号同期部と、当該信号同期部がメタ
ステーブル状態とならないように、該信号同期部に出力
する非同期信号のタイミング制御を行う信号同期化制御
部とよりなる信号同期手段を設けたものである。That is, the semiconductor integrated circuit device of the present invention comprises a signal synchronizing section for synchronizing an asynchronous signal and a clock signal and outputting the signal as a synchronizing signal, and the signal synchronizing section so that the signal synchronizing section does not enter a metastable state. A signal synchronization means including a signal synchronization control unit for performing timing control of an asynchronous signal output to the synchronization unit is provided.
【００１０】また、本発明の半導体集積回路装置は、前
記信号同期化制御部が、外部から入力された非同期信号
に基づいて信号を出力する第１のフリップフロップと、
当該第１のフリップフロップから出力された信号と第１
のクロック信号との論理積演算を行う第１の論理積回路
と、該第１のフリップフロップから出力された信号と第
１のクロック信号の反転信号である第２のクロック信号
との論理積演算を行う第２の論理積回路と、該第１の論
理積回路から出力された信号に基づいて制御信号を出力
する第２のフリップフロップと、該第２の論理積回路か
ら出力された信号に基づいて制御信号を出力する第３の
フリップフロップとよりなるものである。Further, in the semiconductor integrated circuit device according to the present invention, the signal synchronization control unit outputs a signal based on an asynchronous signal input from the outside;
The signal output from the first flip-flop and the first
A first AND circuit for performing a logical AND operation with the clock signal of the second clock signal, and a logical AND operation of a signal output from the first flip-flop and a second clock signal which is an inverted signal of the first clock signal , A second flip-flop that outputs a control signal based on a signal output from the first AND circuit, and a signal that is output from the second AND circuit. And a third flip-flop for outputting a control signal based on the third flip-flop.
【００１１】さらに、本発明の半導体集積回路装置は、
前記信号同期部が、第２のフリップフロップの出力と第
１のクロック信号とを同期させて信号を出力する第４の
フリップフロップと、第３のフリップフロップの出力と
第２のクロック信号とを同期させて信号を出力する第５
のフリップフロップと、第４のフリップフロップから出
力された信号と該第５のフリップフロップから出力され
た信号との論理和演算を行い、同期信号として出力する
論理和回路とよりなるものである。Furthermore, the semiconductor integrated circuit device of the present invention
The signal synchronization unit synchronizes the output of the second flip-flop with the first clock signal to output a signal, and the output of the third flip-flop and the second clock signal. Synchronized signal output 5
And a logical sum circuit that performs a logical sum operation of a signal output from the fourth flip-flop and a signal output from the fifth flip-flop and outputs the result as a synchronization signal.
【００１２】また、本発明の半導体集積回路装置は、前
記信号同期化制御部に、第２のフリップフロップまたは
第３のフリップフロップのいずれかから出力される制御
信号に基づいて第１のフリップフロップをリセットする
第１のリセット回路を備えたものである。Also, in the semiconductor integrated circuit device according to the present invention, the signal synchronization control unit may be configured to control the first flip-flop based on a control signal output from either the second flip-flop or the third flip-flop. Is provided with a first reset circuit for resetting.
【００１３】また、本発明の半導体集積回路装置は、前
記信号同期部に、第４のフリップフロップまたは第５の
フリップフロップから出力される信号に基づいて第２、
第３のフリップフロップをリセットする第２のリセット
回路を備えたものである。Further, in the semiconductor integrated circuit device according to the present invention, the signal synchronizing unit outputs the second signal based on the signal output from the fourth flip-flop or the fifth flip-flop.
A second reset circuit for resetting a third flip-flop is provided.
【００１４】以上のことにより、セットアップタイムお
よびホールドタイムの違反が発生しないように非同期信
号を制御するので、信号同期手段のメタステーブル状態
を確実に回避することができ、半導体集積回路装置の信
頼性を大幅に向上することができる。As described above, since the asynchronous signal is controlled so as not to violate the setup time and the hold time, the metastable state of the signal synchronizing means can be reliably avoided, and the reliability of the semiconductor integrated circuit device can be improved. Can be greatly improved.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１６】図１は、本発明の一実施の形態による同期
化回路の回路図、図２は、本発明の一実施の形態による
同期化回路における信号のタイミングチャートである。FIG. 1 is a circuit diagram of a synchronization circuit according to one embodiment of the present invention, and FIG. 2 is a timing chart of signals in the synchronization circuit according to one embodiment of the present invention.
【００１７】本実施の形態において、ゲートアレイに設
けられた同期化回路（信号同期手段）１は、外部から入
力される非同期信号ＤINが入力されるフリップフロップ
回路（第１のフリップフロップ）２が設けられている。
このフリップフロップ回路２は、データ入力端子Ｐ１に
電源電圧ＶDDが供給されており、クロック入力端子Ｐ３
に非同期信号ＤINが入力されている。In the present embodiment, a synchronizing circuit (signal synchronizing means) 1 provided in a gate array includes a flip-flop circuit (first flip-flop) 2 to which an asynchronous signal D IN inputted from the outside is inputted. Is provided.
In the flip-flop circuit 2, the power supply voltage V DD is supplied to the data input terminal P1, and the clock input terminal P3
Is input with an asynchronous signal D IN .
【００１８】また、フリップフロップ回路２の出力端子
Ｐ４は、論理積回路であるＡＮＤ回路（第１の論理積回
路）３およびＡＮＤ回路（第２の論理積回路）４のそれ
ぞれの一方の入力部に接続されている。ＡＮＤ回路３の
他方の入力部には、クロック信号（第１のクロック信
号）ＣＫP が入力されており、ＡＮＤ回路４の他方の入
力部には、クロック信号ＣＫP の反転信号であるクロッ
ク信号（第２のクロック信号）ＣＫN が入力されてい
る。The output terminal P4 of the flip-flop circuit 2 is connected to one of input terminals of an AND circuit (first AND circuit) 3 and an AND circuit (second AND circuit) 4 which are AND circuits. It is connected to the. The other input of the AND circuit 3, clock signals are (first clock signal) CK P is input to the other input of the AND circuit 4, a clock signal is an inverted signal of the clock signal CK P (Second clock signal) CK N is input.
【００１９】さらに、ＡＮＤ回路３の出力部は、フリッ
プフロップ回路（第２のフリップフロップ）５のクロッ
ク入力端子Ｐ３と接続されており、フリップフロップ回
路５のデータ入力端子Ｐ１には、電源電圧ＶDDが供給さ
れている。The output of the AND circuit 3 is connected to a clock input terminal P3 of a flip-flop circuit (second flip-flop) 5, and a data input terminal P1 of the flip-flop circuit 5 is connected to a power supply voltage V1. DD is supplied.
【００２０】そのフリップフロップ回路５の出力端子Ｐ
４は、フリップフロップ回路（第４のフリップフロッ
プ）６のデータ入力端子Ｐ１ならびに３入力の論理和回
路であるＯＲ回路（第１のリセット回路）７の一方の入
力部と接続されている。フリップフロップ回路６のクロ
ック入力端子Ｐ３には、クロック信号ＣＫP が入力され
ている。The output terminal P of the flip-flop circuit 5
Reference numeral 4 is connected to the data input terminal P1 of the flip-flop circuit (fourth flip-flop) 6 and one input of an OR circuit (first reset circuit) 7 which is an OR circuit of three inputs. The clock signal CK P is input to the clock input terminal P3 of the flip-flop circuit 6.
【００２１】また、ＡＮＤ回路４の出力部は、フリップ
フロップ回路（第３のフリップフロップ）８のクロック
入力端子Ｐ３と接続されており、データ入力端子Ｐ１に
は、電源電圧ＶDDが供給されており、出力端子Ｐ４は、
ＯＲ回路７のさらに他方の入力部ならびにフリップフロ
ップ回路（第５のフリップフロップ）９のデータ入力端
子Ｐ１と接続されている。フリップフロップ回路９のク
ロック入力端子Ｐ３には、クロック信号ＣＫN が入力さ
れている。The output of the AND circuit 4 is connected to the clock input terminal P3 of the flip-flop circuit (third flip-flop) 8, and the data input terminal P1 is supplied with the power supply voltage V DD. Output terminal P4
The other input portion of the OR circuit 7 and the data input terminal P1 of the flip-flop circuit (fifth flip-flop) 9 are connected. The clock signal CK N is input to the clock input terminal P3 of the flip-flop circuit 9.
【００２２】さらに、フリップフロップ回路６の出力端
子Ｐ４は、論理和回路であるＯＲ回路１０の一方の入力
部ならびに３入力のＯＲ回路（第２のリセット回路）１
１の一方の入力部と接続されており、フリップフロップ
回路９の出力端子Ｐ４は、ＯＲ回路１０の他方の入力部
およびＯＲ回路１１のさらに他方の入力部の入力部と接
続されている。そして、ＯＲ回路１０の出力部から同期
信号ＤOUT が出力されている。Further, the output terminal P4 of the flip-flop circuit 6 is connected to one input part of an OR circuit 10 which is an OR circuit and a 3-input OR circuit (second reset circuit) 1
1, and the output terminal P4 of the flip-flop circuit 9 is connected to the other input of the OR circuit 10 and the input of the other input of the OR circuit 11. Then, a synchronization signal D OUT is output from the output section of the OR circuit 10.
【００２３】また、ＯＲ回路７の他方の入力部、フリッ
プフロップ回路６のリセット端子Ｐ２、フリップフロッ
プ回路９のリセット端子Ｐ２およびＯＲ回路１１の他方
の入力部には、外部から入力されるリセット信号ＲＴが
入力されている。The other input of the OR circuit 7, the reset terminal P2 of the flip-flop circuit 6, the reset terminal P2 of the flip-flop circuit 9, and the other input of the OR circuit 11 have a reset signal input from the outside. RT has been entered.
【００２４】ＯＲ回路７の出力部は、フリップフロップ
回路２のリセット端子Ｐ２と接続されている。ＯＲ回路
１１の出力部は、フリップフロップ回路８のリセット端
子Ｐ２およびフリップフロップ回路５のリセット端子Ｐ
２と接続されている。The output of the OR circuit 7 is connected to the reset terminal P2 of the flip-flop circuit 2. The output part of the OR circuit 11 is connected to the reset terminal P2 of the flip-flop circuit 8 and the reset terminal P of the flip-flop circuit 5.
2 is connected.
【００２５】そして、これらフリップフロップ回路２、
ＡＮＤ回路３、ＡＮＤ回路４、フリップフロップ回路５
およびフリップフロップ回路８により信号同期化制御部
ＳＳが構成されている。また、フリップフロップ回路
６、フリップフロップ回路９ならびにＯＲ回路１１によ
って信号同期部ＳＤが構成されている。Then, these flip-flop circuits 2,
AND circuit 3, AND circuit 4, flip-flop circuit 5
And the flip-flop circuit 8 constitute a signal synchronization control section SS. The signal synchronization section SD is configured by the flip-flop circuit 6, the flip-flop circuit 9, and the OR circuit 11.
【００２６】次に、本実施の形態の作用について図１お
よび図２のタイミングチャートを用いて説明する。Next, the operation of the present embodiment will be described with reference to the timing charts of FIGS.
【００２７】図２の同期化回路１のタイミングチャート
は、上方から下方にかけて、外部から入力される、たと
えば、１０ｎｓ周期のクロック信号ＣＫP 、そのクロッ
ク信号ＣＫP の反転信号であるクロック信号ＣＫN 、同
じく外部から入力される非同期信号ＤIN、その同期信号
を同期化した同期信号ＤOUT 、フリップフロップ回路５
の出力端子Ｐ４の出力（図１のノードＡ）ならびにフリ
ップフロップ回路８の出力端子Ｐ４の出力（図１のノー
ドＢ）におけるそれぞれの信号タイミングを示してい
る。The timing chart of the synchronizing circuit 1 2, from top to bottom, is inputted from the outside, for example, the clock signal CK P of 10ns period, which is an inverted signal of the clock signal CK P clock signal CK N An asynchronous signal D IN also inputted from the outside, a synchronous signal D OUT obtained by synchronizing the synchronous signal, a flip-flop circuit 5
2 shows the signal timing of the output of the output terminal P4 (node A in FIG. 1) and the output of the output terminal P4 of the flip-flop circuit 8 (node B in FIG. 1).
【００２８】まず、クロック信号ＣＫP に同期して同期
信号ＤOUT が出力される場合について説明する。First, the case where the synchronization signal D OUT is output in synchronization with the clock signal CK P will be described.
【００２９】図２に示すように、非同期信号ＤINが同期
回路１に入力されると、その非同期信号ＤINは、フリッ
プフロップ回路２のクロック入力端子Ｐ３に入力され
る。フリップフロップ回路２のデータ入力端子Ｐ１には
電源電圧ＶDDが供給されているので、フリップフロップ
回路２の出力である出力端子Ｐ４には、Ｈｉ信号が出力
される。As shown in FIG. 2, when the asynchronous signal D IN is input to the synchronous circuit 1, the asynchronous signal D IN is input to the clock input terminal P3 of the flip-flop circuit 2. Since the power supply voltage V DD is supplied to the data input terminal P1 of the flip-flop circuit 2, a Hi signal is output to the output terminal P4, which is the output of the flip-flop circuit 2.
【００３０】よって、ＡＮＤ回路３およびＡＮＤ回路４
のそれぞれの一方の入力部には、Ｈｉ信号が入力されこ
とになる。この時、図２においては、クロック信号ＣＫ
N がＬｏ信号、クロック信号ＣＫP がＨｉ信号となって
いるので、クロック信号ＣＫP に同期してＡＮＤ回路３
の出力がＨｉ信号となり、ＡＮＤ回路４の出力はＬｏ信
号となる。Therefore, AND circuit 3 and AND circuit 4
The Hi signal is input to one of the input sections. At this time, in FIG.
Since N is the Lo signal and the clock signal CK P is the Hi signal, the AND circuit 3 is synchronized with the clock signal CK P.
Is a Hi signal, and the output of the AND circuit 4 is a Lo signal.
【００３１】フリップフロップ回路５は、ＡＮＤ回路３
からのＨｉ信号がクロック入力端子Ｐ３に入力され、デ
ータ入力端子Ｐ１に電源電圧ＶDDが入力されているの
で、出力端子Ｐ４（ノードＡ）からＨｉ信号が出力され
る。The flip-flop circuit 5 includes an AND circuit 3
Is input to the clock input terminal P3 and the power supply voltage VDD is input to the data input terminal P1, so that the Hi signal is output from the output terminal P4 (node A).
【００３２】一方、フリップフロップ回路８にはＡＮＤ
回路４のＬｏ信号が入力されるので出力端子Ｐ４（ノー
ドＢ）もＬｏ信号となり、その後段に接続されているフ
リップフロップ回路９の出力端子Ｐ４もＬｏ信号とな
る。On the other hand, the flip-flop circuit 8 has an AND
Since the Lo signal of the circuit 4 is input, the output terminal P4 (node B) also becomes the Lo signal, and the output terminal P4 of the flip-flop circuit 9 connected to the subsequent stage also becomes the Lo signal.
【００３３】また、フリップフロップ回路５の出力端子
Ｐ４から出力されたＨｉ信号は、フリップフロップ回路
６のデータ入力端子Ｐ１ならびにＯＲ回路７の一方の入
力部に入力される。このＨｉ信号によってＯＲ回路７は
Ｈｉ信号出力となり、フリップフロップ回路２のリセッ
ト端子Ｐ２にＨｉ信号が入力され、フリップフロップ回
路２のリセットが行われる。The Hi signal output from the output terminal P4 of the flip-flop circuit 5 is input to the data input terminal P1 of the flip-flop circuit 6 and one input of the OR circuit 7. With this Hi signal, the OR circuit 7 outputs a Hi signal, the Hi signal is input to the reset terminal P2 of the flip-flop circuit 2, and the flip-flop circuit 2 is reset.
【００３４】フリップフロップ回路６には、フリップフ
ロップ回路５のＨｉ信号ならびにクロック信号ＣＫP の
Ｈｉ信号が、それぞれデータ入力端子Ｐ１，クロック入
力端子Ｐ３に入力されるの出力端子Ｐ４はＨｉ信号出力
となる。In the flip-flop circuit 6, the Hi signal of the flip-flop circuit 5 and the Hi signal of the clock signal CK P are input to the data input terminal P1 and the clock input terminal P3, respectively. Become.
【００３５】この時、フリップフロップ回路６のクロッ
ク入力端子Ｐ３に入力されているクロック信号ＣＫP が
Ｌｏ信号であると、クロック信号ＣＫP が次周期のＨｉ
信号のタイミングになるまでフリップフロップ回路６の
出力端子Ｐ４もＬｏ信号出力となる。また、フリップフ
ロップ回路９は、データ入力端子Ｐ１がＬｏ信号入力と
なっているのでクロック信号ＣＫN がＨｉ信号、Ｌｏ信
号の何れの場合であってもＬｏ信号出力となる。At this time, if the clock signal CK P inputted to the clock input terminal P 3 of the flip-flop circuit 6 is a Lo signal, the clock signal CK P becomes Hi of the next cycle.
Until the timing of the signal, the output terminal P4 of the flip-flop circuit 6 also outputs the Lo signal. Further, the flip-flop circuit 9 outputs a Lo signal regardless of whether the clock signal CK N is a Hi signal or a Lo signal since the data input terminal P1 is a Lo signal input.
【００３６】フリップフロップ回路６の出力端子Ｐ４か
ら出力されたＨｉ信号は、ＯＲ回路１０の一方の入力部
に入力され、ＯＲ回路１０の出力部からクロック信号Ｃ
ＫPに同期した同期信号ＤOUT が出力されることにな
る。The Hi signal output from the output terminal P4 of the flip-flop circuit 6 is input to one input portion of the OR circuit 10, and the clock signal C is output from the output portion of the OR circuit 10.
A synchronization signal D OUT synchronized with K P will be output.
【００３７】よって、同期信号ＤOUT は、ＡＮＤ回路
３、４に非同期信号ＤINのＨｉ信号が入力された時点
で、立ち上がっている（Ｈｉ信号となっている）クロッ
ク信号ＣＫP に同期して出力されることになる。Therefore, when the Hi signal of the asynchronous signal D IN is input to the AND circuits 3 and 4, the synchronous signal D OUT is synchronized with the rising (Hi signal) clock signal CK P. Will be output.
【００３８】同時に、ＯＲ回路１１の一方の入力部にも
フリップフロップ回路６の出力端子Ｐ４から出力された
Ｈｉ信号が入力されるので、ＯＲ回路１１は、Ｈｉ信号
出力となり、フリップフロップ回路５，８のリセットが
行われることになる。At the same time, the Hi signal output from the output terminal P4 of the flip-flop circuit 6 is also input to one input portion of the OR circuit 11, so that the OR circuit 11 outputs a Hi signal, and the flip-flop circuit 5, 8 will be performed.
【００３９】次に、クロック信号ＣＫN に同期して同期
信号ＤOUT が出力される場合について説明する。Next, the case where the synchronization signal D OUT is output in synchronization with the clock signal CK N will be described.
【００４０】図２に示すように、非同期信号ＤINが同期
回路１に入力され、ＡＮＤ回路３，４のそれぞれの一方
の入力部にＨｉ信号が入力された時にクロック信号ＣＫ
N がＨｉ信号、クロック信号ＣＫP がＬｏ信号となって
いる。As shown in FIG. 2, when the asynchronous signal D IN is input to the synchronous circuit 1 and the Hi signal is input to one input of each of the AND circuits 3 and 4, the clock signal CK is input.
N is a Hi signal and clock signal CK P is a Lo signal.
【００４１】ＡＮＤ回路４は、クロック信号ＣＫN に同
期してＨｉ信号出力となり、ＡＮＤ回路３の出力はＬｏ
信号となる。フリップフロップ回路８は、ＡＮＤ回路４
のＨｉ信号であるので、出力端子Ｐ４（ノードＢ）から
Ｈｉ信号が出力され、フリップフロップ回路５にはＡＮ
Ｄ回路３がＬｏ信号なので出力端子Ｐ４（ノードＡ）も
Ｌｏ信号となり、その後段に接続されているフリップフ
ロップ回路６の出力端子Ｐ４もＬｏ信号となる。The AND circuit 4 outputs a Hi signal in synchronization with the clock signal CK N , and the output of the AND circuit 3 is Lo.
Signal. The flip-flop circuit 8 includes the AND circuit 4
, The Hi signal is output from the output terminal P4 (node B), and the flip-flop circuit 5
Since the D circuit 3 is a Lo signal, the output terminal P4 (node A) also becomes a Lo signal, and the output terminal P4 of the flip-flop circuit 6 connected to the subsequent stage also becomes a Lo signal.
【００４２】また、フリップフロップ回路８の出力端子
Ｐ４から出力されたＨｉ信号は、フリップフロップ回路
９のデータ入力端子Ｐ１ならびにＯＲ回路７のさらに他
方の入力部に入力される。このＨｉ信号によってＯＲ回
路７はＨｉ信号出力となり、フリップフロップ回路２の
リセットが行われる。The Hi signal output from the output terminal P4 of the flip-flop circuit 8 is input to the data input terminal P1 of the flip-flop circuit 9 and the other input of the OR circuit 7. With this Hi signal, the OR circuit 7 outputs a Hi signal, and the flip-flop circuit 2 is reset.
【００４３】フリップフロップ回路９には、フリップフ
ロップ回路８のＨｉ信号ならびにクロック信号ＣＫN の
Ｈｉ信号が、それぞれデータ入力端子Ｐ１，クロック入
力端子Ｐ３に入力されるので出力端子Ｐ４はＨｉ信号出
力となる。In the flip-flop circuit 9, the Hi signal of the flip-flop circuit 8 and the Hi signal of the clock signal CK N are input to the data input terminal P1 and the clock input terminal P3, respectively. Become.
【００４４】この時、フリップフロップ回路９のクロッ
ク入力端子Ｐ３に入力されているクロック信号ＣＫN が
Ｌｏ信号であると、クロック信号ＣＫN が次周期のＨｉ
信号のタイミングになるまでフリップフロップ回路９の
出力端子Ｐ４もＬｏ信号出力となる。また、フリップフ
ロップ回路６は、データ入力端子Ｐ１がＬｏ信号入力と
なっているのでクロック信号ＣＫP がＨｉ信号、Ｌｏ信
号の何れの場合であってもＬｏ信号出力となる。At this time, if the clock signal CK N inputted to the clock input terminal P3 of the flip-flop circuit 9 is a Lo signal, the clock signal CK N becomes Hi of the next cycle.
Until the timing of the signal, the output terminal P4 of the flip-flop circuit 9 also outputs the Lo signal. Further, the flip-flop circuit 6 outputs a Lo signal regardless of whether the clock signal CK P is a Hi signal or a Lo signal since the data input terminal P1 is a Lo signal input.
【００４５】フリップフロップ回路９の出力端子Ｐ４か
ら出力されたＨｉ信号は、ＯＲ回路１０の他方の入力部
に入力され、ＯＲ回路１０の出力部からクロック信号Ｃ
ＫNに同期した同期信号ＤOUT が出力されることにな
る。The Hi signal output from the output terminal P4 of the flip-flop circuit 9 is input to the other input section of the OR circuit 10, and the clock signal C is output from the output section of the OR circuit 10.
The synchronization signal D OUT synchronized with K N is output.
【００４６】よって、同期信号ＤOUT は、ＡＮＤ回路
３、４に非同期信号ＤINのＨｉ信号が入力された時点
で、立ち上がっている（Ｈｉ信号となっている）クロッ
ク信号ＣＫN に同期して出力されることになる。Therefore, when the Hi signal of the asynchronous signal D IN is input to the AND circuits 3 and 4, the synchronous signal D OUT is synchronized with the rising (high Hi) clock signal CK N. Will be output.
【００４７】同時に、ＯＲ回路１１の他方の入力部にも
フリップフロップ回路６の出力端子Ｐ４から出力された
Ｈｉ信号が入力されるので、ＯＲ回路１１は、Ｈｉ信号
出力となり、フリップフロップ回路５，８のリセットが
行われることになる。At the same time, the Hi signal output from the output terminal P4 of the flip-flop circuit 6 is also input to the other input portion of the OR circuit 11, so that the OR circuit 11 outputs a Hi signal, and the flip-flop circuit 5, 8 will be performed.
【００４８】それにより、本実施の形態では、同期化回
路１に信号同期制化御部ＳＳを設けることにより、セッ
トアップタイムおよびホールドタイムの違反が発生しな
いように非同期信号ＤINを制御して信号同期部ＳＤに信
号を出力することができるので、同期化回路１のメタス
テーブル状態を確実に回避することができる。Accordingly, in the present embodiment, by providing the signal synchronization control section SS in the synchronization circuit 1, the asynchronous signal D IN is controlled by controlling the asynchronous signal D IN so that the setup time and the hold time are not violated. Since a signal can be output to the synchronization unit SD, the metastable state of the synchronization circuit 1 can be reliably avoided.
【００４９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００５０】[0050]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００５１】（１）本発明によれば、信号同期制化御部
が、セットアップタイムおよびホールドタイムの違反が
発生しないように非同期信号を制御して信号同期部に信
号を出力するので、同期化エラーを防止でき、信号同期
手段のメタステーブル状態を確実に回避することができ
る。(1) According to the present invention, the signal synchronization control unit controls the asynchronous signal so as not to cause a violation of the setup time and the hold time and outputs the signal to the signal synchronization unit. An error can be prevented, and the metastable state of the signal synchronization means can be reliably avoided.
【００５２】（２）また、本発明では、上記（１）によ
り、同期化エラーによる半導体集積回路装置の誤動作な
どを防止でき、信頼性を大幅に向上することができる。(2) Further, according to the present invention, according to the above (1), a malfunction of the semiconductor integrated circuit device due to a synchronization error can be prevented, and the reliability can be greatly improved.
【図１】本発明の一実施の形態による同期化回路の回路
図である。FIG. 1 is a circuit diagram of a synchronization circuit according to an embodiment of the present invention.
【図２】本発明の一実施の形態による同期化回路におけ
る信号のタイミングチャートである。FIG. 2 is a timing chart of signals in a synchronization circuit according to one embodiment of the present invention.
１ 同期化回路（信号同期手段） ２ フリップフロップ回路（第１のフリップフロップ） ３ ＡＮＤ回路（第１の論理積回路） ４ ＡＮＤ回路（第２の論理積回路） ５ フリップフロップ回路（第２のフリップフロップ） ６ フリップフロップ回路（第４のフリップフロップ） ７ ＯＲ回路（第１のリセット回路） ８ フリップフロップ回路（第３のフリップフロップ） ９ フリップフロップ回路（第５のフリップフロップ） １０ ＯＲ回路 １１ ＯＲ回路（第２のリセット回路） ＳＳ 信号同期化制御部 ＳＤ 信号同期部 Ｐ１ データ入力端子 Ｐ２ リセット端子 Ｐ３ クロック入力端子 Ｐ４ 出力端子 ＤIN 非同期信号 ＣＫP クロック信号（第１のクロック信号） ＣＫN クロック信号（第２のクロック信号） ＤOUT 同期信号 ＶDD 電源電圧 ＲＴ リセット信号REFERENCE SIGNS LIST 1 synchronization circuit (signal synchronization means) 2 flip-flop circuit (first flip-flop) 3 AND circuit (first AND circuit) 4 AND circuit (second AND circuit) 5 flip-flop circuit (second 6 flip-flop circuit (fourth flip-flop) 7 OR circuit (first reset circuit) 8 flip-flop circuit (third flip-flop) 9 flip-flop circuit (fifth flip-flop) 10 OR circuit 11 OR circuit (second reset circuit) SS signal synchronization control unit SD signal synchronization unit P1 data input terminal P2 reset terminal P3 clock input terminal P4 output terminal DIN asynchronous signal CK P clock signal (first clock signal) CK N clock signal (second clock signal) D OUT synchronizing signal V DD supply voltage RT reset Issue
Claims (5)
せ、同期信号として出力する信号同期部と、前記信号同
期部がメタステーブル状態とならないように、前記信号
同期部に出力する非同期信号のタイミング制御を行う信
号同期化制御部とよりなる信号同期手段を設けたことを
特徴とする半導体集積回路装置。1. A signal synchronizer for synchronizing an asynchronous signal and a clock signal and outputting the same as a synchronous signal, and a timing of an asynchronous signal output to the signal synchronizer so that the signal synchronizer does not enter a metastable state. A semiconductor integrated circuit device comprising a signal synchronization unit including a signal synchronization control unit for performing control.
いて、前記信号同期化制御部が、外部から入力された非
同期信号に基づいて信号を出力する第１のフリップフロ
ップと、前記第１のフリップフロップから出力された信
号と第１のクロック信号との論理積演算を行う第１の論
理積回路と、前記第１のフリップフロップから出力され
た信号と前記第１のクロック信号の反転信号である第２
のクロック信号との論理積演算を行う第２の論理積回路
と、前記第１の論理積回路から出力された信号に基づい
て制御信号を出力する第２のフリップフロップと、前記
第２の論理積回路から出力された信号に基づいて制御信
号を出力する第３のフリップフロップとよりなることを
特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the signal synchronization control unit outputs a signal based on an asynchronous signal input from the outside, and the first flip-flop. A first AND circuit that performs an AND operation on the signal output from the flip-flop and the first clock signal, and a signal output from the first flip-flop and an inverted signal of the first clock signal. Second
A second AND circuit for performing a logical AND operation with the clock signal of the second logic circuit, a second flip-flop for outputting a control signal based on a signal output from the first logical product circuit, and the second logical circuit A semiconductor integrated circuit device comprising: a third flip-flop that outputs a control signal based on a signal output from an integrated circuit.
装置において、前記信号同期部が、前記第２のフリップ
フロップの出力と前記第１のクロック信号とを同期させ
て信号を出力する第４のフリップフロップと、前記第３
のフリップフロップの出力と前記第２のクロック信号と
を同期させて信号を出力する第５のフリップフロップ
と、前記第４のフリップフロップから出力された信号と
前記第５のフリップフロップから出力された信号との論
理和演算を行い、同期信号として出力する論理和回路と
よりなることを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the signal synchronization section synchronizes an output of the second flip-flop and the first clock signal to output a signal. And the third flip-flop
A fifth flip-flop that synchronizes the output of the flip-flop with the second clock signal to output a signal, a signal output from the fourth flip-flop, and a signal output from the fifth flip-flop. A semiconductor integrated circuit device, comprising: a logical sum circuit that performs a logical sum operation on a signal and outputs the result as a synchronization signal.
いて、前記信号同期化制御部に、前記第２のフリップフ
ロップまたは前記第３のフリップフロップのいずれかか
ら出力される制御信号に基づいて前記第１のフリップフ
ロップをリセットする第１のリセット回路を備えたこと
を特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 2, wherein the signal synchronization control unit is configured to output the signal synchronization control unit based on a control signal output from one of the second flip-flop and the third flip-flop. A semiconductor integrated circuit device comprising a first reset circuit for resetting a first flip-flop.
装置において、前記信号同期部に、前記第４のフリップ
フロップまたは前記第５のフリップフロップから出力さ
れる信号に基づいて前記第２、第３のフリップフロップ
をリセットする第２のリセット回路を備えたことを特徴
とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 3, wherein said signal synchronizing unit is configured to output said second flip-flop or said fifth flip-flop based on a signal output from said fourth flip-flop or said fifth flip-flop. 3. A semiconductor integrated circuit device comprising a second reset circuit for resetting three flip-flops.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9334659A JPH11168374A (en) | 1997-12-04 | 1997-12-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9334659A JPH11168374A (en) | 1997-12-04 | 1997-12-04 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168374A true JPH11168374A (en) | 1999-06-22 |
Family
ID=18279836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9334659A Pending JPH11168374A (en) | 1997-12-04 | 1997-12-04 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168374A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11073862B2 (en) | 2019-09-10 | 2021-07-27 | Elite Semiconductor Memory Technology Inc. | Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal |
-
1997
- 1997-12-04 JP JP9334659A patent/JPH11168374A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11073862B2 (en) | 2019-09-10 | 2021-07-27 | Elite Semiconductor Memory Technology Inc. | Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal |
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