JPH11150458A - Semiconductor device - Google Patents
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- JPH11150458A JPH11150458A JP9313718A JP31371897A JPH11150458A JP H11150458 A JPH11150458 A JP H11150458A JP 9313718 A JP9313718 A JP 9313718A JP 31371897 A JP31371897 A JP 31371897A JP H11150458 A JPH11150458 A JP H11150458A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特にクロック信号に同期して動作し、かつ正相と逆相の
２つの相補信号を同時に位相差なく発生する半導体装置
に関する。The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device that operates in synchronization with a clock signal and generates two complementary signals of a normal phase and a negative phase simultaneously without a phase difference.
【０００２】[0002]
【従来の技術】従来、相補信号を発生させるレジスター
回路としては、もっとも単純なものとして図２に示すよ
うな回路があった。2. Description of the Related Art Conventionally, as a register circuit for generating a complementary signal, there has been a circuit as shown in FIG. 2 as the simplest.
【０００３】図２に示すレジスター回路は、クロック信
号ＣＫ及びその逆相信号ＣＫＢによってコントロールさ
れる直列に接続された２つのシングルライン型ラッチ回
路（マスター、スレーブ）と、後段のスレーブ側ラッチ
回路の出力から逆相信号を発生させるためのインバータ
ＩＮＶ２５で構成されている。ＴＧ２１、ＴＧ２２、Ｔ
Ｇ２３、ＴＧ２４はトランスファーゲート、ＩＮＶ２
１、２２、２３、２４はインバータである。The register circuit shown in FIG. 2 is composed of two single-line type latch circuits (master and slave) connected in series controlled by a clock signal CK and an opposite-phase signal CKB thereof, and a slave-side latch circuit at a subsequent stage. It comprises an inverter INV25 for generating a reverse-phase signal from the output. TG21, TG22, T
G23 and TG24 are transfer gates, INV2
1, 22, 23 and 24 are inverters.
【０００４】この回路において入力信号ＩＮが入力され
るマスター側ラッチ回路は前記クロック信号ＣＫがＨの
時（ＣＫＢがＬの時）、トランスファーゲートＴＧ２１
を介してデータを取り込み、インバータＩＮＶ２１より
逆相信号をノードＮ２０に出力する。クロック信号ＣＫ
がＬの時（ＣＫＢがＨの時）にはトランスファーゲート
ＴＧ２１が閉じ、トランスファーゲートＴＧ２２が開く
ことでインバータＩＮＶ２１とＩＮＶ２２とでフリップ
フロップが形成され、入力信号ＩＮのデータが保持され
る。In this circuit, when the input signal IN is inputted, the master side latch circuit transfers the transfer gate TG21 when the clock signal CK is H (when CKB is L).
, And outputs an inverted-phase signal from the inverter INV21 to the node N20. Clock signal CK
Is L (when CKB is H), the transfer gate TG21 is closed and the transfer gate TG22 is opened, so that a flip-flop is formed by the inverters INV21 and INV22, and the data of the input signal IN is held.
【０００５】そしてマスター側ラッチ回路の出力が入力
されるスレーブ側ラッチ回路では、マスター側ラッチ回
路とは逆にクロック信号がＬの時、マスター側ラッチ回
路の出力データを取り込み、クロック信号がＨの時、ト
ランスファーゲートＴＧ２３が閉じ、トランスファーゲ
ートＴＧ２４が開くことにより、インバータＩＮＶ２３
とＩＮＶ２４でフリップフロップを形成してデータを保
持している。そしてスレーブ側ラッチ回路がマスター側
ラッチ回路の出力データを取り込み、入力信号と同相の
信号ＯＵＴを出力した後、インバータＩＮＶ２５によっ
て逆相信号ＯＵＴＢを発生させることで相補信号を得て
いる。In the slave latch circuit to which the output of the master latch circuit is input, when the clock signal is low, the output data of the master latch circuit is fetched and the clock signal is high when the clock signal is low. At this time, when the transfer gate TG23 is closed and the transfer gate TG24 is opened, the inverter INV23 is closed.
And INV 24 form a flip-flop to hold data. Then, after the slave-side latch circuit captures the output data of the master-side latch circuit and outputs a signal OUT in phase with the input signal, the inverter INV25 generates a reverse-phase signal OUTB to obtain a complementary signal.
【０００６】図３に、図２に示す回路のタイミングチャ
ートを示す。入力信号ＩＮのデータは、クロックＣＫが
ＬからＨに変化した時にトランスファーゲートＴＧ２１
が開くことにより、マスター側ラッチ回路に取り込まれ
る。そしてマスター側ラッチ回路ではインバータＩＮＶ
２１によって入力信号ＩＮの逆相のデータをノードＮ２
０に出力する。このときスレーブ側ラッチ回路のトラン
スファーゲートＴＧ２３は閉じているので、スレーブ側
にはノードＮ２０のデータはまだ取り込まれておらず、
前サイクルのデータを出力し続けている。FIG. 3 shows a timing chart of the circuit shown in FIG. The data of the input signal IN is transferred to the transfer gate TG21 when the clock CK changes from L to H.
Is opened and is taken into the master side latch circuit. In the master side latch circuit, the inverter INV
21 allows the data of the opposite phase of the input signal IN to be transferred to the node N2.
Output to 0. At this time, since the transfer gate TG23 of the latch circuit on the slave side is closed, the data on the node N20 has not yet been captured on the slave side.
It keeps outputting the data of the previous cycle.
【０００７】次にクロックＣＫがＨからＬに変化する
と、マスター側ラッチ回路ではトランスファーゲートＴ
Ｇ２１が閉じ、トランスファーゲートＴＧ２２が開くの
で、インバータＩＮＶ２１とＩＮＶ２２によってマスタ
ー側ラッチ回路内でフリップフロップが形成され、入力
信号ＩＮのデータが保持される。同時に、スレーブ側で
はトランスファーゲートＴＧ２３が開くので、マスター
側ラッチ回路がノードＮ２０に出力した入力信号の逆位
相のデータがスレーブ側ラッチ回路に取り込まれ、イン
バータＩＮＶ２３によって入力信号ＩＮと同相のデータ
であるＯＵＴが出力される。そして逆相データＯＵＴＢ
は、ＯＵＴの出力を受けてインバータＩＮＶ２５によっ
てインバータ１段分の遅延時間だけ遅れて出力される。Next, when the clock CK changes from H to L, the transfer gate T
Since G21 is closed and transfer gate TG22 is opened, a flip-flop is formed in the master side latch circuit by the inverters INV21 and INV22, and the data of the input signal IN is held. At the same time, since the transfer gate TG23 is opened on the slave side, data of the opposite phase of the input signal output to the node N20 by the master side latch circuit is taken into the slave side latch circuit, and is data in phase with the input signal IN by the inverter INV23. OUT is output. And the reverse phase data OUTB
Is output with a delay of one inverter stage delay time by the inverter INV25 in response to the output of OUT.
【０００８】また、他の従来例の回路として図４に示す
ように、マスター、スレーブ側の両ラッチ回路にダブル
ライン型ラッチ回路を用いたレジスターがある。As another conventional circuit, as shown in FIG. 4, there is a register using a double line type latch circuit for both the master and slave latch circuits.
【０００９】このダブルライン型ラッチ回路では図２の
シングル型ラッチ回路と違い、ラッチ回路への入力信号
自体が相補信号である必要があるので、相補信号発生の
ためのインバータＩＮＶ４１は、ラッチ回路の前に配置
されている。そして動作としては図２の回路と同じよう
にクロック信号ＣＫの位相がＨの時、マスター側ラッチ
回路の信号の取り込みが行われ、クロック信号がＬの
時、マスター側のデータ保持とスレーブ側のデータの取
り込み及び入力信号の相補信号の出力が行われる。ＴＧ
４１、ＴＧ４２、ＴＧ４３、ＴＧ４５、ＴＧ４６、ＴＧ
４７、ＴＧ４８はトランスファーゲート、ＩＮＶ４１〜
ＩＮＶ４５はインバータである。In the double line type latch circuit, unlike the single type latch circuit of FIG. 2, the input signal itself to the latch circuit needs to be a complementary signal. Therefore, the inverter INV41 for generating the complementary signal is provided by the latch circuit. Has been placed before. When the phase of the clock signal CK is H, the signal of the master side latch circuit is fetched, and when the clock signal is L, the data holding on the master side and the slave side are performed. The data is taken in and the complementary signal of the input signal is output. TG
41, TG42, TG43, TG45, TG46, TG
47, TG48 are transfer gates, INV41-
INV45 is an inverter.
【００１０】図５に、図４に示す回路のタイミングチャ
ートを示す。入力信号ＩＮのデータはマスター側ラッチ
回路に取り込まれる前にインバータＩＮＶ４１によって
相補信号が発生しており、クロックＣＫがＬからＨに変
化する事により２つの信号は同時にマスター側ラッチに
取り込まれ、インバータＩＮＶ４２、ＩＮＶ４３により
それぞれの逆相信号がノードＮ４０ａ、Ｎ４０ｂに出力
される。FIG. 5 shows a timing chart of the circuit shown in FIG. Before the data of the input signal IN is taken into the master latch circuit, a complementary signal is generated by the inverter INV41. When the clock CK changes from L to H, the two signals are taken into the master latch at the same time. INV42 and INV43 output opposite phase signals to nodes N40a and N40b, respectively.
【００１１】そしてクロックＣＫがＨからＬに変化する
ことで、マスター側ラッチ回路ではインバータＩＮＶ４
２、ＩＮＶ４３によるフリップフロップが形成され、入
力されたデータを保持する。同時にスレーブ側ラッチ回
路ではマスター側ラッチ回路がノードＮ４０ａ、Ｎ４０
ｂに出力したデータを取り込み、インバータＩＮＶ４
４、ＩＮＶ４５により入力信号ＩＮの相補信号ＯＵＴ、
ＯＵＴＢを出力する。このとき、スレーブ側トランスフ
ァーゲートＴＧ４５、ＴＧ４６が開いてから相補信号Ｏ
ＵＴ、ＯＵＴＢが出力されるまでの論理段数が共に１段
であるため、図３のようなＯＵＴとＯＵＴＢに位相差は
発生しない。When the clock CK changes from H to L, the master-side latch circuit causes the inverter INV4
2. A flip-flop based on the INV 43 is formed and holds input data. At the same time, in the slave latch circuit, the master latch circuit is connected to nodes N40a and N40.
b, and outputs the data to inverter INV4.
4, the complementary signal OUT of the input signal IN by INV45,
OUTB is output. At this time, the complementary signal O is output after the slave transfer gates TG45 and TG46 are opened.
Since the number of logical stages until the output of UT and OUTB is one, there is no phase difference between OUT and OUTB as shown in FIG.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、従来の
図２の回路では正相信号ＯＵＴに比べ、逆相信号ＯＵＴ
Ｂの方はインバータＩＮＶ２５の遅延時間分だけ遅れて
しまうという問題点がある。この遅延時間はインバータ
の能力と、このインバータが駆動する負荷によって決ま
るが、図３のタイムチャートの例では約０．４ｎｓの遅
れが生じている。この場合、動作周波数が低い、あるい
はレジスター以降の回路において相補信号にこの誤差程
度の精度が要求されないのならば問題は生じない。しか
し１００〜２００ＭＨｚといった高周波数で動作する半
導体装置の場合、この誤差は無視できない大きさとなっ
てくる。However, in the conventional circuit of FIG. 2, the negative-phase signal OUT is compared with the normal-phase signal OUT.
B has a problem that it is delayed by the delay time of the inverter INV25. The delay time is determined by the capacity of the inverter and the load driven by the inverter. In the example of the time chart of FIG. 3, a delay of about 0.4 ns occurs. In this case, no problem occurs if the operating frequency is low or if the complementary signal does not require the accuracy of this error level in the circuit after the register. However, in the case of a semiconductor device operating at a high frequency such as 100 to 200 MHz, this error becomes a size that cannot be ignored.
【００１３】一方、図４の回路ではスレーブ側ラッチ回
路がダブルライン型であり、クロック信号の変化から相
補信号が出力されるまでの論理段数が正相、逆相共に等
しいため、発生される相補信号の位相は常に等しく上記
のような問題は発生しない。しかし、ダブルライン型の
ラッチ回路はシングルライン型に比べ構成素子数が多い
ためチップ面積が大きくなってしまうという欠点を持
つ。On the other hand, in the circuit of FIG. 4, the slave-side latch circuit is of a double-line type, and the number of logical stages from the change of the clock signal to the output of the complementary signal is equal in both positive and negative phases. The phases of the signals are always equal, and the above problem does not occur. However, the double-line type latch circuit has a disadvantage that the chip area becomes large because the number of constituent elements is larger than that of the single-line type latch circuit.
【００１４】本発明の目的は、同期式の半導体装置につ
いて位相差のない相補信号を発生させ、かつ、そのため
の素子数の増加を最小限に抑えた半導体装置を提供する
ことにある。An object of the present invention is to provide a semiconductor device which generates a complementary signal having no phase difference with respect to a synchronous semiconductor device and minimizes an increase in the number of elements for the purpose.
【００１５】[0015]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、第１のラッチ回路と第
２のラッチ回路とからなる半導体装置であって、前記第
１のラッチ回路は、入力されるクロック信号に同期して
入力信号を取り込み、入力信号の正相と逆相の相補信号
を出力するシングルライン型構造のものであり、前記第
２のラッチ回路は、前記第１のラッチ回路からの前記相
補信号をクロック信号に同期して位相差なく出力するダ
ブルライン型構造のものである。In order to achieve the above object, a semiconductor device according to the present invention is a semiconductor device comprising a first latch circuit and a second latch circuit, wherein the first latch circuit is provided. Has a single-line type structure that takes in an input signal in synchronization with an input clock signal and outputs complementary signals having a positive phase and a negative phase of the input signal, and the second latch circuit includes the first latch circuit. And outputs the complementary signal from the latch circuit with no phase difference in synchronization with a clock signal.
【００１６】また前記第２のラッチ回路は、前記入力信
号の正相と逆相の相補信号を前記クロック信号の逆位相
に同期して取り込むものである。Further, the second latch circuit captures a complementary signal of a positive phase and a negative phase of the input signal in synchronization with a reverse phase of the clock signal.
【００１７】また前記第１のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。The first latch circuit comprises a transfer gate connected in series controlled by a clock signal and an inverted signal thereof, and an inverter forming a flip-flop.
【００１８】また前記第２のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続の２つのトランスファーゲート列と、該トランスファ
ーゲートからの信号を受けて相補信号を出力するインバ
ータとから構成されたものである。The second latch circuit comprises two serially connected transfer gate trains controlled by a clock signal and an inverted phase signal thereof, and an inverter for receiving a signal from the transfer gate and outputting a complementary signal. It is composed.
【００１９】また本発明に係る半導体装置は、第１のラ
ッチ回路と第２のラッチ回路とからなる半導体装置であ
って、前記第１のラッチ回路は、入力されるクロック信
号に同期して入力信号を取り込み、入力信号と逆相の信
号を出力するシングルライン型構造のものであり、前記
第２のラッチ回路は、前記第１のラッチ回路からの逆相
信号を入力として相補信号を発生し、その相補信号をク
ロック信号に同期して位相差なく出力するダブルライン
型構造のものである。The semiconductor device according to the present invention is a semiconductor device comprising a first latch circuit and a second latch circuit, wherein the first latch circuit receives an input signal in synchronization with an input clock signal. The second latch circuit receives a signal and outputs a signal having a phase opposite to that of the input signal, and the second latch circuit generates a complementary signal by using the signal of the reverse phase from the first latch circuit as an input. , And outputs the complementary signal without a phase difference in synchronization with the clock signal.
【００２０】また前記第１のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続のトランスファーゲートと、フリップフロップを形成
するインバータとから構成されたものである。The first latch circuit is constituted by a serially connected transfer gate controlled by a clock signal and an inverted signal thereof, and an inverter forming a flip-flop.
【００２１】また前記第２のラッチ回路は、クロック信
号及びその逆相信号によってコントロールされる直列接
続の２つのトランスファーゲート列と、前は第１のラッ
チ回路からの逆相信号から入力信号の正相信号を発生さ
せるインバータと、該トランスファーゲートからの信号
を受けて相補信号を出力するインバータとから構成され
たものである。Further, the second latch circuit has two transfer gate arrays connected in series controlled by a clock signal and a reverse phase signal thereof, and the input signal from the reverse phase signal from the first latch circuit is previously obtained. It comprises an inverter for generating a phase signal, and an inverter for receiving a signal from the transfer gate and outputting a complementary signal.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【００２３】（実施形態１）図１は本発明の実施形態１
を示す回路図である。(Embodiment 1) FIG. 1 shows Embodiment 1 of the present invention.
FIG.
【００２４】図において本発明は基本的構成として、第
１のラッチ回路を構成素子数の少ないシングルライン型
で構成し、第１のラッチ回路において相補信号を発生さ
せることにより、第１のラッチ回路内で相補信号の位相
差を吸収している。In the drawing, the present invention has a basic configuration in which the first latch circuit is constituted by a single line type having a small number of constituent elements, and a complementary signal is generated in the first latch circuit. Within the phase difference of the complementary signal.
【００２５】さらに、第２のラッチ回路はダブルライン
型で構成するが、第１のラッチ回路の出力信号は入力信
号ＩＮの逆相信号のみとし、第２のラッチ回路の前段に
インバーターを新たに配置することにより、ダブルライ
ン型ラッチ回路に必要な相補信号を発生させている。Further, the second latch circuit is of a double-line type, but the output signal of the first latch circuit is only a signal in reverse phase of the input signal IN, and an inverter is newly provided before the second latch circuit. By arranging them, complementary signals necessary for the double line type latch circuit are generated.
【００２６】次に本発明の具体例を実施形態１として図
１に基づいて説明する。Next, a specific example of the present invention will be described as a first embodiment with reference to FIG.
【００２７】図１に示すように本発明の実施形態１に係
る半導体装置は、前段の第１（以下、マスター側とい
う）のラッチ回路を素子数の少ないシングルライン型構
造、具体的にはクロック信号ＣＫ及びその逆相信号ＣＫ
Ｂによってコントロールされる直列接続の２つのトラン
スファーゲートＴＧ１１及びＴＧ１２と、フリップフロ
ップを形成する２つのインバータＩＮＶ１１及びＩＮＶ
１２とからなり、クロックＣＫがＬからＨに変化するの
に同期して入力信号ＩＮを取込み、インバータＩＮＶ１
１によって入力信号ＩＮの逆相信号をノードＮ１０ａに
出力し、さらにインバータＩＮＶ１２によって入力信号
ＩＮの同相信号をノードＮ１０ｂに出力するようになっ
ている。As shown in FIG. 1, in the semiconductor device according to the first embodiment of the present invention, the first latch circuit (hereinafter, referred to as a master side) is a single-line type structure having a small number of elements, specifically, a clock. Signal CK and its inverse phase signal CK
B, two transfer gates TG11 and TG12 connected in series and two inverters INV11 and INV forming a flip-flop.
12, the input signal IN is taken in synchronism with the change of the clock CK from L to H, and the inverter INV1
1 outputs an inverted-phase signal of the input signal IN to the node N10a, and an inverter INV12 outputs an in-phase signal of the input signal IN to the node N10b.
【００２８】さらに後段の第２（以下、スレーブ側とい
う）のラッチ回路をダブルライン型構造、具体的には、
クロック信号ＣＫ及びその逆相信号ＣＫＢによってコン
トロールされる直列接続の２つのトランスファーゲート
ＴＧ１３及びＴＧ１５とＴＧ１４及びＴＧ１６と、これ
らのトランスファーゲートＴＧ１３及びＴＧ１５とＴＧ
１４及びＴＧ１６とからの信号を受けて相補信号００
Ｔ、００ＴＢを出力するインバータＩＮＶ１３、ＩＮＶ
１４とから構成している。Further, a second (hereinafter, referred to as a slave) latch circuit at the subsequent stage has a double line type structure, specifically,
Two transfer gates TG13 and TG15, TG14 and TG16 connected in series controlled by the clock signal CK and its inverse phase signal CKB, and these transfer gates TG13, TG15 and TG
14 and the signal from the TG 16 and the complementary signal 00
Inverters INV13, INV that output T, 00TB
14.
【００２９】またトランスファーゲートＴＧ１３は、ノ
ードＮ１０ａに出力される入力信号ＩＮの逆相信号を入
力し、トランスファーゲートＴＧ１４は、ノードＮ１０
ａに出力される入力信号ＩＮの同相信号を入力するよう
になっている。The transfer gate TG13 receives an inverted signal of the input signal IN output to the node N10a, and the transfer gate TG14 receives a signal at the node N10a.
a of the input signal IN output to the terminal a.
【００３０】したがって、シングルライン型で構成され
たマスター側ラッチ回路は、入力信号ＩＮを入力とする
が、マスター側ラッチ回路はクロックＣＫのＬからＨへ
の変化に同期して入力信号ＩＮを取り込み、インバータ
ＩＮＶ１１によって入力信号ＩＮの逆相信号をノードＮ
１０ａに出力し、さらにインバータＩＮＶ１２により入
力信号の同相信号をノードＮ１０ｂに出力する。そし
て、クロックＣＫがＨからＬに変化したとき、マスター
側ラッチ回路は、トランスファーゲートＴＧ１２が開く
ことによりインバータＩＮＶ１１とＩＮＶ１２でフリッ
プフロップを形成し、入力データを保持する。Therefore, the master-side latch circuit of the single-line type receives the input signal IN, but the master-side latch circuit takes in the input signal IN in synchronization with the change of the clock CK from L to H. , An inverted signal of the input signal IN by the inverter INV11 to the node N
10a, and the inverter INV12 outputs an in-phase signal of the input signal to the node N10b. Then, when the clock CK changes from H to L, the master-side latch circuit forms a flip-flop by the inverters INV11 and INV12 by opening the transfer gate TG12, and holds the input data.
【００３１】一方、スレーブ側ラッチ回路はノードＮ１
０ａ、Ｎ１０ｂに出力されている相補信号を取り込み、
インバータＩＮＶ１３、ＩＮＶ１４によって位相差のな
い相補信号を出力する。On the other hand, the slave side latch circuit is connected to the node N1.
0a, the complementary signal output to N10b is taken in,
Complementary signals having no phase difference are output by the inverters INV13 and INV14.
【００３２】図６は、図１に示す回路のタイミングチャ
ートである。この図を参照しつつ図１に示す回路の動作
を説明する。マスター側ラッチ回路はクロック信号ＣＫ
の立ち上がりに同期して入力信号ＩＮのデータを取り込
み、その逆相のデータをトランスファーゲートＴＧ１１
を介してインバータＩＮＶ１１によりＮ１０ａに出力す
る。さらにインバータＩＮＶ１２によりノードＮ１０ａ
の逆相データ、すなわち入力信号と同相のデータがノー
ドＮ１０ｂに出力することにより、マスター側ラッチ回
路内で相補信号を発生している。FIG. 6 is a timing chart of the circuit shown in FIG. The operation of the circuit shown in FIG. 1 will be described with reference to FIG. The master side latch circuit receives the clock signal CK
Of the input signal IN in synchronization with the rising edge of the input signal IN, and the data of the opposite phase is transferred to the transfer gate TG11.
And output to N10a by the inverter INV11. Further, the node N10a is controlled by the inverter INV12.
Is output to the node N10b, so that a complementary signal is generated in the master side latch circuit.
【００３３】そしてクロック信号ＣＫの立ち上がりで、
マスター側ラッチ回路はインバータＩＮＶ１１とＩＮＶ
１２によるフリップフロップにて入力信号ＩＮのデータ
を保持する。At the rise of the clock signal CK,
The master side latch circuit includes inverters INV11 and INV
The flip-flop 12 holds the data of the input signal IN.
【００３４】一方、スレーブ側ラッチ回路はノードＮ１
０ａ、Ｎ１０ｂに出力されている両相のデータを取り込
み、トランスファーゲートＴＧ１３、ＴＧ１４を介し、
インバータＩＮＶ１３、ＩＮＶ１４によって相補信号Ｏ
ＵＴ、ＯＵＴＢを出力する。このとき、スレーブ側トラ
ンスファーゲートＴＧ１３、ＴＧ１４が開いてから相補
信号ＯＵＴ、ＯＵＴＢが出力されるまでの論理段数が共
に１段であるため、出力される相補信号ＯＵＴとＯＵＴ
Ｂに位相差は発生しない。On the other hand, the slave side latch circuit is connected to the node N1.
0a, the data of both phases output to N10b are taken in, and transferred via transfer gates TG13, TG14.
Complementary signal O is supplied by inverters INV13 and INV14.
UT and OUTB are output. At this time, since the number of logical stages from when the slave transfer gates TG13 and TG14 are opened to when the complementary signals OUT and OUTB are output is one, the output complementary signals OUT and OUTB are output.
No phase difference occurs in B.
【００３５】（実施形態２）図７は、本発明の実施形態
２を示す回路図である。(Embodiment 2) FIG. 7 is a circuit diagram showing Embodiment 2 of the present invention.
【００３６】ＴＧ７１〜ＴＧ７６はトランスファーゲー
ト、ＩＮＶ７１〜ＩＮＶ７４はインバータであり、実施
形態２では、これらを用いて実施形態１と同様にマスタ
ー側ラッチ回路はシングルライン型、スレーブ側ラッチ
回路はダブルライン型で構成されているが、実施形態２
は、入力信号ＩＮの同相信号を出力しているインバータ
が、マスター側ラッチ回路のフリップフロップを形成し
ているインバータＩＮＶ７２（図１のＩＮＶ１２に相
当）ではなく、新規に配置されたインバータＩＮＶ７５
である点で実施形態１と相違している。TG71 to TG76 are transfer gates, and INV71 to INV74 are inverters. In the second embodiment, the master side latch circuit is a single line type and the slave side latch circuit is a double line type as in the first embodiment. Embodiment 2
Is that the inverter outputting the in-phase signal of the input signal IN is not the inverter INV72 (corresponding to INV12 of FIG. 1) forming the flip-flop of the master side latch circuit, but the newly arranged inverter INV75.
This is different from the first embodiment in that
【００３７】通常、マスター側ラッチ回路内の２つのイ
ンバータのうち、入力信号ＩＮを受けその逆相信号を出
力するインバータＩＮＶ７１と、その出力を受けインバ
ータＩＮＶ７１のゲートに入力信号ＩＮと同相の信号を
出力しフリップフロップを形成しているインバータＩＮ
Ｖ７２は、サイズを変えて作られるのが一般的である。
これは、インバータＩＮＶ７２はフリップフロップを形
成しデータを保持しさえすればよいので、Ｗは数μｍと
いうサイズで十分なためである。Normally, of the two inverters in the master-side latch circuit, an inverter INV71 which receives an input signal IN and outputs a signal having the opposite phase to the input signal IN, and receives an output of the inverter INV71 and applies a signal having the same phase as the input signal IN to the gate of the inverter INV71 Inverter IN that outputs and forms a flip-flop
V72 is generally made with a different size.
This is because the inverter INV72 only needs to form a flip-flop and hold data, so that a size of W of several μm is sufficient.
【００３８】しかし、製造過程においてマスクレイアウ
トや信号配線等の都合でマスター側とスレーブ側のラッ
チ回路をある程度離して配置せざるを得ない場合や、レ
ジスターの出力負荷が大きくスレーブ側ラッチ回路中の
インバータＩＮＶ７３、ＩＮＶ７４のサイズが大きくな
ってしまう場合などでは、インバータＩＮＶ７２の駆動
能力が足りなくなり相補信号にずれが生じてしまう可能
性がある。However, in the manufacturing process, the master side and slave side latch circuits have to be arranged to some extent due to mask layout and signal wiring, or the output load of the register is large and the slave side latch circuit has In the case where the size of the inverters INV73 and INV74 becomes large, for example, there is a possibility that the driving capability of the inverter INV72 becomes insufficient and the complementary signal shifts.
【００３９】そのため実施形態２ではシングルライン型
のマスター側ラッチ回路の出力から、その逆相信号を発
生させるためのインバータＩＮＶ７５を新たに配置する
ことにより、上記問題を解決している。Therefore, in the second embodiment, the above problem is solved by newly arranging an inverter INV75 for generating an inverted-phase signal from the output of the single-line type master side latch circuit.
【００４０】[0040]
【発明の効果】以上説明したように本発明によれば、マ
スター側ラッチ回路をシングルライン型、スレーブ側ラ
ッチ回路をダブルライン型で構成することにより、レジ
スターが出力する相補信号を位相差なく出力させること
ができ、かつマスター、スレーブの両方をダブルライン
型で構成するよりも素子数が少なく、面積を小さくでき
る。As described above, according to the present invention, the complementary signal output from the register is output without a phase difference by forming the master side latch circuit of a single line type and the slave side latch circuit of a double line type. The number of elements can be reduced and the area can be reduced as compared with the case where both the master and the slave are of the double line type.
【００４１】さらに、フリップフロップを構成するイン
バータとは別のインバータを用いて逆相信号を発生させ
ることにより、マスター、スレーブのラッチ回路を離し
て配置したり、レジスターの出力負荷が大きい場合にも
対応できる。Further, by generating a reverse-phase signal using an inverter different from the inverter constituting the flip-flop, even when the master and slave latch circuits are separated and the output load of the register is large, Can respond.
【図１】本発明の実施形態１を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】従来例１を示す回路図である。FIG. 2 is a circuit diagram showing a first conventional example.
【図３】従来例１の回路におけるタイミングチャートで
ある。FIG. 3 is a timing chart in the circuit of Conventional Example 1.
【図４】従来例２を示す回路図である。FIG. 4 is a circuit diagram showing a second conventional example.
【図５】従来例２の回路におけるタイミングチャートで
ある。FIG. 5 is a timing chart in the circuit of Conventional Example 2.
【図６】本実施形態２の回路におけるタイミングチャー
トである。FIG. 6 is a timing chart of the circuit according to the second embodiment.
【図７】本発明の実施形態２を示す回路図である。FIG. 7 is a circuit diagram showing a second embodiment of the present invention.
ＴＧ１１〜ＴＧ１４、ＴＧ７１〜ＴＧ７４ トランスフ
ァーゲート ＩＮＶ１１〜ＩＮＶ１４、ＩＮＶ７１〜ＩＮＶ７５ イ
ンバータTG11 to TG14, TG71 to TG74 Transfer gate INV11 to INV14, INV71 to INV75 Inverter
Claims (7)
からなる半導体装置であって、 前記第１のラッチ回路は、入力されるクロック信号に同
期して入力信号を取り込み、入力信号の正相と逆相の相
補信号を出力するシングルライン型構造のものであり、 前記第２のラッチ回路は、前記第１のラッチ回路からの
前記相補信号をクロック信号に同期して位相差なく出力
するダブルライン型構造のものであることを特徴とする
半導体装置。1. A semiconductor device comprising a first latch circuit and a second latch circuit, wherein the first latch circuit captures an input signal in synchronization with an input clock signal, and receives the input signal. The second latch circuit outputs the complementary signal from the first latch circuit without a phase difference in synchronization with a clock signal; A semiconductor device having a double-line structure.
の正相と逆相の相補信号を前記クロック信号の逆位相に
同期して取り込むものであることを特徴とする請求項１
に記載の半導体装置。2. The circuit according to claim 1, wherein the second latch circuit fetches a complementary signal having a positive phase and a negative phase of the input signal in synchronization with a reverse phase of the clock signal.
3. The semiconductor device according to claim 1.
及びその逆相信号によってコントロールされる直列接続
のトランスファーゲートと、フリップフロップを形成す
るインバータとから構成されたものであることを特徴と
する請求項１に記載の半導体装置。3. The first latch circuit according to claim 1, wherein the first latch circuit comprises a serially connected transfer gate controlled by a clock signal and an inverted signal thereof, and an inverter forming a flip-flop. The semiconductor device according to claim 1.
及びその逆相信号によってコントロールされる直列接続
の２つのトランスファーゲート列と、該トランスファー
ゲートからの信号を受けて相補信号を出力するインバー
タとから構成されたものであることを特徴とする請求項
１又は２に記載の半導体装置。4. The transfer circuit according to claim 2, wherein the second latch circuit includes two serially connected transfer gate arrays controlled by a clock signal and an inverted phase signal thereof, and an inverter that receives a signal from the transfer gate and outputs a complementary signal. The semiconductor device according to claim 1, wherein the semiconductor device comprises:
からなる半導体装置であって、 前記第１のラッチ回路は、入力されるクロック信号に同
期して入力信号を取り込み、入力信号と逆相の信号を出
力するシングルライン型構造のものであり、 前記第２のラッチ回路は、前記第１のラッチ回路からの
逆相信号を入力として相補信号を発生し、その相補信号
をクロック信号に同期して位相差なく出力するダブルラ
イン型構造のものであることを特徴とする半導体装置。5. A semiconductor device comprising a first latch circuit and a second latch circuit, wherein the first latch circuit captures an input signal in synchronization with an input clock signal, and The second latch circuit generates a complementary signal by receiving the inverted signal from the first latch circuit as an input, and outputs the complementary signal as a clock signal. Wherein the semiconductor device has a double-line structure that outputs a signal without a phase difference in synchronization with the semiconductor device.
及びその逆相信号によってコントロールされる直列接続
のトランスファーゲートと、フリップフロップを形成す
るインバータとから構成されたものであることを特徴と
する請求項５に記載の半導体装置。6. The first latch circuit is composed of a serially connected transfer gate controlled by a clock signal and an opposite-phase signal thereof, and an inverter forming a flip-flop. The semiconductor device according to claim 5.
及びその逆相信号によってコントロールされる直列接続
の２つのトランスファーゲート列と、前は第１のラッチ
回路からの逆相信号から入力信号の正相信号を発生させ
るインバータと、該トランスファーゲートからの信号を
受けて相補信号を出力するインバータとから構成された
ものであることを特徴とする請求項６に記載の半導体装
置。7. The second latch circuit includes two transfer gate arrays connected in series controlled by a clock signal and a reverse phase signal thereof, and the input signal from the reverse phase signal from the first latch circuit before. 7. The semiconductor device according to claim 6, comprising: an inverter for generating a positive-phase signal; and an inverter for receiving a signal from the transfer gate and outputting a complementary signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313718A JPH11150458A (en) | 1997-11-14 | 1997-11-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9313718A JPH11150458A (en) | 1997-11-14 | 1997-11-14 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150458A true JPH11150458A (en) | 1999-06-02 |
Family
ID=18044687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313718A Pending JPH11150458A (en) | 1997-11-14 | 1997-11-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150458A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295562A (en) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | Phase splitter |
| JP2014216665A (en) * | 2013-04-22 | 2014-11-17 | 富士通株式会社 | Data holding circuit and semiconductor integrated circuit device |
| WO2020079951A1 (en) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | Data-holding circuit |
-
1997
- 1997-11-14 JP JP9313718A patent/JPH11150458A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295562A (en) * | 2006-04-21 | 2007-11-08 | Samsung Electronics Co Ltd | Phase splitter |
| JP2014216665A (en) * | 2013-04-22 | 2014-11-17 | 富士通株式会社 | Data holding circuit and semiconductor integrated circuit device |
| WO2020079951A1 (en) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | Data-holding circuit |
| US11336271B2 (en) | 2018-10-16 | 2022-05-17 | Sony Semiconductor Solutions Corporation | Data holding circuit |
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