JP2629626B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に係わり、特に多値出力レベル型のマスクＲ
ＯＭおよびその製造方法に関する。
の製造方法に係わり、特に多値出力レベル型のマスクＲ
ＯＭおよびその製造方法に関する。
【０００２】
【従来の技術】従来の多値情報を記憶する半導体記憶装
置は、複数のＭＩＳトランジスタ（なお本明細書では、
一般の絶縁ゲート電界効果トランジスタをＭＩＳトラン
ジスタと称す）のソース領域を共通接続して零電位（グ
ランド電位）にすると共に、ドレイン領域および出力端
子を共通接続し、抵抗を介して電圧を印加し、記憶すべ
き多値の情報に応じて対応するＭＩＳトランジスタの相
互コンダクタンス（ゲート電圧の変化に対するドレイン
電流の変化：（ΔＩSD／ΔＶG ））を変えていた。
置は、複数のＭＩＳトランジスタ（なお本明細書では、
一般の絶縁ゲート電界効果トランジスタをＭＩＳトラン
ジスタと称す）のソース領域を共通接続して零電位（グ
ランド電位）にすると共に、ドレイン領域および出力端
子を共通接続し、抵抗を介して電圧を印加し、記憶すべ
き多値の情報に応じて対応するＭＩＳトランジスタの相
互コンダクタンス（ゲート電圧の変化に対するドレイン
電流の変化：（ΔＩSD／ΔＶG ））を変えていた。
【０００３】図５に従来のＮチャネルＭＩＳトランジス
タＴ1 ，Ｔ2 ……Ｔi ……Ｔn を用いた多値情報型マス
クＲＯＭの回路図を示す。Ｎ型のソース領域Ｓ1 ，Ｓ2
……Ｓi ……Ｓn をソース配線層ＦもしくはＮ型の共通
不純物領域で共通接続し零電位（ＧＮＤ）にするととも
に、Ｎ型のドレイン領域Ｄ1 ，Ｄ2 ……Ｄi ……Ｄnと
出力端子Ｚをドレイン配線層Ｅで共通接続し、プラス電
位ＶDDを抵抗Ｒを介して印加する。
タＴ1 ，Ｔ2 ……Ｔi ……Ｔn を用いた多値情報型マス
クＲＯＭの回路図を示す。Ｎ型のソース領域Ｓ1 ，Ｓ2
……Ｓi ……Ｓn をソース配線層ＦもしくはＮ型の共通
不純物領域で共通接続し零電位（ＧＮＤ）にするととも
に、Ｎ型のドレイン領域Ｄ1 ，Ｄ2 ……Ｄi ……Ｄnと
出力端子Ｚをドレイン配線層Ｅで共通接続し、プラス電
位ＶDDを抵抗Ｒを介して印加する。
【０００４】ここで例えば多値がｍレベルの場合、ｍ通
りの相互コンダクタンスｇ1 ，ｇ2……ｇj ……ｇm を
作成する手段により、記憶すべき情報に応じて所定のＭ
ＩＳトランジスタにそれぞれ所定の相互コンダクタンス
を作りつけていた。
りの相互コンダクタンスｇ1 ，ｇ2……ｇj ……ｇm を
作成する手段により、記憶すべき情報に応じて所定のＭ
ＩＳトランジスタにそれぞれ所定の相互コンダクタンス
を作りつけていた。
【０００５】図ではＭＩＳトランジスタＴ1 ，Ｔ2 ……
Ｔi ……Ｔn の相互コンダクタンスをそれぞれｇ1 ，ｇ
m ……ｇj ……ｇ2 とした場合を示している。
Ｔi ……Ｔn の相互コンダクタンスをそれぞれｇ1 ，ｇ
m ……ｇj ……ｇ2 とした場合を示している。
【０００６】図６にＭＩＳトランジスタの相互コンダク
タンスを所定の値に作成する手段を示す。
タンスを所定の値に作成する手段を示す。
【０００７】図６（Ａ）は特公昭６１−４６０６５号公
報に開示されているような方法であり、Ｐ型シリコン基
板１に設けられたフィ−ルド酸化膜２によりチャネル領
域２８が区画され、その上にゲート酸化膜３およびポリ
シリコンゲート電極４を設けたＮチャネル型ＭＩＳトラ
ンジスタを形成しこの状態でストックしておき、顧客か
らの注文に応じてフォトレジストパターン２１を形成し
これをマスクにしてボロン２３をチャネル領域２８にポ
リシリコンゲート電極４およびゲート酸化膜３を通して
注入してＰ+ 型領域２４を両サイドに形成することによ
り実効的なチャネル幅ＷをそれぞれのＭＩＳトランジス
タによって変えて、それぞれのＭＩＳトランジスタの相
互コンダクタンスを変えるものである。
報に開示されているような方法であり、Ｐ型シリコン基
板１に設けられたフィ−ルド酸化膜２によりチャネル領
域２８が区画され、その上にゲート酸化膜３およびポリ
シリコンゲート電極４を設けたＮチャネル型ＭＩＳトラ
ンジスタを形成しこの状態でストックしておき、顧客か
らの注文に応じてフォトレジストパターン２１を形成し
これをマスクにしてボロン２３をチャネル領域２８にポ
リシリコンゲート電極４およびゲート酸化膜３を通して
注入してＰ+ 型領域２４を両サイドに形成することによ
り実効的なチャネル幅ＷをそれぞれのＭＩＳトランジス
タによって変えて、それぞれのＭＩＳトランジスタの相
互コンダクタンスを変えるものである。
【０００８】図６（Ｂ）は特開昭６１−２６３２６３号
公報に開示されているような方法であり、図６（Ａ）と
同様に顧客からの注文に応じてフォトレジストパターン
２１を形成しこれをマスクにしてボロン２３をチャネル
領域２８にポリシリコンゲート電極４およびゲート酸化
膜３を通して注入してＰ+ 型領域２４を形成することに
より実効的なチャネル幅をそれぞれのＭＩＳトランジス
タによって変えて、それぞれのＭＩＳトランジスタの相
互コンダクタンスを変えるものであるが、図６（Ｂ）で
はチャネル領域２８の中央部にＰ+ 型領域２４を形成
し、両サイドの実効的なチャネル幅（Ｗ1 ＋Ｗ2 ）を変
えている。
公報に開示されているような方法であり、図６（Ａ）と
同様に顧客からの注文に応じてフォトレジストパターン
２１を形成しこれをマスクにしてボロン２３をチャネル
領域２８にポリシリコンゲート電極４およびゲート酸化
膜３を通して注入してＰ+ 型領域２４を形成することに
より実効的なチャネル幅をそれぞれのＭＩＳトランジス
タによって変えて、それぞれのＭＩＳトランジスタの相
互コンダクタンスを変えるものであるが、図６（Ｂ）で
はチャネル領域２８の中央部にＰ+ 型領域２４を形成
し、両サイドの実効的なチャネル幅（Ｗ1 ＋Ｗ2 ）を変
えている。
【０００９】これによりＭＩＳトランジスタＴ1 ，Ｔ2
……Ｔi ……Ｔn のゲート電極Ｇ1，Ｇ2 ……Ｇi ……
Ｇn のうちアドレス選択されたゲート電極をハイレベル
Ｈ（プラス電位）とすると、そのＭＩＳトランジスタの
相互コンダクタンスの値に応じたドレイン電流が流れ出
力端子Ｚに多値レベルのうちの１つのレベルを得る。こ
の場合、アドレス選択されないＭＩＳトランジスタはそ
のゲート電極をロウレベルＬ（零電位）としておくの
で、いかなる相互コンダクタンスを有するＭＩＳトラン
ジスタであってもドレイン電流が流れない。丁度アドレ
ス選択されたＭＩＳトランジスタのみが存在し、アドレ
ス選択されないＭＩＳトランジスタは存在しないのと等
価となる。
……Ｔi ……Ｔn のゲート電極Ｇ1，Ｇ2 ……Ｇi ……
Ｇn のうちアドレス選択されたゲート電極をハイレベル
Ｈ（プラス電位）とすると、そのＭＩＳトランジスタの
相互コンダクタンスの値に応じたドレイン電流が流れ出
力端子Ｚに多値レベルのうちの１つのレベルを得る。こ
の場合、アドレス選択されないＭＩＳトランジスタはそ
のゲート電極をロウレベルＬ（零電位）としておくの
で、いかなる相互コンダクタンスを有するＭＩＳトラン
ジスタであってもドレイン電流が流れない。丁度アドレ
ス選択されたＭＩＳトランジスタのみが存在し、アドレ
ス選択されないＭＩＳトランジスタは存在しないのと等
価となる。
【００１０】このようにして多種の相互コンダクタンス
を有するＭＩＳトランジスタを作り込むことにより多値
出力レベルを有する半導体記憶装置を得ていた。
を有するＭＩＳトランジスタを作り込むことにより多値
出力レベルを有する半導体記憶装置を得ていた。
【００１１】
【発明が解決しようとする課題】このように相互コンダ
クタンスを変えることにより多値を記憶する従来の半導
体記憶装置は、顧客からの注文を受けてから顧客の要求
する多値情報に基づいてたがいに相互コンダクタンスを
変えたＭＩＳトランジスタ製造しなくてはならないか
ら、通常のマスクＲＯＭ等に比べて製品完成まで長いタ
ーンアラウンドタイム（ＴＡＴ）を必要とするという問
題があった。
クタンスを変えることにより多値を記憶する従来の半導
体記憶装置は、顧客からの注文を受けてから顧客の要求
する多値情報に基づいてたがいに相互コンダクタンスを
変えたＭＩＳトランジスタ製造しなくてはならないか
ら、通常のマスクＲＯＭ等に比べて製品完成まで長いタ
ーンアラウンドタイム（ＴＡＴ）を必要とするという問
題があった。
【００１２】図６における従来技術においても、多結晶
シリコンゲート電極およびゲート絶縁膜を通して基板と
同じ導電型の不純物を選択的にイオン注入して実効的な
チャネル幅を変更することにより相互コンダクタンスを
変えるものであるから、ユ−ザからの注文の後、コンタ
クト孔形成および配線層の形成の他に選択的なイオン注
入に関する工程が余分に必要になり、それだけＴＡＴが
長くなる。
シリコンゲート電極およびゲート絶縁膜を通して基板と
同じ導電型の不純物を選択的にイオン注入して実効的な
チャネル幅を変更することにより相互コンダクタンスを
変えるものであるから、ユ−ザからの注文の後、コンタ
クト孔形成および配線層の形成の他に選択的なイオン注
入に関する工程が余分に必要になり、それだけＴＡＴが
長くなる。
【００１３】さらにＭＩＳトランジスタの相互コンダク
タンスを所定の種々の値に正確に変えることは困難であ
る。例えば図６ではイオン注入条件や活性化熱処理条件
を精密に制御して実効的なチャネル幅を所定の種々な値
に正確に変えることは困難である。したがって、多値の
各レベルが不正確になるとともに、多値の数を多く出来
ないという問題もあった。
タンスを所定の種々の値に正確に変えることは困難であ
る。例えば図６ではイオン注入条件や活性化熱処理条件
を精密に制御して実効的なチャネル幅を所定の種々な値
に正確に変えることは困難である。したがって、多値の
各レベルが不正確になるとともに、多値の数を多く出来
ないという問題もあった。
【００１４】したがって本発明の目的は、ユーザ（顧
客）の要求から製品完成まで時間を短くすることがで
き、かつ多くの多値の各レベルが正確となる半導体記憶
装置およびその製造方法を提供することである。
客）の要求から製品完成まで時間を短くすることがで
き、かつ多くの多値の各レベルが正確となる半導体記憶
装置およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】本発明の特徴は、第１の
方向に配列された複数のＭＩＳトランジスタと、たがい
に異なる電位が供給される複数のソース配線層とを有
し、前記複数のＭＩＳトランジスタのソース領域がそれ
ぞれ異なる前記ソース配線層に接続している半導体記憶
装置であって、前記複数のソース配線層は互いに所定の
間隔を有して前記第１の方向に延在し、前記第１の方向
と直角の第２の方向におけるコンタクト孔の位置を選択
することにより、それぞれの前記ソース領域が接続する
前記ソース配線層を選択している半導体記憶装置にあ
る。
方向に配列された複数のＭＩＳトランジスタと、たがい
に異なる電位が供給される複数のソース配線層とを有
し、前記複数のＭＩＳトランジスタのソース領域がそれ
ぞれ異なる前記ソース配線層に接続している半導体記憶
装置であって、前記複数のソース配線層は互いに所定の
間隔を有して前記第１の方向に延在し、前記第１の方向
と直角の第２の方向におけるコンタクト孔の位置を選択
することにより、それぞれの前記ソース領域が接続する
前記ソース配線層を選択している半導体記憶装置にあ
る。
【００１６】本発明の他の特徴は、ソース領域、ドレイ
ン領域、チャネル領域上のゲート絶縁膜およびゲート電
極を形成し、少なくとも前記ソース領域を絶縁膜で被覆
した状態のＭＩＳトランジスタの複数を形成し、しかる
後、前記絶縁膜の複数の所定箇所にそれぞれの前記ソー
ス領域に達するコンタクト孔を形成し、次に前記コンタ
クト孔を通して前記複数のＭＩＳトランジスタのそれぞ
れの前記ソース領域にそれぞれ異なる電位を供給するソ
ース配線層を接続する半導体記憶装置の製造方法であっ
て、前記複数のＭＩＳトランジスタは第１の方向に配列
して形成され、それぞれ異なる電位を供給する複数の前
記ソース配線層は互いに所定の間隔を有して前記第１の
方向に延在し、前記第１の方向と直角の第２の方向にお
ける前記コンタクト孔の位置を選択することにより、そ
れぞれの前記ソース領域が接続する前記ソース配線層を
選択する半導体記憶装置の製造方法にある。
ン領域、チャネル領域上のゲート絶縁膜およびゲート電
極を形成し、少なくとも前記ソース領域を絶縁膜で被覆
した状態のＭＩＳトランジスタの複数を形成し、しかる
後、前記絶縁膜の複数の所定箇所にそれぞれの前記ソー
ス領域に達するコンタクト孔を形成し、次に前記コンタ
クト孔を通して前記複数のＭＩＳトランジスタのそれぞ
れの前記ソース領域にそれぞれ異なる電位を供給するソ
ース配線層を接続する半導体記憶装置の製造方法であっ
て、前記複数のＭＩＳトランジスタは第１の方向に配列
して形成され、それぞれ異なる電位を供給する複数の前
記ソース配線層は互いに所定の間隔を有して前記第１の
方向に延在し、前記第１の方向と直角の第２の方向にお
ける前記コンタクト孔の位置を選択することにより、そ
れぞれの前記ソース領域が接続する前記ソース配線層を
選択する半導体記憶装置の製造方法にある。
【００１７】ここで、複数のＭＩＳトランジスタの各部
分は互いに同一に形成され、すなわち同一の形状、同一
の材質、同一の不純物濃度で構成され、これにより互い
に同一の相互コンダクタンス（同一の電圧条件で比較し
た場合）を有していることが好ましい。
分は互いに同一に形成され、すなわち同一の形状、同一
の材質、同一の不純物濃度で構成され、これにより互い
に同一の相互コンダクタンス（同一の電圧条件で比較し
た場合）を有していることが好ましい。
【００１８】
【作用】このように本発明は、異なる電位が供給される
複数のソース配線層と複数のＭＩＳトランジスタのソー
ス領域がそれぞれ異なるソース配線層に接続したもので
あるから、顧客からの要求からは、コンタクト孔の形成
および配線層の形成だけで多値レベルが得られ、これは
通常のコンタクト選択の２値のマスクＲＯＭと同様であ
るから、多値にしたことによってもＴＡＴの短縮が実現
することができる。
複数のソース配線層と複数のＭＩＳトランジスタのソー
ス領域がそれぞれ異なるソース配線層に接続したもので
あるから、顧客からの要求からは、コンタクト孔の形成
および配線層の形成だけで多値レベルが得られ、これは
通常のコンタクト選択の２値のマスクＲＯＭと同様であ
るから、多値にしたことによってもＴＡＴの短縮が実現
することができる。
【００１９】また多値レベル値は配線層の供給電位に依
存し、ＭＩＳトランジスタの相互コンダクタンスに依存
するものではないから、所望する正確な多値出力レベル
を得ることができる。
存し、ＭＩＳトランジスタの相互コンダクタンスに依存
するものではないから、所望する正確な多値出力レベル
を得ることができる。
【００２０】
【実施例】以下、図面を参照して本発明を説明する。
【００２１】図１は本発明の実施例の半導体記憶装置を
示す回路図である。図１において、Ｔ1 ，Ｔ2 ……Ｔi
……Ｔn は互いに同一に形成され、すなわち各部分が互
いに同一の形状、同一の材質、同一の不純物濃度となる
ように構成され、これにより、同一の電圧印加条件で比
較した場合、相互コンダクタンス等の特性がたがいに同
一となるように形成されたＭＩＳトランジスタである。
また、Ｇ1 ，Ｇ2 ……Ｇi ……Ｇn はそれぞれＭＩＳト
ランジスタＴ1 ，Ｔ2 ……Ｔi ……Ｔn のゲート電極で
あり、Ｄ1 ，Ｄ2 ……Ｄi ……Ｄn はそれぞれＭＩＳト
ランジスタＴ1，Ｔ2 ……Ｔi ………Ｔn のドレイン領
域であり、Ｓ1 ，Ｓ2 ……Ｓi ……ＳnはそれぞれＭＩ
ＳトランジスタＴ1 ，Ｔ2 ……Ｔi ………Ｔn のソース
領域である。
示す回路図である。図１において、Ｔ1 ，Ｔ2 ……Ｔi
……Ｔn は互いに同一に形成され、すなわち各部分が互
いに同一の形状、同一の材質、同一の不純物濃度となる
ように構成され、これにより、同一の電圧印加条件で比
較した場合、相互コンダクタンス等の特性がたがいに同
一となるように形成されたＭＩＳトランジスタである。
また、Ｇ1 ，Ｇ2 ……Ｇi ……Ｇn はそれぞれＭＩＳト
ランジスタＴ1 ，Ｔ2 ……Ｔi ……Ｔn のゲート電極で
あり、Ｄ1 ，Ｄ2 ……Ｄi ……Ｄn はそれぞれＭＩＳト
ランジスタＴ1，Ｔ2 ……Ｔi ………Ｔn のドレイン領
域であり、Ｓ1 ，Ｓ2 ……Ｓi ……ＳnはそれぞれＭＩ
ＳトランジスタＴ1 ，Ｔ2 ……Ｔi ………Ｔn のソース
領域である。
【００２２】ドレイン配線層Ｅで各ドレイン領域Ｄ1 ，
Ｄ2 ……Ｄi ……Ｄn を共通接続するとともに出力端子
Ｚと接続し、またここに抵抗Ｒの一方の端が接続する。
抵抗Ｒの他方の端はプラスの電位を供給するＶDDライン
に接続している。
Ｄ2 ……Ｄi ……Ｄn を共通接続するとともに出力端子
Ｚと接続し、またここに抵抗Ｒの一方の端が接続する。
抵抗Ｒの他方の端はプラスの電位を供給するＶDDライン
に接続している。
【００２３】Ｆ1 ，Ｆ2 ……Ｆj ……Ｆm はそれぞれソ
ース配線層であり、それぞれ多値のレベルに対応する電
位Ｖ1 ，Ｖ2 ……Ｖj ……Ｖm が印加される。
ース配線層であり、それぞれ多値のレベルに対応する電
位Ｖ1 ，Ｖ2 ……Ｖj ……Ｖm が印加される。
【００２４】そして顧客（ユーザ）の要求する多値情報
に基づいて、それぞれのソース領域Ｓ1 ，Ｓ2 ……Ｓi
………Ｓn が必要な電位が得られるソース配線層に接続
される。
に基づいて、それぞれのソース領域Ｓ1 ，Ｓ2 ……Ｓi
………Ｓn が必要な電位が得られるソース配線層に接続
される。
【００２５】図１では、ＭＩＳトランジスタＴ1 のソー
ス領域Ｓ1 がソース配線層Ｆ1 に接続して電位Ｖ1 が印
加され、ＭＩＳトランジスタＴ2 のソース領域Ｓ2 がソ
ース配線層Ｆm に接続して電位Ｖm が印加され、ＭＩＳ
トランジスタＴi のソース領域Ｓi がソース配線層Ｆj
に接続して電位Ｖj が印加され、ＭＩＳトランジスタＴ
n のソース領域Ｓn がソース配線層Ｆ2 に接続して電位
Ｖ2 が印加される場合を例示している。
ス領域Ｓ1 がソース配線層Ｆ1 に接続して電位Ｖ1 が印
加され、ＭＩＳトランジスタＴ2 のソース領域Ｓ2 がソ
ース配線層Ｆm に接続して電位Ｖm が印加され、ＭＩＳ
トランジスタＴi のソース領域Ｓi がソース配線層Ｆj
に接続して電位Ｖj が印加され、ＭＩＳトランジスタＴ
n のソース領域Ｓn がソース配線層Ｆ2 に接続して電位
Ｖ2 が印加される場合を例示している。
【００２６】ここで、ＭＩＳトランジスタＴ1 ，Ｔ2 …
…Ｔi ……Ｔn のゲート電極Ｇ1 ，Ｇ2 ……Ｇi ……Ｇ
n のうちアドレス選択されたゲート電極、例えばゲート
電極Ｇi をハイレベルＨ（プラス電位）とするとそのＭ
ＩＳトランジスタＴi のソース領域Ｓ1 とドレイン領域
Ｄ1 とが導通状態となってドレイン電流が流れ、他のＭ
ＩＳトランジスタのゲート電極はアドレス選択されない
からロウレベルＬ（零電位）でありソース領域とドレイ
ン領域間はオフ状態でドレイン電流が流れない。したが
ってアドレス選択されたＭＩＳトランジスタＴi のみが
存在し、アドレス選択されない他のＭＩＳトランジスタ
は存在しないのと等価となる。
…Ｔi ……Ｔn のゲート電極Ｇ1 ，Ｇ2 ……Ｇi ……Ｇ
n のうちアドレス選択されたゲート電極、例えばゲート
電極Ｇi をハイレベルＨ（プラス電位）とするとそのＭ
ＩＳトランジスタＴi のソース領域Ｓ1 とドレイン領域
Ｄ1 とが導通状態となってドレイン電流が流れ、他のＭ
ＩＳトランジスタのゲート電極はアドレス選択されない
からロウレベルＬ（零電位）でありソース領域とドレイ
ン領域間はオフ状態でドレイン電流が流れない。したが
ってアドレス選択されたＭＩＳトランジスタＴi のみが
存在し、アドレス選択されない他のＭＩＳトランジスタ
は存在しないのと等価となる。
【００２７】したがってこの場合、ＭＩＳトランジスタ
Ｔi のソース領域Ｓi に選択的に接続されたソース配線
層Ｆj からの電位が出力端子Ｚに得られる。この出力端
子Ｚにおける電位はＭＩＳトランジスタの相互コンダク
タンスにほとんど依存しないからソース配線層Ｆj から
の電位Ｖj と実質的に等価となる。
Ｔi のソース領域Ｓi に選択的に接続されたソース配線
層Ｆj からの電位が出力端子Ｚに得られる。この出力端
子Ｚにおける電位はＭＩＳトランジスタの相互コンダク
タンスにほとんど依存しないからソース配線層Ｆj から
の電位Ｖj と実質的に等価となる。
【００２８】尚、基板電位もしくはバックゲート電位は
零電位（接地電位）で使用する。
零電位（接地電位）で使用する。
【００２９】図２乃至図４は図１の半導体記憶装置を製
造する実施例の方法を工程順に示す図である。尚、図２
乃至図４において、抵抗Ｒおよび出力端子Ｚの図示は省
略している。
造する実施例の方法を工程順に示す図である。尚、図２
乃至図４において、抵抗Ｒおよび出力端子Ｚの図示は省
略している。
【００３０】まず図２は複数のＭＩＳトランジスタを形
成し、ユーザからの注文がくるまでストックしておく状
態示すもので、図２（Ａ）は平面図、図２（Ｂ）および
図２（Ｃ）はそれぞれ図２（Ａ）のＢ−Ｂ部およびＣ−
Ｃ部の断面図である。
成し、ユーザからの注文がくるまでストックしておく状
態示すもので、図２（Ａ）は平面図、図２（Ｂ）および
図２（Ｃ）はそれぞれ図２（Ａ）のＢ−Ｂ部およびＣ−
Ｃ部の断面図である。
【００３１】Ｐ型シリコン基板１の主面にフィ−ルド酸
化膜２が選択的に形成され、このフィ−ルド酸化膜２に
より区画された活性領域にＮ型ソース領域（Ｓ1 ，Ｓ2
……Ｓi ………Ｓn ）５、チャネル領域８およびＮ型ド
レイン領域（Ｄ1 ，Ｄ2 ……Ｄi ……Ｄn ）６を有する
複数のＭＩＳトランジスタＴ1 ，Ｔ2 ……Ｔi ………Ｔ
n がＹ方向に配列して形成されている。
化膜２が選択的に形成され、このフィ−ルド酸化膜２に
より区画された活性領域にＮ型ソース領域（Ｓ1 ，Ｓ2
……Ｓi ………Ｓn ）５、チャネル領域８およびＮ型ド
レイン領域（Ｄ1 ，Ｄ2 ……Ｄi ……Ｄn ）６を有する
複数のＭＩＳトランジスタＴ1 ，Ｔ2 ……Ｔi ………Ｔ
n がＹ方向に配列して形成されている。
【００３２】チャネル領域８上にゲート酸化膜３を介し
てポリシリコンゲート電極（Ｇ1 ，Ｇ2 ……Ｇi ……Ｇ
n ）４がポリシリコン膜をパターニングすることにより
形成されている。またパターニングによりゲート電極引
き出し部４Ａを形成してＹ方向と直角方向のＸ方向に
（平面図（Ａ）で右側に）ゲート電極を引き出し、アド
レス信号がチャネル領域上のゲート電極に到達するよう
になっている。また、ソースおよびドレイン領域５，６
はゲート電極４およびフィ−ルド酸化膜２をマスク部材
として用いてＮ型不純物を導入することにより、これら
マスク部材と自己整合的に形成されている。
てポリシリコンゲート電極（Ｇ1 ，Ｇ2 ……Ｇi ……Ｇ
n ）４がポリシリコン膜をパターニングすることにより
形成されている。またパターニングによりゲート電極引
き出し部４Ａを形成してＹ方向と直角方向のＸ方向に
（平面図（Ａ）で右側に）ゲート電極を引き出し、アド
レス信号がチャネル領域上のゲート電極に到達するよう
になっている。また、ソースおよびドレイン領域５，６
はゲート電極４およびフィ−ルド酸化膜２をマスク部材
として用いてＮ型不純物を導入することにより、これら
マスク部材と自己整合的に形成されている。
【００３３】そしてソースおよびドレイン領域５，６、
ゲート電極４およびその引き出し部４Ａを含む全体をシ
リコン酸化膜等の層間絶縁膜７で被覆した状態でストッ
クされる。
ゲート電極４およびその引き出し部４Ａを含む全体をシ
リコン酸化膜等の層間絶縁膜７で被覆した状態でストッ
クされる。
【００３４】尚上記したように、これらのＭＩＳトラン
ジスタは各部分においてたがいに同一の形状、材質、不
純物濃度となっているから、同一電位下における相互コ
ンダクタンス等の電気特性はたがいに同じである。
ジスタは各部分においてたがいに同一の形状、材質、不
純物濃度となっているから、同一電位下における相互コ
ンダクタンス等の電気特性はたがいに同じである。
【００３５】次に図３において、ユーザからの注文を受
けた後、層間絶縁膜７にソースコンタクト孔１１および
ドレインコンタクト孔１２を形成する。尚、図３（Ａ）
は平面図、図３（Ｂ）は図３（Ａ）のＢ−Ｂ部の断面図
である。
けた後、層間絶縁膜７にソースコンタクト孔１１および
ドレインコンタクト孔１２を形成する。尚、図３（Ａ）
は平面図、図３（Ｂ）は図３（Ａ）のＢ−Ｂ部の断面図
である。
【００３６】各ＭＩＳトランジスタのドレイン領域（Ｄ
1 ，Ｄ2 ……Ｄi ……Ｄn ）６に達するドレインコンタ
クト孔１２は同じＸ座標のＸD に形成される。
1 ，Ｄ2 ……Ｄi ……Ｄn ）６に達するドレインコンタ
クト孔１２は同じＸ座標のＸD に形成される。
【００３７】しかしながら各ＭＩＳトランジスタのソー
ス領域（Ｓ1 ，Ｓ2 ……Ｓi ………Ｓn ）５に達するソ
ースコンタクト孔１１はユーザから要求された記憶すべ
き情報によりそれぞれのＸ座標を異ならさせる。
ス領域（Ｓ1 ，Ｓ2 ……Ｓi ………Ｓn ）５に達するソ
ースコンタクト孔１１はユーザから要求された記憶すべ
き情報によりそれぞれのＸ座標を異ならさせる。
【００３８】この実施例では、ＭＩＳトランジスタＴ1
のソース領域Ｓ1 に達するソースコンタクタ孔１１はＸ
座標のＸ1 に形成し、ＭＩＳトランジスタＴ2 のソース
領域Ｓ2 に達するソースコンタクタ孔１１はＸ座標のＸ
m に形成し、ＭＩＳトランジスタＴi のソース領域Ｓi
に達するソースコンタクタ孔１１はＸ座標のＸj に形成
し、ＭＩＳトランジスタＴn のソース領域Ｓn に達する
ソースコンタクタ孔１１はＸ座標のＸ2 に形成する。
のソース領域Ｓ1 に達するソースコンタクタ孔１１はＸ
座標のＸ1 に形成し、ＭＩＳトランジスタＴ2 のソース
領域Ｓ2 に達するソースコンタクタ孔１１はＸ座標のＸ
m に形成し、ＭＩＳトランジスタＴi のソース領域Ｓi
に達するソースコンタクタ孔１１はＸ座標のＸj に形成
し、ＭＩＳトランジスタＴn のソース領域Ｓn に達する
ソースコンタクタ孔１１はＸ座標のＸ2 に形成する。
【００３９】次に図４において各配線層を形成する。
尚、図３（Ａ）は平面図、図３（Ｂ）は図３（Ａ）のＢ
−Ｂ部の断面図である。
尚、図３（Ａ）は平面図、図３（Ｂ）は図３（Ａ）のＢ
−Ｂ部の断面図である。
【００４０】アルミ膜を堆積し、これをパターニングす
ることによりドレイン領域６上およびゲート電極引き出
し部４Ａ上を絶縁膜７を介して延在する１本のドレイン
配線層Ｅおよびソース領域５上を絶縁膜７を介して延在
する複数のソース配線層Ｆ1，Ｆ2 ……Ｆj ……Ｆm を
形成する。
ることによりドレイン領域６上およびゲート電極引き出
し部４Ａ上を絶縁膜７を介して延在する１本のドレイン
配線層Ｅおよびソース領域５上を絶縁膜７を介して延在
する複数のソース配線層Ｆ1，Ｆ2 ……Ｆj ……Ｆm を
形成する。
【００４１】ドレイン配線層Ｅはその幅中心をＸ座標の
ＸD におきＹ方向に延在して各ドレインコンタクト孔１
２を通して各ＭＩＳトランジスタのドレイン領域６を共
通接続する。
ＸD におきＹ方向に延在して各ドレインコンタクト孔１
２を通して各ＭＩＳトランジスタのドレイン領域６を共
通接続する。
【００４２】ソース配線層Ｆ1 ，Ｆ2 ……Ｆj ………Ｆ
m はその幅中心をそれぞれＸ座標のＸ1 ，Ｘ2 ……Ｘj
……Ｘm におき、たがいに所定の間隔を保ってＹ方向に
延在る。そしてＸ座標のＸ1 ，Ｘ2 ……Ｘj ……Ｘm に
にそれぞれ形成してあるソースコンタクト孔１１を通し
てそれぞれのソース領域５と接続して図１の回路とな
る。
m はその幅中心をそれぞれＸ座標のＸ1 ，Ｘ2 ……Ｘj
……Ｘm におき、たがいに所定の間隔を保ってＹ方向に
延在る。そしてＸ座標のＸ1 ，Ｘ2 ……Ｘj ……Ｘm に
にそれぞれ形成してあるソースコンタクト孔１１を通し
てそれぞれのソース領域５と接続して図１の回路とな
る。
【００４３】その後、パッシベーション膜の形成等を行
なって半導体記憶装置を完成させるが、これは他の半導
体装置と同様であるから説明を省略する。
なって半導体記憶装置を完成させるが、これは他の半導
体装置と同様であるから説明を省略する。
【００４４】このようにユーザからの要求情報に応じて
ソースコンタクト孔のそれぞれのＸ座標を異ならしてい
るから、ソース配線層およびドレイン配線層のパターン
は常に一定とすることができる。すなわち図４の工程に
おいてアルミをパターニングして各ソース配線層を形成
するマスクは、ユーザからの要求情報によって変更する
必要が無いものとなる。
ソースコンタクト孔のそれぞれのＸ座標を異ならしてい
るから、ソース配線層およびドレイン配線層のパターン
は常に一定とすることができる。すなわち図４の工程に
おいてアルミをパターニングして各ソース配線層を形成
するマスクは、ユーザからの要求情報によって変更する
必要が無いものとなる。
【００４５】
【発明の効果】以上説明したように本発明によれば、複
数のＭＩＳトランジスタのソース領域と、多値に対応す
る電位を印加する複数のソース配線層とを、記憶すべき
情報に応じて選択的に接続するので、ターンアラウンド
タイムが短かく、かつ正確な多値出力レベルが得られ
る。
数のＭＩＳトランジスタのソース領域と、多値に対応す
る電位を印加する複数のソース配線層とを、記憶すべき
情報に応じて選択的に接続するので、ターンアラウンド
タイムが短かく、かつ正確な多値出力レベルが得られ
る。
【図１】本発明の実施例の半導体記憶装置を示す回路図
である。
である。
【図２】本発明の実施例の半導体記憶装置の製造方法の
一中間工程における状態を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図、（Ｃ）は
（Ａ）のＣ−Ｃ部の断面図である。
一中間工程における状態を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図、（Ｃ）は
（Ａ）のＣ−Ｃ部の断面図である。
【図３】図２の後の工程における状態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。
【図４】図３の後の工程における状態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。
【図５】従来技術の半導体記憶装置を示す回路図であ
る。
る。
【図６】図５においてＭＩＳトランジスタの相互コンダ
クタンスを変える方法を例示する図であり、（Ａ）およ
び（Ｂ）はそれぞれの従来技術の断面図である。
クタンスを変える方法を例示する図であり、（Ａ）およ
び（Ｂ）はそれぞれの従来技術の断面図である。
１ Ｐ型シリコン基板 ２ フィ−ルド酸化膜 ３ ゲート酸化膜 ４ ポリシリコンゲート電極 ４Ａ ゲート電極の引き出し部 ５ Ｎ型ソース領域 ６ ドレイン領域 ７ 層間絶縁膜 ８，２８ チャネル領域 １１ ソースコンタクト孔 １２ ドレインコンタクト孔 ２１ フォトレジストパターン ２３ ボロン ２４ Ｐ+ 型領域 Ｔ1 ，Ｔ2 ……Ｔi ……Ｔn ＭＩＳトランジスタ Ｇ1 ，Ｇ2 ……Ｇi ……Ｇn ゲート電極 Ｄ1 ，Ｄ2 ……Ｄi ……Ｄn ドレイン領域 Ｓ1 ，Ｓ2 ……Ｓi ……Ｓn ソース領域 Ｅ ドレイン配線層 Ｆ1 ，Ｆ2 ……Ｆj ……Ｆm ，Ｆ ソース配線層 Ｚ 出力端子 Ｒ 抵抗 ＶDD プラス電位ライン Ｖ1 ，Ｖ2 ……Ｖj ……Ｖm 多値のレベルに対応す
る電位 Ｘ1 ，Ｘ2 ……Ｘj ……Ｘm ，ＸD Ｘ座標 ｇ1 ，ｇm ……ｇj ……ｇ2 相互コンダクタンス Ｗ，Ｗ1 ，Ｗ2 実効的なチャネル幅
る電位 Ｘ1 ，Ｘ2 ……Ｘj ……Ｘm ，ＸD Ｘ座標 ｇ1 ，ｇm ……ｇj ……ｇ2 相互コンダクタンス Ｗ，Ｗ1 ，Ｗ2 実効的なチャネル幅
Claims (4)
- 【請求項１】 第１の方向に配列された複数のＭＩＳト
ランジスタと、たがいに異なる電位が供給される複数の
ソース配線層とを有し、前記複数のＭＩＳトランジスタ
のソース領域がそれぞれ異なる前記ソース配線層に接続
している半導体記憶装置であって、前記複数のソース配
線層は互いに所定の間隔を有して前記第１の方向に延在
し、前記第１の方向と直角の第２の方向におけるコンタ
クト孔の位置を選択することにより、それぞれの前記ソ
ース領域が接続する前記ソース配線層を選択しているこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記複数のＭＩＳトランジスタの各部分
は互いに同一に形成されていることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】 ソース領域、ドレイン領域、チャネル領
域上のゲート絶縁膜およびゲート電極を形成し、少なく
とも前記ソース領域を絶縁膜で被覆した状態のＭＩＳト
ランジスタの複数を形成し、しかる後、前記絶縁膜の複
数の所定箇所にそれぞれの前記ソース領域に達するコン
タクト孔を形成し、次に前記コンタクト孔を通して前記
複数のＭＩＳトランジスタのそれぞれの前記ソース領域
にそれぞれ異なる電位を供給するソース配線層を接続す
る半導体記憶装置の製造方法であって、前記複数のＭＩ
Ｓトランジスタは第１の方向に配列して形成され、それ
ぞれ異なる電位を供給する複数の前記ソース配線層は互
いに所定の間隔を有して前記第１の方向に延在し、前記
第１の方向と直角の第２の方向における前記コンタクト
孔の位置を選択することにより、それぞれの前記ソース
領域が接続する前記ソース配線層を選択することを特徴
とする半導体記憶装置の製造方法。 - 【請求項４】 前記複数のＭＩＳトランジスタの前記ソ
ース領域、ドレイン領域、ゲート絶縁膜、ゲート電極、
チャネル領域および絶縁膜を含む各部分は互いに同一の
形状、同一の材質、同一の不純物濃度で構成されている
ことを特徴とする請求項３記載の半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322674A JP2629626B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322674A JP2629626B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181226A JPH08181226A (ja) | 1996-07-12 |
| JP2629626B2 true JP2629626B2 (ja) | 1997-07-09 |
Family
ID=18146348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6322674A Expired - Fee Related JP2629626B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629626B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7566010B2 (en) | 2003-12-26 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Securities, chip mounting product, and manufacturing method thereof |
| JP5121119B2 (ja) * | 2003-12-26 | 2013-01-16 | 株式会社半導体エネルギー研究所 | チップ搭載物 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105146B2 (ja) * | 1988-07-29 | 1995-11-13 | 三菱電機株式会社 | 不揮発性記憶装置 |
-
1994
- 1994-12-26 JP JP6322674A patent/JP2629626B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08181226A (ja) | 1996-07-12 |
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Legal Events
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|---|---|---|---|
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