JP2629626B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2629626B2 JP2629626B2 JP6322674A JP32267494A JP2629626B2 JP 2629626 B2 JP2629626 B2 JP 2629626B2 JP 6322674 A JP6322674 A JP 6322674A JP 32267494 A JP32267494 A JP 32267494A JP 2629626 B2 JP2629626 B2 JP 2629626B2
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Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に係わり、特に多値出力レベル型のマスクR
OMおよびその製造方法に関する。
の製造方法に係わり、特に多値出力レベル型のマスクR
OMおよびその製造方法に関する。
【0002】
【従来の技術】従来の多値情報を記憶する半導体記憶装
置は、複数のMISトランジスタ(なお本明細書では、
一般の絶縁ゲート電界効果トランジスタをMISトラン
ジスタと称す)のソース領域を共通接続して零電位(グ
ランド電位)にすると共に、ドレイン領域および出力端
子を共通接続し、抵抗を介して電圧を印加し、記憶すべ
き多値の情報に応じて対応するMISトランジスタの相
互コンダクタンス(ゲート電圧の変化に対するドレイン
電流の変化:(ΔISD/ΔVG ))を変えていた。
置は、複数のMISトランジスタ(なお本明細書では、
一般の絶縁ゲート電界効果トランジスタをMISトラン
ジスタと称す)のソース領域を共通接続して零電位(グ
ランド電位)にすると共に、ドレイン領域および出力端
子を共通接続し、抵抗を介して電圧を印加し、記憶すべ
き多値の情報に応じて対応するMISトランジスタの相
互コンダクタンス(ゲート電圧の変化に対するドレイン
電流の変化:(ΔISD/ΔVG ))を変えていた。
【0003】図5に従来のNチャネルMISトランジス
タT1 ,T2 ……Ti ……Tn を用いた多値情報型マス
クROMの回路図を示す。N型のソース領域S1 ,S2
……Si ……Sn をソース配線層FもしくはN型の共通
不純物領域で共通接続し零電位(GND)にするととも
に、N型のドレイン領域D1 ,D2 ……Di ……Dnと
出力端子Zをドレイン配線層Eで共通接続し、プラス電
位VDDを抵抗Rを介して印加する。
タT1 ,T2 ……Ti ……Tn を用いた多値情報型マス
クROMの回路図を示す。N型のソース領域S1 ,S2
……Si ……Sn をソース配線層FもしくはN型の共通
不純物領域で共通接続し零電位(GND)にするととも
に、N型のドレイン領域D1 ,D2 ……Di ……Dnと
出力端子Zをドレイン配線層Eで共通接続し、プラス電
位VDDを抵抗Rを介して印加する。
【0004】ここで例えば多値がmレベルの場合、m通
りの相互コンダクタンスg1 ,g2……gj ……gm を
作成する手段により、記憶すべき情報に応じて所定のM
ISトランジスタにそれぞれ所定の相互コンダクタンス
を作りつけていた。
りの相互コンダクタンスg1 ,g2……gj ……gm を
作成する手段により、記憶すべき情報に応じて所定のM
ISトランジスタにそれぞれ所定の相互コンダクタンス
を作りつけていた。
【0005】図ではMISトランジスタT1 ,T2 ……
Ti ……Tn の相互コンダクタンスをそれぞれg1 ,g
m ……gj ……g2 とした場合を示している。
Ti ……Tn の相互コンダクタンスをそれぞれg1 ,g
m ……gj ……g2 とした場合を示している。
【0006】図6にMISトランジスタの相互コンダク
タンスを所定の値に作成する手段を示す。
タンスを所定の値に作成する手段を示す。
【0007】図6(A)は特公昭61−46065号公
報に開示されているような方法であり、P型シリコン基
板1に設けられたフィ−ルド酸化膜2によりチャネル領
域28が区画され、その上にゲート酸化膜3およびポリ
シリコンゲート電極4を設けたNチャネル型MISトラ
ンジスタを形成しこの状態でストックしておき、顧客か
らの注文に応じてフォトレジストパターン21を形成し
これをマスクにしてボロン23をチャネル領域28にポ
リシリコンゲート電極4およびゲート酸化膜3を通して
注入してP+ 型領域24を両サイドに形成することによ
り実効的なチャネル幅WをそれぞれのMISトランジス
タによって変えて、それぞれのMISトランジスタの相
互コンダクタンスを変えるものである。
報に開示されているような方法であり、P型シリコン基
板1に設けられたフィ−ルド酸化膜2によりチャネル領
域28が区画され、その上にゲート酸化膜3およびポリ
シリコンゲート電極4を設けたNチャネル型MISトラ
ンジスタを形成しこの状態でストックしておき、顧客か
らの注文に応じてフォトレジストパターン21を形成し
これをマスクにしてボロン23をチャネル領域28にポ
リシリコンゲート電極4およびゲート酸化膜3を通して
注入してP+ 型領域24を両サイドに形成することによ
り実効的なチャネル幅WをそれぞれのMISトランジス
タによって変えて、それぞれのMISトランジスタの相
互コンダクタンスを変えるものである。
【0008】図6(B)は特開昭61−263263号
公報に開示されているような方法であり、図6(A)と
同様に顧客からの注文に応じてフォトレジストパターン
21を形成しこれをマスクにしてボロン23をチャネル
領域28にポリシリコンゲート電極4およびゲート酸化
膜3を通して注入してP+ 型領域24を形成することに
より実効的なチャネル幅をそれぞれのMISトランジス
タによって変えて、それぞれのMISトランジスタの相
互コンダクタンスを変えるものであるが、図6(B)で
はチャネル領域28の中央部にP+ 型領域24を形成
し、両サイドの実効的なチャネル幅(W1 +W2 )を変
えている。
公報に開示されているような方法であり、図6(A)と
同様に顧客からの注文に応じてフォトレジストパターン
21を形成しこれをマスクにしてボロン23をチャネル
領域28にポリシリコンゲート電極4およびゲート酸化
膜3を通して注入してP+ 型領域24を形成することに
より実効的なチャネル幅をそれぞれのMISトランジス
タによって変えて、それぞれのMISトランジスタの相
互コンダクタンスを変えるものであるが、図6(B)で
はチャネル領域28の中央部にP+ 型領域24を形成
し、両サイドの実効的なチャネル幅(W1 +W2 )を変
えている。
【0009】これによりMISトランジスタT1 ,T2
……Ti ……Tn のゲート電極G1,G2 ……Gi ……
Gn のうちアドレス選択されたゲート電極をハイレベル
H(プラス電位)とすると、そのMISトランジスタの
相互コンダクタンスの値に応じたドレイン電流が流れ出
力端子Zに多値レベルのうちの1つのレベルを得る。こ
の場合、アドレス選択されないMISトランジスタはそ
のゲート電極をロウレベルL(零電位)としておくの
で、いかなる相互コンダクタンスを有するMISトラン
ジスタであってもドレイン電流が流れない。丁度アドレ
ス選択されたMISトランジスタのみが存在し、アドレ
ス選択されないMISトランジスタは存在しないのと等
価となる。
……Ti ……Tn のゲート電極G1,G2 ……Gi ……
Gn のうちアドレス選択されたゲート電極をハイレベル
H(プラス電位)とすると、そのMISトランジスタの
相互コンダクタンスの値に応じたドレイン電流が流れ出
力端子Zに多値レベルのうちの1つのレベルを得る。こ
の場合、アドレス選択されないMISトランジスタはそ
のゲート電極をロウレベルL(零電位)としておくの
で、いかなる相互コンダクタンスを有するMISトラン
ジスタであってもドレイン電流が流れない。丁度アドレ
ス選択されたMISトランジスタのみが存在し、アドレ
ス選択されないMISトランジスタは存在しないのと等
価となる。
【0010】このようにして多種の相互コンダクタンス
を有するMISトランジスタを作り込むことにより多値
出力レベルを有する半導体記憶装置を得ていた。
を有するMISトランジスタを作り込むことにより多値
出力レベルを有する半導体記憶装置を得ていた。
【0011】
【発明が解決しようとする課題】このように相互コンダ
クタンスを変えることにより多値を記憶する従来の半導
体記憶装置は、顧客からの注文を受けてから顧客の要求
する多値情報に基づいてたがいに相互コンダクタンスを
変えたMISトランジスタ製造しなくてはならないか
ら、通常のマスクROM等に比べて製品完成まで長いタ
ーンアラウンドタイム(TAT)を必要とするという問
題があった。
クタンスを変えることにより多値を記憶する従来の半導
体記憶装置は、顧客からの注文を受けてから顧客の要求
する多値情報に基づいてたがいに相互コンダクタンスを
変えたMISトランジスタ製造しなくてはならないか
ら、通常のマスクROM等に比べて製品完成まで長いタ
ーンアラウンドタイム(TAT)を必要とするという問
題があった。
【0012】図6における従来技術においても、多結晶
シリコンゲート電極およびゲート絶縁膜を通して基板と
同じ導電型の不純物を選択的にイオン注入して実効的な
チャネル幅を変更することにより相互コンダクタンスを
変えるものであるから、ユ−ザからの注文の後、コンタ
クト孔形成および配線層の形成の他に選択的なイオン注
入に関する工程が余分に必要になり、それだけTATが
長くなる。
シリコンゲート電極およびゲート絶縁膜を通して基板と
同じ導電型の不純物を選択的にイオン注入して実効的な
チャネル幅を変更することにより相互コンダクタンスを
変えるものであるから、ユ−ザからの注文の後、コンタ
クト孔形成および配線層の形成の他に選択的なイオン注
入に関する工程が余分に必要になり、それだけTATが
長くなる。
【0013】さらにMISトランジスタの相互コンダク
タンスを所定の種々の値に正確に変えることは困難であ
る。例えば図6ではイオン注入条件や活性化熱処理条件
を精密に制御して実効的なチャネル幅を所定の種々な値
に正確に変えることは困難である。したがって、多値の
各レベルが不正確になるとともに、多値の数を多く出来
ないという問題もあった。
タンスを所定の種々の値に正確に変えることは困難であ
る。例えば図6ではイオン注入条件や活性化熱処理条件
を精密に制御して実効的なチャネル幅を所定の種々な値
に正確に変えることは困難である。したがって、多値の
各レベルが不正確になるとともに、多値の数を多く出来
ないという問題もあった。
【0014】したがって本発明の目的は、ユーザ(顧
客)の要求から製品完成まで時間を短くすることがで
き、かつ多くの多値の各レベルが正確となる半導体記憶
装置およびその製造方法を提供することである。
客)の要求から製品完成まで時間を短くすることがで
き、かつ多くの多値の各レベルが正確となる半導体記憶
装置およびその製造方法を提供することである。
【0015】
【課題を解決するための手段】本発明の特徴は、第1の
方向に配列された複数のMISトランジスタと、たがい
に異なる電位が供給される複数のソース配線層とを有
し、前記複数のMISトランジスタのソース領域がそれ
ぞれ異なる前記ソース配線層に接続している半導体記憶
装置であって、前記複数のソース配線層は互いに所定の
間隔を有して前記第1の方向に延在し、前記第1の方向
と直角の第2の方向におけるコンタクト孔の位置を選択
することにより、それぞれの前記ソース領域が接続する
前記ソース配線層を選択している半導体記憶装置にあ
る。
方向に配列された複数のMISトランジスタと、たがい
に異なる電位が供給される複数のソース配線層とを有
し、前記複数のMISトランジスタのソース領域がそれ
ぞれ異なる前記ソース配線層に接続している半導体記憶
装置であって、前記複数のソース配線層は互いに所定の
間隔を有して前記第1の方向に延在し、前記第1の方向
と直角の第2の方向におけるコンタクト孔の位置を選択
することにより、それぞれの前記ソース領域が接続する
前記ソース配線層を選択している半導体記憶装置にあ
る。
【0016】本発明の他の特徴は、ソース領域、ドレイ
ン領域、チャネル領域上のゲート絶縁膜およびゲート電
極を形成し、少なくとも前記ソース領域を絶縁膜で被覆
した状態のMISトランジスタの複数を形成し、しかる
後、前記絶縁膜の複数の所定箇所にそれぞれの前記ソー
ス領域に達するコンタクト孔を形成し、次に前記コンタ
クト孔を通して前記複数のMISトランジスタのそれぞ
れの前記ソース領域にそれぞれ異なる電位を供給するソ
ース配線層を接続する半導体記憶装置の製造方法であっ
て、前記複数のMISトランジスタは第1の方向に配列
して形成され、それぞれ異なる電位を供給する複数の前
記ソース配線層は互いに所定の間隔を有して前記第1の
方向に延在し、前記第1の方向と直角の第2の方向にお
ける前記コンタクト孔の位置を選択することにより、そ
れぞれの前記ソース領域が接続する前記ソース配線層を
選択する半導体記憶装置の製造方法にある。
ン領域、チャネル領域上のゲート絶縁膜およびゲート電
極を形成し、少なくとも前記ソース領域を絶縁膜で被覆
した状態のMISトランジスタの複数を形成し、しかる
後、前記絶縁膜の複数の所定箇所にそれぞれの前記ソー
ス領域に達するコンタクト孔を形成し、次に前記コンタ
クト孔を通して前記複数のMISトランジスタのそれぞ
れの前記ソース領域にそれぞれ異なる電位を供給するソ
ース配線層を接続する半導体記憶装置の製造方法であっ
て、前記複数のMISトランジスタは第1の方向に配列
して形成され、それぞれ異なる電位を供給する複数の前
記ソース配線層は互いに所定の間隔を有して前記第1の
方向に延在し、前記第1の方向と直角の第2の方向にお
ける前記コンタクト孔の位置を選択することにより、そ
れぞれの前記ソース領域が接続する前記ソース配線層を
選択する半導体記憶装置の製造方法にある。
【0017】ここで、複数のMISトランジスタの各部
分は互いに同一に形成され、すなわち同一の形状、同一
の材質、同一の不純物濃度で構成され、これにより互い
に同一の相互コンダクタンス(同一の電圧条件で比較し
た場合)を有していることが好ましい。
分は互いに同一に形成され、すなわち同一の形状、同一
の材質、同一の不純物濃度で構成され、これにより互い
に同一の相互コンダクタンス(同一の電圧条件で比較し
た場合)を有していることが好ましい。
【0018】
【作用】このように本発明は、異なる電位が供給される
複数のソース配線層と複数のMISトランジスタのソー
ス領域がそれぞれ異なるソース配線層に接続したもので
あるから、顧客からの要求からは、コンタクト孔の形成
および配線層の形成だけで多値レベルが得られ、これは
通常のコンタクト選択の2値のマスクROMと同様であ
るから、多値にしたことによってもTATの短縮が実現
することができる。
複数のソース配線層と複数のMISトランジスタのソー
ス領域がそれぞれ異なるソース配線層に接続したもので
あるから、顧客からの要求からは、コンタクト孔の形成
および配線層の形成だけで多値レベルが得られ、これは
通常のコンタクト選択の2値のマスクROMと同様であ
るから、多値にしたことによってもTATの短縮が実現
することができる。
【0019】また多値レベル値は配線層の供給電位に依
存し、MISトランジスタの相互コンダクタンスに依存
するものではないから、所望する正確な多値出力レベル
を得ることができる。
存し、MISトランジスタの相互コンダクタンスに依存
するものではないから、所望する正確な多値出力レベル
を得ることができる。
【0020】
【実施例】以下、図面を参照して本発明を説明する。
【0021】図1は本発明の実施例の半導体記憶装置を
示す回路図である。図1において、T1 ,T2 ……Ti
……Tn は互いに同一に形成され、すなわち各部分が互
いに同一の形状、同一の材質、同一の不純物濃度となる
ように構成され、これにより、同一の電圧印加条件で比
較した場合、相互コンダクタンス等の特性がたがいに同
一となるように形成されたMISトランジスタである。
また、G1 ,G2 ……Gi ……Gn はそれぞれMISト
ランジスタT1 ,T2 ……Ti ……Tn のゲート電極で
あり、D1 ,D2 ……Di ……Dn はそれぞれMISト
ランジスタT1,T2 ……Ti ………Tn のドレイン領
域であり、S1 ,S2 ……Si ……SnはそれぞれMI
SトランジスタT1 ,T2 ……Ti ………Tn のソース
領域である。
示す回路図である。図1において、T1 ,T2 ……Ti
……Tn は互いに同一に形成され、すなわち各部分が互
いに同一の形状、同一の材質、同一の不純物濃度となる
ように構成され、これにより、同一の電圧印加条件で比
較した場合、相互コンダクタンス等の特性がたがいに同
一となるように形成されたMISトランジスタである。
また、G1 ,G2 ……Gi ……Gn はそれぞれMISト
ランジスタT1 ,T2 ……Ti ……Tn のゲート電極で
あり、D1 ,D2 ……Di ……Dn はそれぞれMISト
ランジスタT1,T2 ……Ti ………Tn のドレイン領
域であり、S1 ,S2 ……Si ……SnはそれぞれMI
SトランジスタT1 ,T2 ……Ti ………Tn のソース
領域である。
【0022】ドレイン配線層Eで各ドレイン領域D1 ,
D2 ……Di ……Dn を共通接続するとともに出力端子
Zと接続し、またここに抵抗Rの一方の端が接続する。
抵抗Rの他方の端はプラスの電位を供給するVDDライン
に接続している。
D2 ……Di ……Dn を共通接続するとともに出力端子
Zと接続し、またここに抵抗Rの一方の端が接続する。
抵抗Rの他方の端はプラスの電位を供給するVDDライン
に接続している。
【0023】F1 ,F2 ……Fj ……Fm はそれぞれソ
ース配線層であり、それぞれ多値のレベルに対応する電
位V1 ,V2 ……Vj ……Vm が印加される。
ース配線層であり、それぞれ多値のレベルに対応する電
位V1 ,V2 ……Vj ……Vm が印加される。
【0024】そして顧客(ユーザ)の要求する多値情報
に基づいて、それぞれのソース領域S1 ,S2 ……Si
………Sn が必要な電位が得られるソース配線層に接続
される。
に基づいて、それぞれのソース領域S1 ,S2 ……Si
………Sn が必要な電位が得られるソース配線層に接続
される。
【0025】図1では、MISトランジスタT1 のソー
ス領域S1 がソース配線層F1 に接続して電位V1 が印
加され、MISトランジスタT2 のソース領域S2 がソ
ース配線層Fm に接続して電位Vm が印加され、MIS
トランジスタTi のソース領域Si がソース配線層Fj
に接続して電位Vj が印加され、MISトランジスタT
n のソース領域Sn がソース配線層F2 に接続して電位
V2 が印加される場合を例示している。
ス領域S1 がソース配線層F1 に接続して電位V1 が印
加され、MISトランジスタT2 のソース領域S2 がソ
ース配線層Fm に接続して電位Vm が印加され、MIS
トランジスタTi のソース領域Si がソース配線層Fj
に接続して電位Vj が印加され、MISトランジスタT
n のソース領域Sn がソース配線層F2 に接続して電位
V2 が印加される場合を例示している。
【0026】ここで、MISトランジスタT1 ,T2 …
…Ti ……Tn のゲート電極G1 ,G2 ……Gi ……G
n のうちアドレス選択されたゲート電極、例えばゲート
電極Gi をハイレベルH(プラス電位)とするとそのM
ISトランジスタTi のソース領域S1 とドレイン領域
D1 とが導通状態となってドレイン電流が流れ、他のM
ISトランジスタのゲート電極はアドレス選択されない
からロウレベルL(零電位)でありソース領域とドレイ
ン領域間はオフ状態でドレイン電流が流れない。したが
ってアドレス選択されたMISトランジスタTi のみが
存在し、アドレス選択されない他のMISトランジスタ
は存在しないのと等価となる。
…Ti ……Tn のゲート電極G1 ,G2 ……Gi ……G
n のうちアドレス選択されたゲート電極、例えばゲート
電極Gi をハイレベルH(プラス電位)とするとそのM
ISトランジスタTi のソース領域S1 とドレイン領域
D1 とが導通状態となってドレイン電流が流れ、他のM
ISトランジスタのゲート電極はアドレス選択されない
からロウレベルL(零電位)でありソース領域とドレイ
ン領域間はオフ状態でドレイン電流が流れない。したが
ってアドレス選択されたMISトランジスタTi のみが
存在し、アドレス選択されない他のMISトランジスタ
は存在しないのと等価となる。
【0027】したがってこの場合、MISトランジスタ
Ti のソース領域Si に選択的に接続されたソース配線
層Fj からの電位が出力端子Zに得られる。この出力端
子Zにおける電位はMISトランジスタの相互コンダク
タンスにほとんど依存しないからソース配線層Fj から
の電位Vj と実質的に等価となる。
Ti のソース領域Si に選択的に接続されたソース配線
層Fj からの電位が出力端子Zに得られる。この出力端
子Zにおける電位はMISトランジスタの相互コンダク
タンスにほとんど依存しないからソース配線層Fj から
の電位Vj と実質的に等価となる。
【0028】尚、基板電位もしくはバックゲート電位は
零電位(接地電位)で使用する。
零電位(接地電位)で使用する。
【0029】図2乃至図4は図1の半導体記憶装置を製
造する実施例の方法を工程順に示す図である。尚、図2
乃至図4において、抵抗Rおよび出力端子Zの図示は省
略している。
造する実施例の方法を工程順に示す図である。尚、図2
乃至図4において、抵抗Rおよび出力端子Zの図示は省
略している。
【0030】まず図2は複数のMISトランジスタを形
成し、ユーザからの注文がくるまでストックしておく状
態示すもので、図2(A)は平面図、図2(B)および
図2(C)はそれぞれ図2(A)のB−B部およびC−
C部の断面図である。
成し、ユーザからの注文がくるまでストックしておく状
態示すもので、図2(A)は平面図、図2(B)および
図2(C)はそれぞれ図2(A)のB−B部およびC−
C部の断面図である。
【0031】P型シリコン基板1の主面にフィ−ルド酸
化膜2が選択的に形成され、このフィ−ルド酸化膜2に
より区画された活性領域にN型ソース領域(S1 ,S2
……Si ………Sn )5、チャネル領域8およびN型ド
レイン領域(D1 ,D2 ……Di ……Dn )6を有する
複数のMISトランジスタT1 ,T2 ……Ti ………T
n がY方向に配列して形成されている。
化膜2が選択的に形成され、このフィ−ルド酸化膜2に
より区画された活性領域にN型ソース領域(S1 ,S2
……Si ………Sn )5、チャネル領域8およびN型ド
レイン領域(D1 ,D2 ……Di ……Dn )6を有する
複数のMISトランジスタT1 ,T2 ……Ti ………T
n がY方向に配列して形成されている。
【0032】チャネル領域8上にゲート酸化膜3を介し
てポリシリコンゲート電極(G1 ,G2 ……Gi ……G
n )4がポリシリコン膜をパターニングすることにより
形成されている。またパターニングによりゲート電極引
き出し部4Aを形成してY方向と直角方向のX方向に
(平面図(A)で右側に)ゲート電極を引き出し、アド
レス信号がチャネル領域上のゲート電極に到達するよう
になっている。また、ソースおよびドレイン領域5,6
はゲート電極4およびフィ−ルド酸化膜2をマスク部材
として用いてN型不純物を導入することにより、これら
マスク部材と自己整合的に形成されている。
てポリシリコンゲート電極(G1 ,G2 ……Gi ……G
n )4がポリシリコン膜をパターニングすることにより
形成されている。またパターニングによりゲート電極引
き出し部4Aを形成してY方向と直角方向のX方向に
(平面図(A)で右側に)ゲート電極を引き出し、アド
レス信号がチャネル領域上のゲート電極に到達するよう
になっている。また、ソースおよびドレイン領域5,6
はゲート電極4およびフィ−ルド酸化膜2をマスク部材
として用いてN型不純物を導入することにより、これら
マスク部材と自己整合的に形成されている。
【0033】そしてソースおよびドレイン領域5,6、
ゲート電極4およびその引き出し部4Aを含む全体をシ
リコン酸化膜等の層間絶縁膜7で被覆した状態でストッ
クされる。
ゲート電極4およびその引き出し部4Aを含む全体をシ
リコン酸化膜等の層間絶縁膜7で被覆した状態でストッ
クされる。
【0034】尚上記したように、これらのMISトラン
ジスタは各部分においてたがいに同一の形状、材質、不
純物濃度となっているから、同一電位下における相互コ
ンダクタンス等の電気特性はたがいに同じである。
ジスタは各部分においてたがいに同一の形状、材質、不
純物濃度となっているから、同一電位下における相互コ
ンダクタンス等の電気特性はたがいに同じである。
【0035】次に図3において、ユーザからの注文を受
けた後、層間絶縁膜7にソースコンタクト孔11および
ドレインコンタクト孔12を形成する。尚、図3(A)
は平面図、図3(B)は図3(A)のB−B部の断面図
である。
けた後、層間絶縁膜7にソースコンタクト孔11および
ドレインコンタクト孔12を形成する。尚、図3(A)
は平面図、図3(B)は図3(A)のB−B部の断面図
である。
【0036】各MISトランジスタのドレイン領域(D
1 ,D2 ……Di ……Dn )6に達するドレインコンタ
クト孔12は同じX座標のXD に形成される。
1 ,D2 ……Di ……Dn )6に達するドレインコンタ
クト孔12は同じX座標のXD に形成される。
【0037】しかしながら各MISトランジスタのソー
ス領域(S1 ,S2 ……Si ………Sn )5に達するソ
ースコンタクト孔11はユーザから要求された記憶すべ
き情報によりそれぞれのX座標を異ならさせる。
ス領域(S1 ,S2 ……Si ………Sn )5に達するソ
ースコンタクト孔11はユーザから要求された記憶すべ
き情報によりそれぞれのX座標を異ならさせる。
【0038】この実施例では、MISトランジスタT1
のソース領域S1 に達するソースコンタクタ孔11はX
座標のX1 に形成し、MISトランジスタT2 のソース
領域S2 に達するソースコンタクタ孔11はX座標のX
m に形成し、MISトランジスタTi のソース領域Si
に達するソースコンタクタ孔11はX座標のXj に形成
し、MISトランジスタTn のソース領域Sn に達する
ソースコンタクタ孔11はX座標のX2 に形成する。
のソース領域S1 に達するソースコンタクタ孔11はX
座標のX1 に形成し、MISトランジスタT2 のソース
領域S2 に達するソースコンタクタ孔11はX座標のX
m に形成し、MISトランジスタTi のソース領域Si
に達するソースコンタクタ孔11はX座標のXj に形成
し、MISトランジスタTn のソース領域Sn に達する
ソースコンタクタ孔11はX座標のX2 に形成する。
【0039】次に図4において各配線層を形成する。
尚、図3(A)は平面図、図3(B)は図3(A)のB
−B部の断面図である。
尚、図3(A)は平面図、図3(B)は図3(A)のB
−B部の断面図である。
【0040】アルミ膜を堆積し、これをパターニングす
ることによりドレイン領域6上およびゲート電極引き出
し部4A上を絶縁膜7を介して延在する1本のドレイン
配線層Eおよびソース領域5上を絶縁膜7を介して延在
する複数のソース配線層F1,F2 ……Fj ……Fm を
形成する。
ることによりドレイン領域6上およびゲート電極引き出
し部4A上を絶縁膜7を介して延在する1本のドレイン
配線層Eおよびソース領域5上を絶縁膜7を介して延在
する複数のソース配線層F1,F2 ……Fj ……Fm を
形成する。
【0041】ドレイン配線層Eはその幅中心をX座標の
XD におきY方向に延在して各ドレインコンタクト孔1
2を通して各MISトランジスタのドレイン領域6を共
通接続する。
XD におきY方向に延在して各ドレインコンタクト孔1
2を通して各MISトランジスタのドレイン領域6を共
通接続する。
【0042】ソース配線層F1 ,F2 ……Fj ………F
m はその幅中心をそれぞれX座標のX1 ,X2 ……Xj
……Xm におき、たがいに所定の間隔を保ってY方向に
延在る。そしてX座標のX1 ,X2 ……Xj ……Xm に
にそれぞれ形成してあるソースコンタクト孔11を通し
てそれぞれのソース領域5と接続して図1の回路とな
る。
m はその幅中心をそれぞれX座標のX1 ,X2 ……Xj
……Xm におき、たがいに所定の間隔を保ってY方向に
延在る。そしてX座標のX1 ,X2 ……Xj ……Xm に
にそれぞれ形成してあるソースコンタクト孔11を通し
てそれぞれのソース領域5と接続して図1の回路とな
る。
【0043】その後、パッシベーション膜の形成等を行
なって半導体記憶装置を完成させるが、これは他の半導
体装置と同様であるから説明を省略する。
なって半導体記憶装置を完成させるが、これは他の半導
体装置と同様であるから説明を省略する。
【0044】このようにユーザからの要求情報に応じて
ソースコンタクト孔のそれぞれのX座標を異ならしてい
るから、ソース配線層およびドレイン配線層のパターン
は常に一定とすることができる。すなわち図4の工程に
おいてアルミをパターニングして各ソース配線層を形成
するマスクは、ユーザからの要求情報によって変更する
必要が無いものとなる。
ソースコンタクト孔のそれぞれのX座標を異ならしてい
るから、ソース配線層およびドレイン配線層のパターン
は常に一定とすることができる。すなわち図4の工程に
おいてアルミをパターニングして各ソース配線層を形成
するマスクは、ユーザからの要求情報によって変更する
必要が無いものとなる。
【0045】
【発明の効果】以上説明したように本発明によれば、複
数のMISトランジスタのソース領域と、多値に対応す
る電位を印加する複数のソース配線層とを、記憶すべき
情報に応じて選択的に接続するので、ターンアラウンド
タイムが短かく、かつ正確な多値出力レベルが得られ
る。
数のMISトランジスタのソース領域と、多値に対応す
る電位を印加する複数のソース配線層とを、記憶すべき
情報に応じて選択的に接続するので、ターンアラウンド
タイムが短かく、かつ正確な多値出力レベルが得られ
る。
【図1】本発明の実施例の半導体記憶装置を示す回路図
である。
である。
【図2】本発明の実施例の半導体記憶装置の製造方法の
一中間工程における状態を示す図であり、(A)は平面
図、(B)は(A)のB−B部の断面図、(C)は
(A)のC−C部の断面図である。
一中間工程における状態を示す図であり、(A)は平面
図、(B)は(A)のB−B部の断面図、(C)は
(A)のC−C部の断面図である。
【図3】図2の後の工程における状態を示す図であり、
(A)は平面図、(B)は(A)のB−B部の断面図で
ある。
(A)は平面図、(B)は(A)のB−B部の断面図で
ある。
【図4】図3の後の工程における状態を示す図であり、
(A)は平面図、(B)は(A)のB−B部の断面図で
ある。
(A)は平面図、(B)は(A)のB−B部の断面図で
ある。
【図5】従来技術の半導体記憶装置を示す回路図であ
る。
る。
【図6】図5においてMISトランジスタの相互コンダ
クタンスを変える方法を例示する図であり、(A)およ
び(B)はそれぞれの従来技術の断面図である。
クタンスを変える方法を例示する図であり、(A)およ
び(B)はそれぞれの従来技術の断面図である。
1 P型シリコン基板 2 フィ−ルド酸化膜 3 ゲート酸化膜 4 ポリシリコンゲート電極 4A ゲート電極の引き出し部 5 N型ソース領域 6 ドレイン領域 7 層間絶縁膜 8,28 チャネル領域 11 ソースコンタクト孔 12 ドレインコンタクト孔 21 フォトレジストパターン 23 ボロン 24 P+ 型領域 T1 ,T2 ……Ti ……Tn MISトランジスタ G1 ,G2 ……Gi ……Gn ゲート電極 D1 ,D2 ……Di ……Dn ドレイン領域 S1 ,S2 ……Si ……Sn ソース領域 E ドレイン配線層 F1 ,F2 ……Fj ……Fm ,F ソース配線層 Z 出力端子 R 抵抗 VDD プラス電位ライン V1 ,V2 ……Vj ……Vm 多値のレベルに対応す
る電位 X1 ,X2 ……Xj ……Xm ,XD X座標 g1 ,gm ……gj ……g2 相互コンダクタンス W,W1 ,W2 実効的なチャネル幅
る電位 X1 ,X2 ……Xj ……Xm ,XD X座標 g1 ,gm ……gj ……g2 相互コンダクタンス W,W1 ,W2 実効的なチャネル幅
Claims (4)
- 【請求項1】 第1の方向に配列された複数のMISト
ランジスタと、たがいに異なる電位が供給される複数の
ソース配線層とを有し、前記複数のMISトランジスタ
のソース領域がそれぞれ異なる前記ソース配線層に接続
している半導体記憶装置であって、前記複数のソース配
線層は互いに所定の間隔を有して前記第1の方向に延在
し、前記第1の方向と直角の第2の方向におけるコンタ
クト孔の位置を選択することにより、それぞれの前記ソ
ース領域が接続する前記ソース配線層を選択しているこ
とを特徴とする半導体記憶装置。 - 【請求項2】 前記複数のMISトランジスタの各部分
は互いに同一に形成されていることを特徴とする請求項
1記載の半導体記憶装置。 - 【請求項3】 ソース領域、ドレイン領域、チャネル領
域上のゲート絶縁膜およびゲート電極を形成し、少なく
とも前記ソース領域を絶縁膜で被覆した状態のMISト
ランジスタの複数を形成し、しかる後、前記絶縁膜の複
数の所定箇所にそれぞれの前記ソース領域に達するコン
タクト孔を形成し、次に前記コンタクト孔を通して前記
複数のMISトランジスタのそれぞれの前記ソース領域
にそれぞれ異なる電位を供給するソース配線層を接続す
る半導体記憶装置の製造方法であって、前記複数のMI
Sトランジスタは第1の方向に配列して形成され、それ
ぞれ異なる電位を供給する複数の前記ソース配線層は互
いに所定の間隔を有して前記第1の方向に延在し、前記
第1の方向と直角の第2の方向における前記コンタクト
孔の位置を選択することにより、それぞれの前記ソース
領域が接続する前記ソース配線層を選択することを特徴
とする半導体記憶装置の製造方法。 - 【請求項4】 前記複数のMISトランジスタの前記ソ
ース領域、ドレイン領域、ゲート絶縁膜、ゲート電極、
チャネル領域および絶縁膜を含む各部分は互いに同一の
形状、同一の材質、同一の不純物濃度で構成されている
ことを特徴とする請求項3記載の半導体記憶装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6322674A JP2629626B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6322674A JP2629626B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08181226A JPH08181226A (ja) | 1996-07-12 |
JP2629626B2 true JP2629626B2 (ja) | 1997-07-09 |
Family
ID=18146348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6322674A Expired - Fee Related JP2629626B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2629626B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7566010B2 (en) | 2003-12-26 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Securities, chip mounting product, and manufacturing method thereof |
JP5121119B2 (ja) * | 2003-12-26 | 2013-01-16 | 株式会社半導体エネルギー研究所 | チップ搭載物 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07105146B2 (ja) * | 1988-07-29 | 1995-11-13 | 三菱電機株式会社 | 不揮発性記憶装置 |
-
1994
- 1994-12-26 JP JP6322674A patent/JP2629626B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08181226A (ja) | 1996-07-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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