JPH04185021A

JPH04185021A - 論理素子による信号の逓倍化方式

Info

Publication number: JPH04185021A
Application number: JP2314600A
Authority: JP
Inventors: Masahiro Hayashi; 昌宏林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 1992-07-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術と発明が解決しようとする課題課題を解決す
るための手段作用実施例発明の効果〔概要〕メモリ部に格納された文字データ等を読出して得られた
パラレル信号をシリアル信号に変換し、ビデオ信号を生
成して外部に表示、印刷する情報処理装置に関し、従来のパラレル信号をシリアルデータに変換するシフト
レジスタ用のシフトクロックを用いて、該シフトクロッ
クの倍の周波数のシリアルデータ悼ビデオ信号を得て、
情報処理装置全体をコストパフォーマンスを高くするこ
とを目的とし、複数ビットからなるパラレルのビットデ
ータを複数個に分割し、該分割されたビットデータを、
それぞれシリアルに変換し、該変換された各分割単位の
シリアルデータの先頭から順に抽出して、一つのシリア
ルデータに並べ換えたとき、元のパラレルデータをシリ
アルに変換したビット列となるように、上記パラレルデ
ータの一部のビット位置を入れ替えて複数個に分割し、
数分割されたパラレルデータ単位毎に、第１のクロック
（ＣＬＫ１）でシリアルデータに変換するパラレル−シ
リアル変換回路と、該変換された分割単位のシリアルデ
ータを、上記第１のクロック（ＣＬＫ１）と、同し周波
数で、位相が少し速い第２のクロック（ＣＬＫ２）で同
期化する同期回路と、該同期化された分割単位のシリア
ルデータを、該分割された単位で、上記第１のクロック
（ＣＬＫ１）と、同じ周波数で、位相が少し遅い第３の
クロック（ＣＬＫ３）と論理積をとった信号■と、該第
３のクロック（ＣＬＫ３）と論理和をとって反転した信
号■とを生成し、該生成された信号■と、信号■との論
理和をとる論理回路とを設けて、該パラレル−シリアル
変換回路と同期回路と論理回路とにより、元のパラレル
なビットデータを、上記第１のクロック（ＣＬＫ１）の
倍の周波数に逓倍化されたシリアルデータに変換するよ
うに構成する。

〔産業上の利用分野］本発明は、メモリ部に格納された文字データ等を読出し
て得られたパラレル信号をシリアル信号に変換し、ビデ
オ信号を生成して外部に表示、印刷する情報処理装置に
関する。

通常、情報処理装置のデイスプレィ部、プリンタ部は、
文字データを画像用メモリ（印字用メモリ）に格納して
おり、そのデータを始めにパラレルデータとして読出し
、シリアルデータに変換しシリアルビデオ信号として、
デイスプレィ上の輝点、または用紙上のドツトとして文
字データを表示する。

このとき、パラレルデータからシリアルデータに変換す
る際に、パラレル−シリアル回路に使用するクロックに
よって、得られるビデオ信号の帯域が決定する。

若し、高密度のデイスプレィ装置を用いようとすると、
パラレル−シリアル変換部に使用するクロックも高い周
波数のものが必要となる。

従って、従来のシフトレジスタ用のクロックを用いて、
上記高密度のデイスプレィ装置に表示することができる
パラレル−シリアル変換方式が要求される。

［従来の技術と発明が解決しようとする課題〕第３図は
従来のビデオ信号生成方式を説明する図であり、（ａ）
は構成例を示し、（ｂ）は動作タイムチャートを示して
いる。

従来のパラレル−シリアル変換回路によるビデオ信号の
生成では、本図に示したようなパラレル−シリアル変換
回路で、ビット毎のパラレル信号をパラレル−シリアル
変換して、直接ビデオ信号としていた。

該従来のパラレル−シリアル変換回路では、通常ｎビッ
トのシフトレジスタが用いられるが、シフト用のクロッ
クが最終的なビデオ信号の帯域を決定する。

この従来方式では、画像データからの続出が４ビット単
位であった場合には、４ビツトのシフトレジスタを用い
て、４ビツト＝＋１ピントの変換を行いこの信号をビデ
オ信号とする。

この方法によると、ビデオ信号の生成は簡単であるが、
高密度のデイスプレィ装置を用いるためには、ビデオ信
号の帯域を上げる必要があり、シフトレジスタに用いる
シフト用クロックも高い周波数のものが必要となる。

第３図（ａ）に、従来のビデオ信号の生成回路を示す。

図示されていないメモリ部より４ビツトのパラレルデー
タ（Ｄｏ〜０３）が読み出され、４ビツト用シフトレジ
スタ（ＳＨＩＦＴ　ＲＥＧ）　１によって４ビツト→１
ビツトの変換が行われる。

得られたシリアルデータをドライバ（ＤＶ）　４にてド
ライブしてデイスプレィ装置にビデオ信号として送出す
る。

このとき、該シフト用のクロックには５ＨＩＦＴ　ＣＬ
Ｋ信号が与えられる。

（ｂ）図に、上記（ａ）図の回路によって生成されたビ
デオ信号と、元になった４ビツトのパラレルデータ（Ｄ
Ｏ〜０３）のタイムチャートを示す。

シフトレジスタ１に入力されたパラレルデータは、シフ
トレジスタｌによって、ＤＯに）Ｄ３の方向にシフトさ
れるものとする。

仮に、ＤＯにデータＡ、ＤＩにデータＢ、、Ｄ２にデー
タＣ，Ｄ３にデータＤが見えるものとする。但し、各デ
ータはそれぞれ“１゛か０′かの１ビツトデータである
。

１回目のシフトクロックにより、Ｄ３ビットのデータＤ
が、まずシフトレジ、スタの外側に表れ、Ｄ。

ビットのデータはＤｌの方向へ、Ｄ１ビットのデータは
Ｄ２の方向へ、Ｄ２ビットのデータはＤ３方向へシフト
する。

次のシフトクロックにより、現在Ｄ３ビットの位置にい
るデータＣが表れる。以下、同じようにして、データ１
）　＝ｇ＋（＜　１３→Ａの順にシリアルデータとなる
。

つまり、シフトクロックの１周期が、１ビツトデータの
幅となる。

従って、高密度のデイスプレィ装置を用いようとすると
、ビデオ信号の帯域は、より高いものとなり、シフト用
のクロックもそれに応して周波数の高いものとなる。

このような従来の方式によると、シフト用のクロックの
周波数は、そのままビデオ信号の帯域と等しくなる。

例えば、フレーム周波数が約７０七で、横１１５２ドツ
ト、縦１７００ラインの高密度デイスプレィを使用した
いとき、必要なビデオ信号の帯域は約１００ＭＨｚとな
り、この帯域のビデオ信号では、最大動作周波数が約８
０Ｍ　ＨｚであるＴＴＬのかわりに、ＥＣＬ等を用いた
回路が必要である。

一般にはＥＣＬ回路はＴＴＬ回路と電源電圧が異なり、
またＥＣＬ素子はＴＴＬ素子よりも高価である。

そのためＴＴＬ回路とＥＣＬ回路が混在することは装置
のコスト高につながる。

本発明は上記従来の欠点に鑑み、メモリ部に格納された
文字データ等を読出して得られたパラレル信号をシリア
ル信号に変換し、ビデオ信号を生成して外部に表示、印
刷する情報処理装置において、従来のＴＴＬ回路で駆動
できる範囲の回路でより高帯域のビデオ信号を生成する
回路を提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は、本発明の原理構成図である。

上記の問題点は下記の如くに構成した、論理素子による
信号の逓倍化方式によって解決−される。

複数ビットからなるパラレルのビットデータを複数個に
分割し、該分割されたビットデータを、それぞれシリア
ルに変換し、該変換された各分割単位のシリアルデータ
を先頭から順に抽出して、一つのシリアルデータに並べ
換えたとき、元のパラレルデータをシリアルに変換した
ビット列となるように、上記パラレルデータの一部のビ
ット位置を入れ替えて複数個に分割し、該分割されたパ
ラレルデータ単位毎に、第１のクロック（ＣＬＫ１）で
シリアルデータに変換するパラレル−シリアル変換回路
ｌと、該変換された分割単位のシリアルデータを、上記第１の
クロック（ＣＬＫ１）と、同じ周波数で、位相が少し速
い第２のクロック（ＣＬＫ２）で同期化する同期回路２
と、該同期化された分割単位のシリアルデータを、該分割さ
れた単位で、上記第１のクロック（ＣＬＫ１）と、同じ
周波数で、位相が少し遅い第３のクロック（ＣＬＫ３）
と論理積をとった信号■と、該第３のクロック（ＣＬＫ
３）と論理和をとって反転した信号■とを生成し、該生
成された信号■と、信号■との論理和をとる論理回路３
とを設けて、・元のパラレルなビットデータを、上記パラレル−シリア
ル変換回路１で、上記分割単位でシリアルに変換し、上
記同期回路２で、それぞれを第２のクロック（ＣＬＫ２
）に同期化し、上記論理回路３で上記第１のクロック（
ＣＬＫ１）の倍の周波数に逓倍化されたシリアルデータ
に変換するように構成する。

〔作用］従来のパラレル−シリアル変換回路、所謂、シフトレジ
スタで、例えば、４ビツトのパラレルデータをシリアル
に変換した場合、該シフトクロックに同期したシリアル
データが得られるが、該シフトクロックの各サイクルに
、２ビツトデータを展開するようにすれば、該シリアル
データをシフトクロックの倍に逓倍化できることに着目
し、本発明においては、逓倍化されたときのシリアルデ
ータ（Ｄｏ−０３）の順序が正しく並ぶように、先ず、
図示されていないメモリから読み出したパラレルデータ
（ＤＯ−０３）の第２ビツト目と第３ビツト目とを入れ
替えておく。即ち、Ｄｏ、Ｄ２．Ｄｉ、Ｄ３の順序のパ
ラレルデータとする。

そして、上位の２ピツ）　（Ｄｏ、０２）と、下位の２
ビツト（Ｄｉ、　Ｄ３）　とに分割し、それぞれを、該
シフトクロックでシリアル信号に変換する。

そうすると、該分割された各シリアルデータの先頭のデ
ータＤｏとＤｌ、及び、次のデータＤ２とＤ３とがパラ
レＪしになっているので、＝亥パラレルのデータＤｏ、
Ｄｉ、又は、Ｄ２．Ｄ３を、該シフトクロツタの“オン
゛期間、又は、　゛オン゛期間に順に入るように論理変
換する。

このように構成することにより、シフトクロックの倍に
逓倍化されたシリアルデータを得ることができる。

従って、例えば、ＴＴＬ素子を用いた回路で、例えば、
１００　ＭＨｚ近傍の充分高密度なデイスプレィ装置用
のビデオ信号を生成することができ、装置全体のコスト
パフォーマンスを高くすることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の原理構成図であり、第２図は本
発明の一実施例を示した図であって、（ａ）は同期回路
の構成例を示し、（ｂ）は論理回路の構成例を示し、（
ｃ）は動作タイムチャートを示している。

本発明においては、複数ビットからなるパラレルのビッ
トデータを複数個に分割し、該分割されたビットデータ
を、それぞれシリアルに変換したとき、該変換されたシ
リアルデータは、各分割されたシリアルデータを先頭か
ら順に抽出して、一つのシリアルデータに並べ換えたと
き、元のパラレルデータをシリアルに変換したビット列
となるように、上記パラレルデータの一部のビット位置
を入れ替えて複数個の群に分割し、該分割されたパラレ
ルデータ単位毎に、第１のクロック（ＣＩＪ１）でシリ
アルデータに変換するパラレル−シリアル変換回路１と
、該変換された分割単位のシリアルデータを、上記第１
のクロック（ＣＬＫ１）と、同じ周波数で、位相が少し
速い第２のクロック（ＣＬＫ２）で同期化する同期回路
２と、該同期化された分割単位のシリアルデータを、該
分割された単位で、上記第１のクロック（ＣＬＫ１）と
、同じ周波数で、位相が少し遅い第３のクロック（ＣＬ
Ｋ３）と論理積をとった信号■と、該第３のクロック（
ＣＬＫ３）と論理和をとって反転した信号■とを生成し
、該生成された信号■と、信号■との論理和をとる論理
回路（ＧＡＴＥ）　３が本発明を実施するのに必要な手
段である。

尚、全図を通して同じ符号は同じ対象物を示している。

以下、第１図、第２図によって、本発明の信号の逓倍化
方式を説明する。

先ず、第１図において、１は４ビツト用のシフトレジス
タ（ＳＨＩＦＴ　ＲＥＧ）である。

図示されていないメモリ部より４ビ・ントのノでラレル
データが読み出されるが、上記シフトレジスタ（Ｓｔ（
ＩＦＴ　ＲＥＧ）　１の出力は、シフト出力４ビツトの
内す、ｄビットの２ビツトである。

本発明においては、このシフトレジスタ（ＳＨＩＦＴＲ
ＥＧ）　１へ入力するパラレルデータとして、元のパラ
レルデータＤＯ〜Ｄ３の一部を入れ替える。具体的には
、該４ビツトのパラレルデータの第２ビツト目Ｄ１と第
３ビツト目Ｄ２とを入れ替える。

即ち、Ｄｏ、０１，０２．Ｄ３の順序をＤＯ，Ｄ２，０
１．０３の順序のパラレルデータとする。

そして、上位の２ビツト（Ｄｏ、　Ｄ２）と、下位の２
ビツト（０１，０３）とに分割し、それぞれを、該シフ
トクロックでシリアル信号に変換する。

そうすると、該分割された各シリアルデータの先頭のデ
ータＤＯとＤｌ、及び、次のデータＤ２とＤ３とがパラ
レルになっているので、該パラレルのデータ００．０１
．又は、Ｄ２．Ｄ３を抽出して、それぞれをシリアルに
し、一つにすることで、正しし１シリアル変換ができる
。

このシリアル変換を、本発明では、論理回路（ＧＡＴＥ
）　３によって行うことで、シフトクロ・ツクの倍に逓
倍化したシリアルデータを得るようにするものである。

従って、上記シフトレジスタ（ＳＨＩＦＴ　ＲＥＧ）　
１によって、該分割されたパラレルな２ビ・ノドデータ
に対して、２ビツト→ｌビ・ントの変換が行われる。

第１図における２は、こうして得られた２ビ・ントのシ
リアルデータを、−旦クロ・ツクにて同期化するための
同期回路である。又、３は、上記同期回路２で同期化さ
れた２ビ・ノドデータを、最終的な１ビツトデータに変
換するための論理回路（ＧＡＴＥ）である。そして、４
はシリアライズされた１ビツトデータをビデオ信号とす
るためのドライ）＜である。

第２図（ａ）は、第１図の同期回路２、第２図（ｂ）は
第１図の論理回路（ＧＡＴＥ）　３の詳細である。

第２図（ａ）におけるＣＬＫ２は、シフトレジスタ（Ｓ
ＨＩＦＴ　ＲＥＧ）　１用のクロックｒｓＨＩＦＴ　Ｃ
ＬＫＩＪ　　（以下、単に、ＣＬＫＩという）に対し、
同じ周波数で若干位相が速い信号であり、第２図（ｂ）
における、ＣＬＫ３は上記ＣＬＫＩに対し、同じ周波数
で、若干位相が遅い信号である。

本発明では、従来のタイミングで画像メモリから、パラ
レルデータがシフトレジスタ（ＳＨＩＦＴ　ＲＥＧ）ｌ
に入力されたとき、該シフトレジスタ（ＳＨＩＦＴ　Ｒ
ＥＧ）　１からは（ｃ）図のＱｌ、Ｑ２に示すようなタ
イミングで、シリアルデータが出力される。

但し、シフトレジスタ（ＳＨＩＦＴ　ＲＥＧ）　１に対
しては、シフト用クロックＣＬＫＩと共に、（ｃ）に示
したタイミングでロード（Ｌｏａｄ）、シフト（Ｓｈ　
ｉ　ｆ　ｔ）が繰り返されるようなロード信号（ＬＯＡ
Ｄ）が入力される。

このようにすると、シフトレジスタ１の出力Ｑ１、Ｑ２
からは、従来の回路の倍の周期でビデオデータが出力さ
れる。即ち、（ｃ）図でのデータＣ４Ａ。

Ｄ→Ｂの如くである。

この信号を同期回路２でサンプリングすると、該同期回
路２のクロックＣＬＫ２は、前述のように、シフトレジ
スタｌのクロックＣＬＫＩに対し若干速いので、同期回
路２の出力は、（ｃ）図のＱｌｉ、Ｑ２ｉのようになる
。

こうして得られたＱ１ｉ＋１２ｉ信号を、論理回路（Ｇ
ＡＴＥ）　３ニ入力すると、（ｃ）図のＶＩＤＥＯ信号
に示したようなビデオデータを得ることができる。

具体的に説明すると、（ｂ）図に示した論理回路（ＧＡ
ＴＥ）　３の論理積回路（Ａ）　３０において、上記ク
ロックＣＬＫ３と、上記シリアル信号Ｑ２ｉ（Ｄ、Ｂ）
との論理積が取られることにより、シフトクロックＣＬ
Ｋ３の゛オン゛期間に、該シリアル信号Ｑ２ｉが、該論
理積回路（Ａ）　３０から出力■され、（ｃ）図に示し
たタイムチャートのビデオ信号り、Ｂが得られることが
分かる。

又、論理和回路（ＯＲ）　３１においては、上記シフト
クロックＣＬＫ３と、上記シリアル信号Ｑｌｉ（＾。

Ｂ）との論理和の否定が取られることにより、上記シフ
トクロックＣＬＫ３の“オン°期間は、信号が°０゛と
なり、該シフトクロックＣＬＫ３の“オフ゛期間におい
て、該シリアル信号Ｑｌｉ（Ｃ，Ａ）が、該論理和回路
（ＯＲ）　３１から出力■され、（ｃ）図に示したタイ
ムチャートのビデオ信号Ｃ，Ａが得られることが分かる
。

上記論理積回路（Ａ）　３０の出力信号■と、論理和回
路（ＯＲ）　３１の出力信号■を、論理和回路（０１？
）　３２で論理和することにより、（ｃ）図のＶＩＤＥ
Ｏ信号ＤＣＢＡとして示した、元のシフトクロックＣＬ
Ｋ１の周期の倍に逓倍化された信号を得ることができる
。

こうして、従来のシフトクロックＣＬＫＩと、同じ周波
数のシフトクロックＣＬＫ２．　ＣＬＫ３とを用いて、
従来のビデオ信号に比較して、２倍の帯域を持ったビデ
オ信号を生成することができる。

〔発明の効果〕

本発明によれば、従来のシフトレジスタによるビデオ信
号の生成回路に比べて、容易に倍の帯域をもつビデオ信
号を生成することができる。従って、ＴＴＬ素子を用い
た回路で、ビデオ信号１００ＭＨｚ近傍の充分高密度な
デイスプレィ装置用のビデオ信号を生成することができ
、装置全体のコストパフォーマンスを高くすることがで
きる効果がある。

【図面の簡単な説明】第１図は本発明の原理構成図。第２図は本発明の一実施例を示した図。第３図は従来のビデオ信号生成方式を説明する図。である。図面において、１はシフトレジスタ、　２は同期回路。３は論理回路（ＧＡＴＥ）　。３０は論理積回路（Ａ）、　　　３１．３２は論理和回
路（ＯＲ）。５ＨＦＴ　ＣＬＫＩ（又は、ＣＬＫ１）、　ＣＬＫ２．
ＣＬＫ３はシフトクロック。 ■は論理積回路（Ａ）　３０の出力信号。 ■は論理和回路（ＯＲ）　３１の出力信号。 ■は論理和回路（ＯＲ）　３２の出力信号。をそれぞれ示す。第１図（ａ）　　　　　　　（ｂ）本発明の一実施例を示した図第　２　図　（その１）第　２　図　（その２）第３図

Claims

【特許請求の範囲】複数ビットからなるパラレルのビットデータを複数個に
分割し、該分割されたビットデータを、それぞれシリア
ルに変換し、該変換された分割単位のシリアルデータの
先頭から順に抽出して、一つのシリアルデータに並べ換
えたとき、元のパラレルデータをシリアルに変換したビ
ット列となるように、上記パラレルデータの一部のビッ
ト位置を入れ替えて複数個に分割し、該分割されたパラ
レルデータ単位毎に、第１のクロック（ＣＬＫ１）でシ
リアルデータに変換するパラレル−シリアル変換回路（
１）と、該変換された分割単位のシリアルデータを、上記第１の
クロック（ＣＬＫ１）と、同じ周波数で、位相が少し速
い第２のクロック（ＣＬＫ２）で同期化する同期回路（
２）と、該同期化された分割単位のシリアルデータを、該分割さ
れた単位で、上記第１のクロック（ＣＬＫ１）と、同じ
周波数で、位相が少し遅い第３のクロック（ＣＬＫ３）
と論理積をとった信号（（１））と、該第３のクロック
（ＣＬＫ３）と論理和をとって反転した信号（（２））
とを生成し、該生成された信号（（１））と、信号（（
２））との論理和をとる論理回路（３）とを設けて、元のパラレルなビットデータを、上記パラレル−シリア
ル変換回路（１）で、上記分割単位でシリアルに変換し
、上記同期回路（２）で、それぞれを第２のクロック（
ＣＬＫ２）に同期化し、上記論理回路（３）で上記第１
のクロック（ＣＬＫ１）の倍の周波数に逓倍化されたシ
リアルデータに変換することを特徴とする論理素子によ
る信号の逓倍化方式。