JPH04162777A - 双方向電圧阻止型半導体装置 - Google Patents
双方向電圧阻止型半導体装置Info
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- JPH04162777A JPH04162777A JP28985590A JP28985590A JPH04162777A JP H04162777 A JPH04162777 A JP H04162777A JP 28985590 A JP28985590 A JP 28985590A JP 28985590 A JP28985590 A JP 28985590A JP H04162777 A JPH04162777 A JP H04162777A
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- 230000002457 bidirectional effect Effects 0.000 title claims description 13
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一つのより高比抵抗の半導体層をはさんで二
つの逆導電型の半導体層が設けられてそれぞれの間に順
方向の同きが逆のＰＮ接合を有する、逆阻止型サイリス
タ、トライアック、ダイアック等の双方向電圧阻止型半
導体装置に関する。
つの逆導電型の半導体層が設けられてそれぞれの間に順
方向の同きが逆のＰＮ接合を有する、逆阻止型サイリス
タ、トライアック、ダイアック等の双方向電圧阻止型半
導体装置に関する。
双方向電圧阻止型半導体装置においては、双方向の阻止
電圧が等しいことが望ましい。しかし、板状半導体素体
はその一面により支持体上に支持されるため、表裏の条
件を同様にすることが難しく、それに対しで種々の方式
が考案されている。
電圧が等しいことが望ましい。しかし、板状半導体素体
はその一面により支持体上に支持されるため、表裏の条
件を同様にすることが難しく、それに対しで種々の方式
が考案されている。
第２図に示すプレーナ型サイリスタでは、ｎ−シリコン
基板１をはさんで、ｎエミツタ層となるｐ型拡散層２と
ｐベース層となるｐ型拡数層３が存在し、基板１の残っ
た部分がｎ＜−ス層となり、ｐベース層３の表面部にｎ
エミツタ層となるｎ゛拡散層４が形成されている。ｎエ
ミツタ層２は、両面からのｐ型拡散層２１．２２により
ｎエミツタ層４の存在する表面まで延長されている。こ
の結果、高比抵抗のｎベースＩＩＩと２１４７２層２と
の間のＰＮ接合１２．ｐベース層３との間のＰＮ接合１
３は、基板の同一表面に露出し、拡散マスクとして用い
られた酸化膜５によって保護されている。そして、２１
４７２層２に接触する裏面電極６には７ノード端子７が
、ｎ←纂冶エミフタ層４に接触する上部電８ｉ８１には
カソード・端子９が、ｐベース層３の露出面に接触する
上部電８ｉ８２にはゲート端子１０が接続されている。
基板１をはさんで、ｎエミツタ層となるｐ型拡散層２と
ｐベース層となるｐ型拡数層３が存在し、基板１の残っ
た部分がｎ＜−ス層となり、ｐベース層３の表面部にｎ
エミツタ層となるｎ゛拡散層４が形成されている。ｎエ
ミツタ層２は、両面からのｐ型拡散層２１．２２により
ｎエミツタ層４の存在する表面まで延長されている。こ
の結果、高比抵抗のｎベースＩＩＩと２１４７２層２と
の間のＰＮ接合１２．ｐベース層３との間のＰＮ接合１
３は、基板の同一表面に露出し、拡散マスクとして用い
られた酸化膜５によって保護されている。そして、２１
４７２層２に接触する裏面電極６には７ノード端子７が
、ｎ←纂冶エミフタ層４に接触する上部電８ｉ８１には
カソード・端子９が、ｐベース層３の露出面に接触する
上部電８ｉ８２にはゲート端子１０が接続されている。
このようにこのサイリスタでは二つのＰＮ接合を基板同
一面に露出させることによって耐圧に対する条件を同じ
にしている。
一面に露出させることによって耐圧に対する条件を同じ
にしている。
第３図に示す両面プレーナ型サイリスタの場合は、ｎ−
シリコン基板］の両面からの選択拡散により、対称的に
２１４７２層２およびｐベース層３が形成されており、
ＰＮ接合１２および１３は両面にそれぞれ露出している
。これらのＰＮ接合の耐圧向上のため裏面側にはｐ型ガ
ードリング３１が、表面側にはｐ型ガードリング３２が
それぞれ２個ずつｎエミツタ層２およびｐベース層３を
囲んで形成されている。
シリコン基板］の両面からの選択拡散により、対称的に
２１４７２層２およびｐベース層３が形成されており、
ＰＮ接合１２および１３は両面にそれぞれ露出している
。これらのＰＮ接合の耐圧向上のため裏面側にはｐ型ガ
ードリング３１が、表面側にはｐ型ガードリング３２が
それぞれ２個ずつｎエミツタ層２およびｐベース層３を
囲んで形成されている。
第４図に示す両面メサ型サイリスタでは、ＰＮ接合１２
．１３共に基板面に平行に形成されており、その露出部
が正へベル面４１となるようにメサエッチが施されてい
る。そして、各ベベル面４１を保護膜としてのガラス膜
４２が覆っている。
．１３共に基板面に平行に形成されており、その露出部
が正へベル面４１となるようにメサエッチが施されてい
る。そして、各ベベル面４１を保護膜としてのガラス膜
４２が覆っている。
これらの半導体装置のシリコン基板は、電極６の側で導
電性支持板に支持され、その支持板と電気的に接続され
る。
電性支持板に支持され、その支持板と電気的に接続され
る。
〔発明が解決しようとする課Ｂ］
上に述べた双方向電圧阻止型半導体装置のうち、第２図
に示した片面プレーナの場合には、裏面側の９層２を表
面まで延長するため、つきぬけ拡散という非常に長時間
を必要とする拡散工程で深い拡散層２１ 、２２を形成
するため、装置稼働率の低下。
に示した片面プレーナの場合には、裏面側の９層２を表
面まで延長するため、つきぬけ拡散という非常に長時間
を必要とする拡散工程で深い拡散層２１ 、２２を形成
するため、装置稼働率の低下。
特性劣化、良品率低下を招く欠点があった。また、第３
図に示した両面プレーナの場合には、パッシベーション
膜５が薄いため、裏面側のパッシベーション膜５が損傷
を受けやすく、信頼性が十分でないという欠点があった
。また裏面のシリコン基板１の端面と裏面電極６と等電
位の導電性支持板との距離が十分にとれないため、シリ
コン基板と支持板との間で放電を起こす欠点があった。
図に示した両面プレーナの場合には、パッシベーション
膜５が薄いため、裏面側のパッシベーション膜５が損傷
を受けやすく、信頼性が十分でないという欠点があった
。また裏面のシリコン基板１の端面と裏面電極６と等電
位の導電性支持板との距離が十分にとれないため、シリ
コン基板と支持板との間で放電を起こす欠点があった。
さらに、第４図に示した両面メサ型の場合には、このよ
うな半導体片を１枚のシリコンウェー八から多数つくる
際、両面からメサエッチを施すためにメサ溝によってウ
ェーハの強度が低下し、半導体片分割前の工程でのウェ
ーハ取扱いに注意を払わなければならないという欠点が
あった。
うな半導体片を１枚のシリコンウェー八から多数つくる
際、両面からメサエッチを施すためにメサ溝によってウ
ェーハの強度が低下し、半導体片分割前の工程でのウェ
ーハ取扱いに注意を払わなければならないという欠点が
あった。
本発明の目的は、上述の欠点を除き、製造が容易で信頼
性の高い双方向電圧阻止型半導体装置を提供することに
ある。
性の高い双方向電圧阻止型半導体装置を提供することに
ある。
上記の目的を達成するために、本発明は、半導体基板内
においてより高圧抵抗の第一導電型の第一半導体層が第
二導電型の第二および第三半導体層にはさまれており、
第二半導体層側で導電性支持板に支持される双方向電圧
阻止型半導体装置において、第三半導体層は第一半導体
層の一面から選択的に形成された領域であり、第一、第
三半導体層の間の接合が第一保護膜で覆われ、第一半導
体層の他面は全面が第二半導体層に接し、第一。
においてより高圧抵抗の第一導電型の第一半導体層が第
二導電型の第二および第三半導体層にはさまれており、
第二半導体層側で導電性支持板に支持される双方向電圧
阻止型半導体装置において、第三半導体層は第一半導体
層の一面から選択的に形成された領域であり、第一、第
三半導体層の間の接合が第一保護膜で覆われ、第一半導
体層の他面は全面が第二半導体層に接し、第一。
第二半導体層の間の接合がその接合から遠ざかるにつれ
て第二半導体層の面積が小さくなるような慄斜をもつ側
面に露出して第二保護膜に覆われたものとする。そして
、第一保護膜が半導体材料の酸化物よりなり、第二保護
膜がガラスよりなるか、第一、第二保護膜共にガラスよ
りなることが有効である。また、このような半導体装置
としては、逆狙止型サイリスタ、トライチックあるいは
ダイアノクがある。
て第二半導体層の面積が小さくなるような慄斜をもつ側
面に露出して第二保護膜に覆われたものとする。そして
、第一保護膜が半導体材料の酸化物よりなり、第二保護
膜がガラスよりなるか、第一、第二保護膜共にガラスよ
りなることが有効である。また、このような半導体装置
としては、逆狙止型サイリスタ、トライチックあるいは
ダイアノクがある。
上記の半導体装置は第三半導体層側がブレーナ構造で、
第二半導体層側がメサ型構造であり、つきぬけ拡散を必
要としない。そして半導体基板の支持板側の面にはパッ
シベーション膜が存在しないのでパッシベーション族の
損傷の問題はない。
第二半導体層側がメサ型構造であり、つきぬけ拡散を必
要としない。そして半導体基板の支持板側の面にはパッ
シベーション膜が存在しないのでパッシベーション族の
損傷の問題はない。
また、第一、第二半導体層の間の接合は導電性支持板よ
り離れているため、第一半導体層と支持板との間の放電
発生のおそれがない、さらにこのような半導体装置の半
導体片を１枚のウェーハから多数造る場合も、メサ溝は
片側だけに形成すればよいのでウェーハの強度低下は少
なく、工程中のウェーハ取扱いが容易になる。
り離れているため、第一半導体層と支持板との間の放電
発生のおそれがない、さらにこのような半導体装置の半
導体片を１枚のウェーハから多数造る場合も、メサ溝は
片側だけに形成すればよいのでウェーハの強度低下は少
なく、工程中のウェーハ取扱いが容易になる。
第１図は本発明の一実施例の逆阻止型サイリスタを示し
、第２図ないし第４図と共通の部分には同一の符号が付
されており、上面側がブレーナ構造、下面側がメサ型構
造となっている。このサイリスタは次のようにして製作
される。先ずｎ−シリコン基板１に一面からは全面拡散
、他面からは酸化膜５をマスクとする選択拡散によりｐ
型拡散層２および複数のｐ型拡散層３を形成する。同時
にｐ型拡散層３を囲んで二重にｐ型ガードリング３２を
形成する０次にあらためて酸化膜マスクを形成して各ｐ
型拡散層３に選択的にｎ゛拡散層４を形成する。そして
下面側には格子状に開口部を有するマスクを例えばレジ
スト膜で形成し、メサエッチングを施してベベル面４１
を形成する。このあと、上面には酸化膜５に開けた窓で
０層４に接触する上部電極８１，９層３に接触する上部
電極８２を形成し、また下面に電極６を形成する。この
のち、メサ溝部で分割して第１図に示す半導体片の複数
個を得る０次いで電極８１をカソード端子９に、電８ｉ
８２をゲート端子１０に接続し、電極６をアノード端子
７に接続する。ベベル面４１はガラス膜４２で被覆する
。このようにして、ｐエミツタ層２＋ ｎベース層１
． Ｉ）ベース層３＋ ｎエミツタ層４を有し、２
層２とｎ−層１の間の接合１２の露出面はガラス膜４２
で保護され、９層３とｎ−層ｌの間の接合１３ならびに
９層３と０層４の間およびｐ型ガードリング３２とｎ−
層１の間の接合がすべて酸化膜で保護されたサイリスタ
が得られる。
、第２図ないし第４図と共通の部分には同一の符号が付
されており、上面側がブレーナ構造、下面側がメサ型構
造となっている。このサイリスタは次のようにして製作
される。先ずｎ−シリコン基板１に一面からは全面拡散
、他面からは酸化膜５をマスクとする選択拡散によりｐ
型拡散層２および複数のｐ型拡散層３を形成する。同時
にｐ型拡散層３を囲んで二重にｐ型ガードリング３２を
形成する０次にあらためて酸化膜マスクを形成して各ｐ
型拡散層３に選択的にｎ゛拡散層４を形成する。そして
下面側には格子状に開口部を有するマスクを例えばレジ
スト膜で形成し、メサエッチングを施してベベル面４１
を形成する。このあと、上面には酸化膜５に開けた窓で
０層４に接触する上部電極８１，９層３に接触する上部
電極８２を形成し、また下面に電極６を形成する。この
のち、メサ溝部で分割して第１図に示す半導体片の複数
個を得る０次いで電極８１をカソード端子９に、電８ｉ
８２をゲート端子１０に接続し、電極６をアノード端子
７に接続する。ベベル面４１はガラス膜４２で被覆する
。このようにして、ｐエミツタ層２＋ ｎベース層１
． Ｉ）ベース層３＋ ｎエミツタ層４を有し、２
層２とｎ−層１の間の接合１２の露出面はガラス膜４２
で保護され、９層３とｎ−層ｌの間の接合１３ならびに
９層３と０層４の間およびｐ型ガードリング３２とｎ−
層１の間の接合がすべて酸化膜で保護されたサイリスタ
が得られる。
第５図は本発明の別の実施例の逆阻止型サイリスタを示
し、第１図のサイリスタと異なる点は、上面の周縁部に
浅いエツチングを施し、ｎ−層１と９層３およびｐ型ガ
ードリング３２との間のＰＮ接合の露出部をガラス膜（
グラシベーション層）４２で保護したことである。
し、第１図のサイリスタと異なる点は、上面の周縁部に
浅いエツチングを施し、ｎ−層１と９層３およびｐ型ガ
ードリング３２との間のＰＮ接合の露出部をガラス膜（
グラシベーション層）４２で保護したことである。
本発明によれば、双方向電圧阻止型半導体装置の支持板
側の接合はメサエッチングによるベベル面に露出させて
メサ型構造にし、反対側の接合は半導体基板の主面に露
出させてブレーナ構造にすることにより、片面プレーナ
型構造でのつきぬけ拡散を不要にし、両面ブレーナ型構
造での支持板側の保ＩＩ膜の信頼性低下および支持板と
の間の放電の問題を除き、メサ型構造の場合のウェーハ
の強度低下の問題を解決することにより、高信頼性の逆
阻止型サイリスタ、トライアックあるいはダイアックを
得ることができる０両接合の保護膜としてはガラス膜あ
るいは酸化膜を有効に組合わせることができる。
側の接合はメサエッチングによるベベル面に露出させて
メサ型構造にし、反対側の接合は半導体基板の主面に露
出させてブレーナ構造にすることにより、片面プレーナ
型構造でのつきぬけ拡散を不要にし、両面ブレーナ型構
造での支持板側の保ＩＩ膜の信頼性低下および支持板と
の間の放電の問題を除き、メサ型構造の場合のウェーハ
の強度低下の問題を解決することにより、高信頼性の逆
阻止型サイリスタ、トライアックあるいはダイアックを
得ることができる０両接合の保護膜としてはガラス膜あ
るいは酸化膜を有効に組合わせることができる。
第１図は本発明の一実施例のサイリスタの断面図、第２
図、第３図、第４図はそれぞれ従来のサイリスタの異な
る構造を示す断面図、第５図は本発明の別の実施例のサ
イリスタの断面図である。 １：ｎ−シリコン基板、２．３：１）型拡散層、４：ｎ
゛拡散層、５二酸化膜、７：アノード端子、９；カソー
ド端子、１０：ゲート端子、３２：ｐ型ガードリング、
４１：ベベル面、４２ニガラス膜。
図、第３図、第４図はそれぞれ従来のサイリスタの異な
る構造を示す断面図、第５図は本発明の別の実施例のサ
イリスタの断面図である。 １：ｎ−シリコン基板、２．３：１）型拡散層、４：ｎ
゛拡散層、５二酸化膜、７：アノード端子、９；カソー
ド端子、１０：ゲート端子、３２：ｐ型ガードリング、
４１：ベベル面、４２ニガラス膜。
Claims (1)
- 【特許請求の範囲】 １）半導体基板内においてより高比抵抗の第一導電型の
第一半導体層が第二導電型の第二および第三半導体層に
はさまれており、第二半導体層側で導電性支持板に支持
されるものにおいて、第三半導体層は第一半導体層の一
面から選択的に形成された領域であり、第一、第三半導
体層の間の接合が第一保護膜で覆われ、第一半導体層の
他面は全面が第二半導体層に接し、第一、第二半導体層
の間の接合がその接合から遠ざかるにつれて第二半導体
層の面積が小さくなるような傾斜をもつ側面に露出して
第二保護膜に覆われたことを特徴とする双方向電圧阻止
型半導体装置。 ２）請求項１記載の半導体装置において、第一保護膜が
半導体材料の酸化物よりなり、第二保護膜がガラスより
なる双方向電圧阻止型半導体装置。 ３）請求項１記載の半導体装置において、第一、第二保
護膜共にガラスよりなる双方向電圧阻止型半導体装置。 ４）請求項１、２あるいは３記載の半導体装置において
、逆阻止型サイリスタである双方向電圧阻止型半導体装
置。 ５）請求項１、２あるいは３記載の半導体装置において
、トライアックである双方向電圧阻止型半導体装置。 ６）請求項１、２あるいは３記載の半導体装置において
、ダイアックである双方向電圧阻止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28985590A JPH04162777A (ja) | 1990-10-26 | 1990-10-26 | 双方向電圧阻止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28985590A JPH04162777A (ja) | 1990-10-26 | 1990-10-26 | 双方向電圧阻止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162777A true JPH04162777A (ja) | 1992-06-08 |
Family
ID=17748637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28985590A Pending JPH04162777A (ja) | 1990-10-26 | 1990-10-26 | 双方向電圧阻止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185727A (ja) * | 1999-10-15 | 2001-07-06 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| DE102011083230A1 (de) | 2010-09-22 | 2012-03-22 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49124989A (ja) * | 1973-04-02 | 1974-11-29 |
-
1990
- 1990-10-26 JP JP28985590A patent/JPH04162777A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49124989A (ja) * | 1973-04-02 | 1974-11-29 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001185727A (ja) * | 1999-10-15 | 2001-07-06 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| DE102011083230A1 (de) | 2010-09-22 | 2012-03-22 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| CN102412261A (zh) * | 2010-09-22 | 2012-04-11 | 三菱电机株式会社 | 半导体装置 |
| US8643146B2 (en) | 2010-09-22 | 2014-02-04 | Mitsubishi Electric Corporation | Semiconductor device |
| DE102011083230B4 (de) | 2010-09-22 | 2020-06-18 | Mitsubishi Electric Corp. | Halbleitervorrichtungen |
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