JPH036758A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH036758A JPH036758A JP1142451A JP14245189A JPH036758A JP H036758 A JPH036758 A JP H036758A JP 1142451 A JP1142451 A JP 1142451A JP 14245189 A JP14245189 A JP 14245189A JP H036758 A JPH036758 A JP H036758A
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- Storage Device Security (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
め要約のデータは記録されません。
Description
サに関し、さらに詳述すればモード信号によりその外部
装置を切替えるものに関する。
32000 DatabookJ 、PP、 2−21
0に示された従来のマイクロプロセッサのシステム接続
図であり、モード信号により複数の動作モードの別を識
別する。
り、該cPU 21は論理アドレスを図示しないメモリ
の物理アドレスに変換すると共にメモリ保護を行うメモ
リ管理ユニット(以下MMUという)22にバス23を
介してアクセス情報により論理アドレスを与えると共に
CPU 21がユーザモード又はスーパバイザモードの
どちらのモードで動作しているのかを示すモード信号U
/夕を与える。
させるモードであり、スーパバイザモードはO8等のシ
ステムを動作させるモードである。
図示しないステータスレジスタのしビットの値で出力さ
れ、モード信号U/Sが“H”レベルのときはユーザモ
ードで、また“L”レベルのときはスーパバイザモード
で動作していることを示している。
。
ドレスへの変換の外にモードに応じてメモリ領域を保護
するメモリ保護を行う。即ちM?III 22はモード
信号U/(を受け、そのとき設定されている保護レベル
とモード信号Uバの状態とでメモリ保護を行い、モード
に応じて定められたメモリ上の保G’S jJ域に対す
るアクセスを行わないように制御する。
のバスアクセスとの関係を示したタイミングチャートで
ある。このCPII 21では、少なくともCPU21
がバスサイクルによりメモリに対するアクセスを行う直
前、即ちバスに次の論理アドレスを出力する直前のクロ
ックに同期してその2周期でモード信号IJ/Sを変化
させる。そしてCPU 21が外部に対するアクセスを
行う前の八で図示するタイミングでモード信号U/夕が
安定しているようにして、モードの切替が確実に行われ
てからメモリのアクセスが行われ、メモリの保護が確実
に行われるようにしている。
ードをcpuの外部に明示し、モード信号が安定してか
らメモリをアクセスしているので、ハードウェアにより
メモリ保護を実現することができる。しかしながらCP
U及びその周辺装置の性能が向上し、クロックが高速化
し、バスサイクルの周期が短くなった場合、直前のクロ
ックから次のバスサイクル開始までの絶対時間が短縮し
、モード信号が変化し安定する前にバスサイクルが開始
されてしまうという虞がある。
あり、モード信号が変化する間、バスアクセスを禁止す
るためバスサイクルを停止することにより、モード信号
が安定した後にバスサイクルが開始され、高速なバスサ
イクルを持つシステムにおいてモード信号により外部装
置を容易に切替えられるマイクロプロセンサを提供する
ことを目的とする。
より動作モードを切替え、外部装置をアクセスするとき
、バス制御手段によりバスサイクルを停止させ、バスア
クセスを行わないことを保証し、その間にモード切替信
号を変化させ動作モードを切替えるようにしたものであ
る。
とを保証されているタイミングでモード切替信号が変化
するため、高速なバスサイクルを有するシステムにおい
ても外部装置をモード切替信号により容易に切替えるこ
とができる。
。
インを示すブロック図である。このマイクロプロセッサ
はデバッグ時にデバッグモード(以下DBGモードとい
う)とデバッグ応答モード(以下DBGACにモードと
いう)とで動作する。DBGモードとは通常のデバッグ
処理を行うモードであり、DBGACKモードとは例外
処理としてのデータ処理を行いデバッグするモードであ
る。図において1は後述する外部バスインターフェイス
部(以下バスI/F部という)6にアクセス要求を出し
、メモリから命令コードをフェッチする命令フェッチス
テージ(以下IFステージという)であり、該■Fステ
ージlは命令コードをデコードする命令デコードステー
ジ(以下Dステージという)2、デコードされた命令コ
ード中で指定されたオペランドの実行アドレスの計算を
行うオペランドアドレス計算ステージ(以下Aステージ
という)3、メモリよりオペランドをフェッチするオペ
ランドフェッチステージ(以下Fステージという)4を
介して、オペランドに対して命令コード中で指定された
演算を実行する命令実行ステージ(以下Eステージとい
う)5に接続されている。また外部装置とのインターフ
ェイスであるバスINF部6はIPスデータ1、Aステ
ージ3、Fステージ4及びEステージ5に接続されてい
る。
ス要求を出し、メモリから命令コードをフェッチしてD
ステージ2に出力する。Dステージ2はIPステージ1
から出力された命令コードをデコードして、そのデコー
ド結果をAステージ3に出力する。Aステージ3は命令
コード中で指定されたオペランドの実行アドレスの計算
を行い、必要ならばバスI/F部6にアクセス要求を出
し、アドレス間接参照を行い、計算したオペランドアド
レスをFステージ4に出力する。Fステージ4はAステ
ージ3から入力されたオペランドアドレスに従い、バス
I/F部6へアクセス要求を出し、外部バスを介してメ
モリよりオペランドをフェッチする。フェッチしたオペ
ランドはEステージ5に出力される。Eステージ5はF
ステージ4から出力されたオペランドに対して命令コー
ド中で指定された演算を実行する。さらに必要であれば
バスI/F部6にアクセス要求を出し、その演算結果を
メモリにストアする。バスI/F部GはA、F、Bステ
ージからのアクセス要求が無い場合、【Fステージ1か
らのアクセス要求により、命令のブリフェッチを行う。
ードかを識別するモード識別信号?ISがバスI/F部
6に出力される。モード識別信号?ISはDBGモード
のときはH”レベルであり、DBGA(Jモードのとき
は“L“レベルとなっている。またバスI/P部6から
は図示しない外部装置へモード切替信号D[1GACK
を出力する。
ード切替信号DBGACKは“L”レベルで出力されで
いる。 DBGモードからDBGACKモードへの変遷
はEステージ5で行われ実行中の命令終了後、Eステー
ジ5からバスI/F部6へアクセス要求が出され、モー
ド識別信号MSに“L″レベル出力され、続けてアクセ
スキャンセル要求が出される。
ャンセル要求とにより最小バスサイクルに等しい時間だ
け外部バスをアクセスせずその時間の2周期の時点でモ
ード切替信号DBGACKを“L″レベル変化させる。
ら再びアクセス要求が出され、モード識別信号が1H”
レベルに変化する。続けてアクセスキャンセル要求が出
され、バスI/F部6はEステージ5からのアクセス要
求とキャンセル要求とにより最小バスサイクルに等しい
時間だけ外部バスをアクセスせず、最小バスサイクルの
時間の〃周期の時点でモード切替信号DBGACにをH
”レベルに変化させる。
ッサを用いたデータ処理装置のブロック図である。図に
おいて7はこの発明のマイクロプロセッサであるCPU
であり、該CPυ7から出力された制御信号はセレクタ
10を介して第1の外部メモリ8又は第2の外部メモリ
9に与えられる。第1の外部メモリ8はDBGモード時
の動作に使用され、第2の外部メモリ9はDBGACK
モード時の動作に使用される。セレクタ10はCPU
7から出力されたモード切替信号DBGACKにより切
替えられ、DBGACKが“L”レベルのときは第1の
外部メモリ8を選択し、゛Hルベルのときは第2の外部
メモリ9を選択する。
“L” レベルを出力し、セレクタ10はCPU 7か
らの制御信号を第1の外部メモリ8に送る。この結果C
Pt17は第1の外部メモリ8に対してアクセス動作を
行い、命令、データを第1の外部メモリ8からフェッチ
しデータ処理を実行する。処理実行中にCPU 7でD
BGACKモードへの遷移が発生すると実行中の命令の
実行完了を待ってモード切替信号DBGACKを“H″
レベル変化させる。モード切替信号DBGACKの変化
によりセレクタ10はCPt1 7からの制御信号を第
1の外部メモリ8から第2の外部メモリ9に切り替え、
以降のCPU 7からのアクセス動作が第2の外部メモ
リ9に対して行われる。
常のデータ処理としてでなく例外処理としてのデ−タ処
理が実行され、例外処理完了後、再びモー1替信号DB
GACKカ”L’ レヘ/LzニナリDBGACKモー
ドへの遷移以前と同様のDBGモードに戻り、その処理
を続行する。
クロプロセッサのモード切替信号DBGACMの変化タ
イミングとバスアクセスとの関係を示したタイミング図
である。モード切替信号DBGACKの変化点は最小の
バスサイクルを想定した期間の2周期の時点である。こ
れによりアクセス時間に関わらずマイクロプロセッサが
モード切替信号DBGAfJを変化させるタイミングで
はハスI/F部6がハスサイクルを起動せず、外部バス
に対するアクセスを行わないことが保証されている。
の2の時点でモート切替信号DBGACKを切り替える
ことにより、モード切替信号DBGA(Jによって外部
装置を容易に切り替えることができる。
との切替えを例に説明したが、この発明はこれに限るも
のではなく、モードはどのようなモードでもよく、その
モードを識別し、それに基づきモード切替信号を出力す
る間バスサイクルを停止する構成とすればどのようなモ
ードにおいても適用できることは言うまでもない。
により外部装置を切り替えるデータ処理装置に使用する
マイクロプロセッサにおいて、モード切替信号によるモ
ードの切り替え時点でハスサイクルを停止させるので、
バスアクセスをしていないことを保証できるようになり
、高速なバスを持つデータ処理システムにおいてもモー
ド切替信号で容易に外部装置を切り替えることができる
。
イプラインを示すブロック図、第2図はこの発明のマイ
・クロプロセッサを使用したデータ処理装置の概略ブロ
ック図、第3図はこの発明のマイクロプロセッサを使用
したデータ処理装置におけるモード切替信号の変化タイ
ミングとバスアクセスとの関係を示したタイミング図、
第4図はナショナルセミコンダクタ社のマニュアルに示
されたモード信号を持つ従来のマイクロプロセッサのシ
ステム接続図、第5図はモード信号の変化タイミングと
CPUからのバスアクセスとの関係を示したタイミング
図である。 5・・・命令実行ステージ 6・・・バスI/F部7・
・・cpu s・・・第1の外部メモリ 9・・・第
2の外部メモリ 10・・・セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- (1)複数の動作モードを有し、該動作モードに基づき
バスサイクルで外部装置をアクセスするマイクロプロセ
ッサにおいて、 前記動作モードを識別する手段と、 該手段の識別結果に基づき、動作モードを 切替えるモード切替信号を出力する手段と、前記モード
切替信号が出力されるとき、前 記バスサイクルを停止させるバス制御手段とを備えるこ
とを特徴とするマイクロプロセ ッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1142451A JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1142451A JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH036758A true JPH036758A (ja) | 1991-01-14 |
JP2504191B2 JP2504191B2 (ja) | 1996-06-05 |
Family
ID=15315617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1142451A Expired - Lifetime JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2504191B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6479797B1 (en) | 2000-06-05 | 2002-11-12 | Tigers Polymer Corporation | Snow melting apparatus and heating wire for melting snow |
JP2011511383A (ja) * | 2008-02-07 | 2011-04-07 | アナログ・デバイシズ・インコーポレーテッド | 保護された動作モードの間にシステムアクセスを制御するための方法および装置 |
-
1989
- 1989-06-05 JP JP1142451A patent/JP2504191B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6479797B1 (en) | 2000-06-05 | 2002-11-12 | Tigers Polymer Corporation | Snow melting apparatus and heating wire for melting snow |
JP2011511383A (ja) * | 2008-02-07 | 2011-04-07 | アナログ・デバイシズ・インコーポレーテッド | 保護された動作モードの間にシステムアクセスを制御するための方法および装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2504191B2 (ja) | 1996-06-05 |
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