JPH0415929A - 高電子移動度トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 チャネルを構成する半導体結晶としてＩ　ｎＧａＡｓ混
晶を用いた高電子移動度トランジスタの改良に関し、 Ｉ　ｎＡｆＡｓ層の厚さの増加を僅少に抑えなから、し
きい値電圧Ｖｔいを正にすることを目的とし、アン・ド
ープＩ　ｎＧａＡｓチャ茅ル層及びＰ型Ｉ　ｎＡ、１２
Ａｓ層及びｎ型１ｎＡｆｆＡｓ電子供給層が順に積層さ
れてなるよう構成する。

〔産業上の利用分野〕

本発明は、チャネルを構成する半導体結晶としてＩ　ｎ
ＧａＡｓ混晶を用いた高電子移動度トランジスタ（ｈｉ
ｇｈ　　ｅｌｅｃｔｒｏｎ　　ｍｏｂｉｌｉｔｙ　　ｔ
ｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）の改良に関する。

現在、例えばコンピュータなど、多（の電子機器に於い
て、その高速化に努力が払われている。

それを実現するには、当然、構成要素である半導体素子
も高速化されなければならず、また、低消費電力である
ことも重要である。

そのような半導体素子として、ＨＥＭＴが有望視され、
今後、その特性は更に向上されなければならない。

〔従来の技術〕

通常、ＨＥＭＴの構成材料としては、ＧａＡｓ系材料が
多用されてきた。然しなから、更なる高速比を図る為、
ＩｎＣａＡｓ系材料を用いることが行われつつある。

第８図はＩｎＧａＡｓ系材料で構成されたＨＥＭＴの従
来例を説明する為の要部切断側面図を表している。

図に於いて、 ｌ　は　ＩｎＰ基＋反、 ２はＩ　ｎ　ｏ、　ｓｚＡ　１０．４１Ａ　Ｓ　バッフ
ァ層、３はア７−ドープＩ　ｎ　Ｏ，Ｓ：ｌＧ　ａ　ｏ
、　４７Ａ　Ｓチャネル層、 ４はｎ型１　ｎ　ｏ、　ｓｚＡ　１　ｏ、　ａｇＡ　Ｓ
電子供給層、５及び６はＡ　ｕ　Ｇ　ｅ　／　Ａ　ｕか
らなるソース電極及びドレイン電極、７は、１１からな
るゲート電極、８は２次元電子ガス層をそれぞれ示して
いる。

〔発明が解決しようとする課題〕

ＧａＡｓ系の電界効果トランジスタ（ｆｉｅｌｄ　　ｅ
ｆｆｅｃｔ　　ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）でＬＳ
Ｉを構成する場合、最も有望な回路型式はＤＣＦＬ　（
ｄｉｒｅｃｔ　　ｃｏｕｐｌｅｄＦＥＴ　　ｌｏｇｉｃ
）である。これはしきい値電圧が負であるデイプレッシ
ョン・モードＦＥＴを負荷素子に、また、しきい値電圧
が正であるエンハンスメント・モードＦＥＴをドライバ
にそれぞれ用いる回路であって、消費電力が小さく、し
かも、面積が小さい旨の利点をもっている。

ところで、ＨＥＭＴのしきい（ｆ電圧Ｖいは次式％式％ （］） φ、：ゲート電極と電子供給層との間のショットキ障壁
高さ ΔＥｃ　：を子供給層とチャネル層との間の伝導帯不連
続量 ＮＤ　：電子供給層のドーピング濃度 ｄ：を子供給層の厚さ ε：電子供給層の誘電率 Ｉ　ｎＧａＡｓ系ＨＥＭＴでは、ゲート電極とｎ型Ｉ　
ｎ　ｏ、　ｓｚＡ　１　ｏ、　ａｓ　Ａ　Ｓ電子供給層
との間のショットキ障壁高さφ、は約０．５５　（ｅＶ
）であって、これはＧａＡｓ系ＨＥＭＴよりも低く、そ
して、逆にｎ型Ｉ　ｎ　ｏ、　ｓｚＡ　１　ｏ、　ａａ
Ａ　ｓ　ｉｆ電子供給層アン°ドープＩ　ｎ　Ｏ，Ｓ３
Ｇ　ａ　ｏ、　ａｔＡ　ｓチャネル層との間の伝導帯不
連続量ΔＥＣは０．５３（ｅＶ）と大きい為、式（１）
からも判るように、しきい値電圧Ｖｔｈは、０．０２　
（Ｖ）程度以上にはなり得ない。通常、ＤＣＦＬ回路を
構成するには、しきい値ｔ　圧Ｖい≧０．１　（Ｖ）の
エンハンスメント・モードＦＥＴが必要であって、この
ことは、通常のＩｎＧａＡｓ系ＨＥＭＴに依ってＤＣＦ
Ｌ回路を構成するのは不可能であることを意味する。

第９図はＩｎＧａＡｓ系ＨＥＭＴに於けるしきい値電圧
■いを説明する為の線図であり、縦軸にはしきい値電圧
■いを、また、横軸には電子供給層の厚さｄをそれぞれ
採っである。

さて、しきい値電圧Ｖいを正にする為には、ショットキ
障壁φ、を高くすることが考えられる。

これまでに、ショットキ障壁φ、を高める為、ｎ型半導
体層上にＰ型半導体層を形成し、そこにゲート電極を形
成する技術が知られている。

第１０図は前記Ｐ型半導体層を形成することでショット
キ障壁φ、を高める技術をＩｎＧａＡｓ系ＨＥＭＴに適
用した場合を説明する為の要部切断側面図を表し、第８
図に於いて用いた記号と同記号は同部分を表すか或いは
同し意味を持つものとする。

図に於いて、９はｐ型Ｉ　ｎ　ｏ、　ｓｚＡ　ｅ　０．
４８Ａ　Ｓ電極コンタクト層を示している。

この場合のしきい値電圧Ｖｔｈは、 ｄｓｄｒ）　　　ＮＡ　ｄＰ　′　）　　　　・　・　
・　・（２）ｄ、：ｎ型半導体層の厚さ ｄｐ：ｐ型半導体層の厚さ ＮＡ　：ｐ型半導体層のドーピング濃度で与えられる。

式（２）の場合、弐（１）の場合に比較して、しきい値
電圧■いを正側にずらすことが可能である。

第１１図はしきい値電圧■いのｐ型半導体層の厚さｄ、
に対する依存性を説明する為の線図を表し、縦軸にはし
きい値電圧Ｖｔｈを、また、横軸にはｐ型半導体層の厚
さｄ、をそれぞれ採っである。

尚、これはｎ型半導体層に於けるドーピング濃度をｌ　
Ｘ　１０　”　［Ｃｍ−”）　、厚さを２００　（Ａｌ
　トした場合である。

ところで、このｎ型半導体層を設ける手段をとって、Ｖ
い−０，１（Ｖ〕を得ようとした場合、例えば、Ｐ型半
導体層に於ける不純物濃度が２×１０　”　（Ｃ１１１
−”）であれば、Ｐ型半導体層の厚さｄ。

は２９０〔人］、不純物濃度を５　Ｘ　１０　”　（ｃ
１３）とした場合であれば１５０［人］が必要であり、
その結果、ｎ型半導体層とｎ型半導体層とを合わせた厚
さは、４９０〔人］及び３５０〔入〕になる。

このように、ＩｎＡｆＡｓ層の厚さが増大すると、ゲー
ト容量は小さくなり、ＦＥＴの相互コンダクタンスｇ、
は低下することになる。これでは、相互コンダクタンス
ｇｍが大きいというＩｎＣ；ａＡｓ系ＨＥＭＴの特徴は
失われてしまう。

前記したところから判るように、ＩｎＣ；ａＡｓ系ＨＥ
ＭＴでは、Ｉ　ｎＡｆＡｓ層の厚さを増加させることな
くしきい値電圧Ｖいを正側にずらせる手段が必要である
。

本発明は、ｌ　ｎＡｆＡｓ層、の厚さの増加を僅少に抑
えながら、しきい値電圧Ｖいを正にしようとする。

［課題を解決するための手段〕 第１図は本発明の詳細な説明する為のＨＥＭＴの要部切
断側面図を表している。

図に於いて、１１は半絶縁性１ｎＰ基板、１１ＡはＩ　
ｎ　Ａ　Ｉ　Ａ　ｓ　ｙ＜　ノア　ｙ層、１２は７：／
−ドープＩ　ｎＧａＡｓチャネル層、１３はＰ型ＩｎＡ
ｊ！Ａｓ層、１４はｎ型ＩｎＡｊ２Ａｓ電子供給層、１
５はソース電極、１６はドレイン電極、１７はゲート電
極をそれぞれ示している。

図示のように、本発明では、Ｐ型ＩｎＡｆｆｉＡｓ層１
３を表面側ではなく、チャネル層１２と電子供給層１４
との間に介挿する。

前記したところから、本発明に依る高電子移動度トラン
ジスタに於いては、 （１）アン・ドープＩｎＧａＡｓチャネル層（例えばア
ン・ドープＩｎＧａＡｓチャネル層１２）及びｐ型１　
ｎＡｆＡｓ層（例えばＰ型１ｎＡｊ２Ａｓ層１３）及び
ｎ型１ｎＡｆｆｉＡｓ電子供給層（例えばｎ型１　ｎＡ
ｊ２Ａｓ電子供給層１４）が順に積層されてなるか、 或いは、 （２）　　該（１）　に於いて、ソース・ゲート間並び
にゲート・ドレイン間に形成された寄生抵抗低減用ｎ型
不純物拡散領域（例えばｎ゛型不純物拡散領域２６）を
備える 構成になっている。

［作用〕 第１図に見られるＨＥＭＴに於けるしきい値電圧■いは
、 （ｄＰ　”　　＋２ｄＮ　ｄｒ　　）　　〕　　　・　
・　・　・（３）で与えられる。

第２図は式（３）から得られるしきい値電圧ｖｔｔｔの
Ｐ型Ｉ　ｎＡｆｆｉＡｓ層１３の厚さｄ、に対する依存
性を説明する為の線図を表し、縦軸にはしきい値電圧■
いを、また、横軸にはｐ型Ｉ　ｎＡｌＡｓ層１３の厚さ
ｄ、をそれぞれ採っである。

ここで、Ｖｔｈ＝０．１　（Ｖ）を得るためには、ｐ型
１ｎＡＩ！、ＡｓＮ１３に於ける不純Ｍ度Ｎ。

−２Ｘ　１０　＋８　ｒｃ「’３　ｉの場合には厚さｄ
Ｐ＝５５Ｅ人］、不純物濃度ＮＡ　＝５ＸＩＯＩＢｊｃ
ｍ−３）ノ場合には厚さｄＰ　＝２５　Ｃ人〕である。

この結果、全体として、厚さは２５５〔人〕、或いは、
２２５〔入〕となり、従来の技術に依る場合に比較する
と、膜厚の増加は僅少に抑えることができる。

この理由は、表面側にＰ型半導体層を介在させた場合に
於けるしきい値電圧■いのずれ、即ち、式（１）と式（
２）との差Δ■いが、 ΔＶ−ｈ−＋−（ＮＡｄｐ　”　　２Ｎｏ　ｄｓ　ｄｒ
　）２　ε ・・・・（４） であるのに対し、本発明では、 ・　・　・　・（５） と表され、常に、 ΔＶｔ５−ｚ＞ΔＶ　（１，−（ であることに依る。

前記しなところから、本発明に於けるＰ型半導体層の作
用は明らかであるが、理解を容易にする為、ここで、そ
の作用を定性的に説明しよう。

第３図乃至第５図はしきい値電圧に於ける電気力線及び
電位の分布を説明する為のものであり、第３図はｎ型１
　ｎＡＡＡｓ層　ｎＧａＡｓ構造の場合、第４図はｐ型
１　ｎ　Ａ　ｉ＋　Ａ　ｓ　／　ｎ型■ｎＡＩ！。

Ａｓ／ＩｎＧａＡｓ構造の場合、第５図は本発明に於け
るｎ型Ｉ　ｎ　Ａ　Ｉ！　Ａ　ｓ　／　ｐ型ＩｎＡｆＡ
ｓ／Ｉ　ｎＧａＡｓ１ｉ造の場合であって、いずれの図
に於いても、（Ａ）が電気力線の方向を解説する為の説
明図を、また、（Ｂ）が電位分布を説明する為の線図を
表している。尚、簡明にする為、ショットキ障壁の高さ
φ、及び伝導帯不連続量ΔＥｃは等しいものとする。

さて、ＩｎＧａＡｓチャネル層中にキャリヤは存在しな
いので、ヘテロ界面を横切る電気力線も存在せず、電位
分布はへテロ界面で水平になっている。このときのゲー
ト電圧について検討するのであるが、ノーマリ・オフ形
ＦＥＴであるから、ゲート電圧は正になっていなければ
ならない。

先ず、第３図に見られる構造のものについて考える。ｎ
型Ｉ　ｎ　Ａ　Ｉ！、　Ａ　ｓ　電子供給層中に存在す
る正電荷（ドナー）から発する電気力線はゲート電極に
終端することから、ゲート電極の電位はＩｎＧａＡｓチ
ャネル層番こ於け６電位よりも低くなっている。従って
、■いくＯであり、ノーマリ・オフ形ＦＥＴにはならな
い。

次に、第４図に見られる構造のものについて考える。ド
ナーから発する電気力線は、やはりゲート電極の方へ向
かうが、Ｐ型ＩｎＡｎＡｓ層中の負電荷（アクセプタ）
がｎ型１ｎＡｆＡｓ電子供給層中の正電荷より多い場合
、これらの電気力線はＰ型１ｎＡｆＡｓ層中で終端する
。電気力線の終端が完了する位置（エネルギ・ハンド・
ダイヤグラムに於ける点Ａ）までは電位が下がり続け、
その位置を越えると今度はゲート電極から発する電気力
線が余ったアクセプタに終端する為、電気力線の向きは
逆になり、電位は上昇する。この電位の上昇分が下降分
を上回ればゲート電極の電位は正となり、ノーマリ・オ
フ形ＦＥＴが実現される。

次に、第５図に見られる構造のものについて考える。こ
の場合、ｐ型ＩｎＡｆｆｉＡｓ層中の負電荷に終端すべ
き電気力線は、ｎ型ＩｎＡｆｆｉＡｓ電子供給層中のド
ナーから発生する。若し、アクセプタの量がドナーより
も多ければ、ゲート電極からも電気力線が延び出る。何
れにせよ、電気力線は全域に於いてチャネルの方向を向
いていて、ゲート電極の電位は正である。即ち、ノーマ
リ・オフ形ＦＥＴとなるものである。

第４図の構造と第５図の構造との相違点を更に説明しよ
う。

第４図の構造の場合、電位はｐ型１　ｎＡｆＡｓ層中で
一旦低下してから上昇するのに対し、第５図、即ち、本
発明の場合、電位は上昇し続けている。この為、第４図
の構造にあっては、ｐ型ＩｎＡｅＡｓ層の多くの部分が
、−旦低下した電位を上昇させる為に無駄に使用されて
いるが、本発明の構造に於いては、効率良く電位が上昇
することから、ｐ型１ｎＡｆｆｉＡｓ層の層厚は薄くて
済むのである。

第６図は第４図の（Ｂ）と第５図の（Ｂ）とを重畳して
表した線図であり、勿論、破線が第４図の（Ｂ）に相当
するものである。

この図からも明らかであるが、同じしきい値電圧■いを
得ようとすると、第４図の構造のものでは、Ｉ　ｎＡＡ
Ａｓ層をｄだけ厚く形成することが必要となる。

〔実施例］ 第７図は本発明一実施例の要部切断側面図を表している
。

図に於いて、 ２１は半絶縁性１ｎＰ基板、 ２２はＩ　ｎ　Ｏ，ＳＥＡ　１２　ｏ、　ａｓＡ　Ｓ　
ハ’　７フア層、２３はＩ　ｎ　ｏ、　ｓ＋Ｇ　ａ　０
．４７Ａ　Ｓチャネル層、２４はｐ型１　ｎ　ｏ、　ｓ
ｚＡ　ｌ　ｏ、　ａｓＡ　ｓ　Ｊｉｇ、２５はｎ型Ｉ　
ｎ　ｏ、　ｓｚＡ　Ｑ　ｏ、　４ｅＡ　Ｓ電子供給層、
２６はｎ゛型不純物拡散領域、 ２７はソース電極、 ２８はドレイン電極、 ２９はゲート電極 をそれぞれ示している。

前記諸部分に関する主要なデータを例示すると次の通り
である。

■　バッファ層２２について 厚さ：３０００　（人］ ■　チャネル層２３について 厚さ：５００（人〕 ■　Ｐ型Ｉ　ｎ　ｏ、　ｓｚＡ　１　ｏ、　ａｎＡ　Ｓ
層２４について厚さ：５５１入〕 不純物：Ｂｅ 不純物濃度ＮＡ　　：　２　Ｘ　１０　′８（ｃｍ−３
：■　電子供給層２５について 厚さ：２００　（人〕 不純物：Ｓｉ 不純物濃度Ｎ。：　ｌ　Ｘ　１０　”　（ｃｍ−’）■
　ｎ゛型不純物拡散領域２６について形成技術：イオン
注入法 不純物：Ｓｉ 不純′！＃Ｊ濃度：　２　Ｘ　１０　”　［ｃｍ−３３
■　ソース電極２７及びトレイン電極２８について 材料：　Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕ （７）ゲート電極２９について 材料：Ａ１ 本実施例は、従来から多用されているＨＥＭＴに関する
技術を適用し、安定に製造することができるので、次に
、それを説明する。

（１）　　例えば、分子線エピタキシャル成長（ｍｏｌ
ｅｃｕｌａｒ　　ｂｅａｍ　　ｅｐｉｔａｘｙ：ＭＢＥ
）法、或いは、有機金属化学気相成長（ｍｅｔａｌｏｒ
ｇａｎｉｃ　　ｃｈｅｍｉｃａｌｖａｐｏｕｒ　　ｄｅ
ｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を適用することに依
り、基板２１上にバッファ層２２、チャネル層２３、ｐ
型１ｎｏ、５ｚＡｊ２ｏ、＜５Ａｓｌｌｉ２４、電子供
給層２５を順に形成する。

（２）適宜；こメサ・エツチングを行うなどして素子間
分離を行う。

（３）　　イオン注入法を適用することに依り、ソース
・ゲート間、及び、ゲート　ドし・イン間にＳｌイオン
の打ち込みを行ない、ｎ°型不純物拡散領域２６を形成
する。尚、これは寄生抵抗を低減させる為であることは
云うまでもない。

（４）　　フォト・リソグラフィ技術に於けるレジスト
・プロセス、真空蒸着法、リフト・オフ法などを適用す
ることに依り、ソース電極２７及びドレイン電極２８を
形成する。

（５）再び、フォト・リソグラフィ技術に於けるレジス
ト・プロセス、真空蒸着法、リフト・オフ法などを通用
することに依り、ゲート電極２９を形成する。

本発明に依るＨＥＭＴを製造する工程は前記説明したと
ころに限定されないのは勿論である。

［発明の効果］ 本発明に依る高電子移動度トランジスタに於いては、ア
ン・トープＩｎＧａＡｓチャネル層とｎ型１　ｎＡｌＡ
ｓ電子供給層との間にＰ型Ｉ　ｎＡｆＡｓ層を介挿した
構成になっている。

この構成を採ることに依って、全体のＩ　ｎＡｆＡｓ層
の層厚増加を僅少に抑えたまま、即ち、素子特性の劣化
を生ずることがない状態を維持しつつ、ｌ　ｎＧａＡｓ
系ＨＥ　Ｍ　Ｔのしきい値電圧を正に巳でエンハンスメ
ント・モード・トランジスタを得ることが可能となり、
従って、ＤＣＦＬ回路を容易に実現することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為のＨＥＭＴの要部切
断側面図、第２図はしきい値電圧■いとｐ型１　ｎＡｆ
Ａｓ層の厚さｄ、との関係を説明する為の線図、第３図
乃至第５図はしきい値電圧に於ける電気力線及び電位の
分布を説明する為の図であり、いずれの図に於いても、
（Ａ）が電気力線の方向を解説する為の説明図、また、
（Ｂ）がエネルギ・バンド・ダイヤグラム、第６図は第
４図の（Ｂ）と第５図の（Ｂ）とを重畳して表したエネ
ルギ・ハンド・ダイヤグラム、第７図は本発明一実施例
の要部切断側面図、第８図はＩｎＧａＡｓ系材料で構成
されたＨ　Ｅ　Ｍ　Ｔの従来例を説明する為の要部切断
側面図、第９図はＩｎＧａＡｓ系ＨＥ　Ｍ　Ｔに於ける
しきい値電圧■いを説明する為の線図、第１０図は前記
Ｐ型半導体層を形成することでショットキ障壁φ８を高
める技術をＩｎＧａＡｓ系ＨＥＭＴに適用した場合を説
明する為の要部切断側面図、第１１図はしきい値電圧■
５、のＰ型半導体層の厚さｄ、に対する依存性を説明す
る為の線図を表している。 図に於いて、１１は半絶縁性１ｎＰ基板、１１ＡはＩｎ
、Ａｆ！Ａｓハ゛ツファ層、１２はアン・ドープＩｎＧ
ａＡｓチャネル層、１３はｐ型ｒ　ｎＡｌ２Ａ５ｊｉ、
１４はｎ型１ｎＡｆｆｉＡｓ電子供給層、１５はソース
を掻、１６はドレイン電極、１７はゲート電極をそれぞ
れ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司

Claims (2)

【特許請求の範囲】
1. （１）アン・ドープＩｎＧａＡｓチャネル層及びｐ型Ｉ
   ｎＡｌＡｓ層及びｎ型ＩｎＡｌＡｓ電子供給層が順に積
   層されてなること を特徴とする高電子移動度トランジスタ。
2. （２）ソース・ゲート間並びにゲート・ドレイン間に形
   成された寄生抵抗低減用ｎ型不純物拡散領域 を備えてなることを特徴とする請求項１記載の高電子移
   動度トランジスタ。