JPH0415929A - Transistor of high electron mobility - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
チャネルを構成する半導体結晶としてＩ ｎＧａＡｓ混
晶を用いた高電子移動度トランジスタの改良に関し、
Ｉ ｎＡｆＡｓ層の厚さの増加を僅少に抑えなから、し
きい値電圧Ｖｔいを正にすることを目的とし、アン・ド
ープＩ ｎＧａＡｓチャ茅ル層及びＰ型Ｉ ｎＡ、１２
Ａｓ層及びｎ型１ｎＡｆｆＡｓ電子供給層が順に積層さ
れてなるよう構成する。[Detailed Description of the Invention] [Summary] Regarding the improvement of a high electron mobility transistor using an InGaAs mixed crystal as a semiconductor crystal constituting a channel, it is necessary to minimize the increase in the thickness of the InAfAs layer, For the purpose of making the value voltage Vt positive, an undoped I nGaAs layer and a P type I nA, 12
The structure is such that an As layer and an n-type 1nAffAs electron supply layer are laminated in this order.
本発明は、チャネルを構成する半導体結晶としてＩ ｎ
ＧａＡｓ混晶を用いた高電子移動度トランジスタ（ｈｉ
ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔ
ｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）の改良に関する。The present invention provides I n as a semiconductor crystal constituting a channel.
High electron mobility transistor (hi) using GaAs mixed crystal
gh electron mobility
Transistor: HEMT).
現在、例えばコンピュータなど、多（の電子機器に於い
て、その高速化に努力が払われている。Currently, efforts are being made to increase the speed of many electronic devices, such as computers.
それを実現するには、当然、構成要素である半導体素子
も高速化されなければならず、また、低消費電力である
ことも重要である。In order to achieve this, naturally the semiconductor elements that are the constituent elements must also be faster, and it is also important that they have low power consumption.
そのような半導体素子として、ＨＥＭＴが有望視され、
今後、その特性は更に向上されなければならない。HEMT is seen as a promising semiconductor device,
In the future, its characteristics must be further improved.
通常、ＨＥＭＴの構成材料としては、ＧａＡｓ系材料が
多用されてきた。然しなから、更なる高速比を図る為、
ＩｎＣａＡｓ系材料を用いることが行われつつある。Generally, GaAs-based materials have been frequently used as constituent materials for HEMTs. However, in order to achieve a higher speed ratio,
InCaAs-based materials are increasingly being used.
第８図はＩｎＧａＡｓ系材料で構成されたＨＥＭＴの従
来例を説明する為の要部切断側面図を表している。FIG. 8 shows a cutaway side view of essential parts for explaining a conventional example of a HEMT made of InGaAs-based material.
図に於いて、
ｌ は ＩｎＰ基＋反、
２はＩ ｎ ｏ、 ｓｚＡ １０．４１Ａ Ｓ バッフ
ァ層、３はア７−ドープＩ ｎ Ｏ，Ｓ：ｌＧ ａ ｏ
、 ４７Ａ Ｓチャネル層、
４はｎ型１ ｎ ｏ、 ｓｚＡ １ ｏ、 ａｇＡ Ｓ
電子供給層、５及び６はＡ ｕ Ｇ ｅ ／ Ａ ｕか
らなるソース電極及びドレイン電極、７は、１１からな
るゲート電極、８は２次元電子ガス層をそれぞれ示して
いる。In the figure, l is InP group + anti, 2 is Ino, szA 10.41A S buffer layer, 3 is A7-doped InO, S:lG ao
, 47A S channel layer, 4 is n-type 1 no, szA 1 o, agA S
An electron supply layer, 5 and 6 are source and drain electrodes made of A u G e /A u, 7 is a gate electrode made of 11, and 8 is a two-dimensional electron gas layer.
ＧａＡｓ系の電界効果トランジスタ（ｆｉｅｌｄ ｅ
ｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）でＬＳ
Ｉを構成する場合、最も有望な回路型式はＤＣＦＬ （
ｄｉｒｅｃｔ ｃｏｕｐｌｅｄＦＥＴ ｌｏｇｉｃ
）である。これはしきい値電圧が負であるデイプレッシ
ョン・モードＦＥＴを負荷素子に、また、しきい値電圧
が正であるエンハンスメント・モードＦＥＴをドライバ
にそれぞれ用いる回路であって、消費電力が小さく、し
かも、面積が小さい旨の利点をもっている。GaAs-based field effect transistor (field e
ffect transistor (FET)
When constructing I, the most promising circuit type is DCFL (
direct coupled FET logic
). This circuit uses a depletion mode FET with a negative threshold voltage as a load element and an enhancement mode FET with a positive threshold voltage as a driver, and has low power consumption. , has the advantage of small area.
ところで、ＨＥＭＴのしきい（ｆ電圧Ｖいは次式％式％
（］）
φ、：ゲート電極と電子供給層との間のショットキ障壁
高さ
ΔＥｃ ：を子供給層とチャネル層との間の伝導帯不連
続量
ＮＤ ：電子供給層のドーピング濃度
ｄ：を子供給層の厚さ
ε：電子供給層の誘電率
Ｉ ｎＧａＡｓ系ＨＥＭＴでは、ゲート電極とｎ型Ｉ
ｎ ｏ、 ｓｚＡ １ ｏ、 ａｓ Ａ Ｓ電子供給層
との間のショットキ障壁高さφ、は約０．５５ （ｅＶ
）であって、これはＧａＡｓ系ＨＥＭＴよりも低く、そ
して、逆にｎ型Ｉ ｎ ｏ、 ｓｚＡ １ ｏ、 ａａ
Ａ ｓ ｉｆ電子供給層アン°ドープＩ ｎ Ｏ，Ｓ３
Ｇ ａ ｏ、 ａｔＡ ｓチャネル層との間の伝導帯不
連続量ΔＥＣは０．５３（ｅＶ）と大きい為、式（１）
からも判るように、しきい値電圧Ｖｔｈは、０．０２
（Ｖ）程度以上にはなり得ない。通常、ＤＣＦＬ回路を
構成するには、しきい値ｔ 圧Ｖい≧０．１ （Ｖ）の
エンハンスメント・モードＦＥＴが必要であって、この
ことは、通常のＩｎＧａＡｓ系ＨＥＭＴに依ってＤＣＦ
Ｌ回路を構成するのは不可能であることを意味する。By the way, the HEMT threshold (f voltage V is the following formula % formula % (]) φ,: Schottky barrier height between the gate electrode and electron supply layer ΔEc: between the electron supply layer and the channel layer Conduction band discontinuity amount ND: Doping concentration of the electron supply layer d: Thickness of the electron supply layer ε: Dielectric constant I of the electron supply layer In an nGaAs-based HEMT, the gate electrode and the n-type I
The Schottky barrier height φ between the electron supply layer is approximately 0.55 (eV
), which is lower than that of GaAs-based HEMT, and conversely, n-type I no, szA 1 o, aa
A sif electron supply layer undoped I n O, S3
Since the conduction band discontinuity amount ΔEC between the G ao, atA s channel layer is as large as 0.53 (eV), Equation (1)
As can be seen, the threshold voltage Vth is 0.02
It cannot exceed level (V). Normally, to configure a DCFL circuit, an enhancement mode FET with a threshold value t and voltage V≧0.1 (V) is required, and this means that the DCFL circuit is
This means that it is impossible to configure an L circuit.
第９図はＩｎＧａＡｓ系ＨＥＭＴに於けるしきい値電圧
■いを説明する為の線図であり、縦軸にはしきい値電圧
■いを、また、横軸には電子供給層の厚さｄをそれぞれ
採っである。Figure 9 is a diagram for explaining the threshold voltage in an InGaAs HEMT, with the vertical axis representing the threshold voltage and the horizontal axis representing the thickness of the electron supply layer. d is taken respectively.
さて、しきい値電圧Ｖいを正にする為には、ショットキ
障壁φ、を高くすることが考えられる。Now, in order to make the threshold voltage V to be positive, it is conceivable to increase the Schottky barrier φ.
これまでに、ショットキ障壁φ、を高める為、ｎ型半導
体層上にＰ型半導体層を形成し、そこにゲート電極を形
成する技術が知られている。Hitherto, a technique is known in which a P-type semiconductor layer is formed on an n-type semiconductor layer and a gate electrode is formed therein in order to increase the Schottky barrier φ.
第１０図は前記Ｐ型半導体層を形成することでショット
キ障壁φ、を高める技術をＩｎＧａＡｓ系ＨＥＭＴに適
用した場合を説明する為の要部切断側面図を表し、第８
図に於いて用いた記号と同記号は同部分を表すか或いは
同し意味を持つものとする。FIG. 10 is a cross-sectional side view of a main part for explaining the case where the technique of increasing the Schottky barrier φ by forming the P-type semiconductor layer is applied to an InGaAs HEMT.
The same symbols as those used in the figures represent the same parts or have the same meaning.
図に於いて、９はｐ型Ｉ ｎ ｏ、 ｓｚＡ ｅ ０．
４８Ａ Ｓ電極コンタクト層を示している。In the figure, 9 is p-type I no, szA e 0.
48A S electrode contact layer is shown.
この場合のしきい値電圧Ｖｔｈは、
ｄｓｄｒ） ＮＡ ｄＰ ′ ） ・ ・
・ ・（２）ｄ、：ｎ型半導体層の厚さ
ｄｐ：ｐ型半導体層の厚さ
ＮＡ ：ｐ型半導体層のドーピング濃度で与えられる。The threshold voltage Vth in this case is: dsdr) NA dP ′) ・ ・
(2) d: Thickness of the n-type semiconductor layer dp: Thickness of the p-type semiconductor layer NA: Given by the doping concentration of the p-type semiconductor layer.
式（２）の場合、弐（１）の場合に比較して、しきい値
電圧■いを正側にずらすことが可能である。In the case of equation (2), it is possible to shift the threshold voltage to the positive side compared to the case of equation (1).
第１１図はしきい値電圧■いのｐ型半導体層の厚さｄ、
に対する依存性を説明する為の線図を表し、縦軸にはし
きい値電圧Ｖｔｈを、また、横軸にはｐ型半導体層の厚
さｄ、をそれぞれ採っである。Figure 11 shows the threshold voltage d, the thickness d of the p-type semiconductor layer,
The vertical axis represents the threshold voltage Vth, and the horizontal axis represents the thickness d of the p-type semiconductor layer.
尚、これはｎ型半導体層に於けるドーピング濃度をｌ
Ｘ １０ ” ［Ｃｍ−”） 、厚さを２００ （Ａｌ
トした場合である。Incidentally, this means that the doping concentration in the n-type semiconductor layer is
x 10” [Cm-”), thickness 200 (Al
This is the case when
ところで、このｎ型半導体層を設ける手段をとって、Ｖ
い−０，１（Ｖ〕を得ようとした場合、例えば、Ｐ型半
導体層に於ける不純物濃度が２×１０ ” （Ｃ１１１
−”）であれば、Ｐ型半導体層の厚さｄ。By the way, by providing this n-type semiconductor layer, V
When trying to obtain −0,1 (V), for example, if the impurity concentration in the P-type semiconductor layer is 2×10” (C111
-”), the thickness d of the P-type semiconductor layer.
は２９０〔人］、不純物濃度を５ Ｘ １０ ” （ｃ
１３）とした場合であれば１５０［人］が必要であり、
その結果、ｎ型半導体層とｎ型半導体層とを合わせた厚
さは、４９０〔人］及び３５０〔入〕になる。is 290 [people], and the impurity concentration is 5 x 10'' (c
13), 150 [people] are required,
As a result, the combined thicknesses of the n-type semiconductor layer and the n-type semiconductor layer are 490 [people] and 350 [people].
このように、ＩｎＡｆＡｓ層の厚さが増大すると、ゲー
ト容量は小さくなり、ＦＥＴの相互コンダクタンスｇ、
は低下することになる。これでは、相互コンダクタンス
ｇｍが大きいというＩｎＣ；ａＡｓ系ＨＥＭＴの特徴は
失われてしまう。Thus, as the thickness of the InAfAs layer increases, the gate capacitance decreases and the FET transconductance g,
will decrease. In this case, the feature of the InC;aAs HEMT that the mutual conductance gm is large is lost.
前記したところから判るように、ＩｎＣ；ａＡｓ系ＨＥ
ＭＴでは、Ｉ ｎＡｆＡｓ層の厚さを増加させることな
くしきい値電圧Ｖいを正側にずらせる手段が必要である
。As can be seen from the above, InC; aAs-based HE
In MT, a means is needed to shift the threshold voltage V to the positive side without increasing the thickness of the InAfAs layer.
本発明は、ｌ ｎＡｆＡｓ層、の厚さの増加を僅少に抑
えながら、しきい値電圧Ｖいを正にしようとする。The present invention attempts to make the threshold voltage V positive while minimizing the increase in the thickness of the lnAfAs layer.
［課題を解決するための手段〕
第１図は本発明の詳細な説明する為のＨＥＭＴの要部切
断側面図を表している。[Means for Solving the Problems] FIG. 1 shows a cutaway side view of a main part of a HEMT for explaining the present invention in detail.
図に於いて、１１は半絶縁性１ｎＰ基板、１１ＡはＩ
ｎ Ａ Ｉ Ａ ｓ ｙ＜ ノア ｙ層、１２は７：／
−ドープＩ ｎＧａＡｓチャネル層、１３はＰ型ＩｎＡ
ｊ！Ａｓ層、１４はｎ型ＩｎＡｊ２Ａｓ電子供給層、１
５はソース電極、１６はドレイン電極、１７はゲート電
極をそれぞれ示している。In the figure, 11 is a semi-insulating 1nP substrate, 11A is an I
n A I A s y< Noah y layer, 12 is 7:/
- Doped InGaAs channel layer, 13 is P-type InA
j! As layer, 14 is n-type InAj2As electron supply layer, 1
Reference numeral 5 indicates a source electrode, 16 a drain electrode, and 17 a gate electrode.
図示のように、本発明では、Ｐ型ＩｎＡｆｆｉＡｓ層１
３を表面側ではなく、チャネル層１２と電子供給層１４
との間に介挿する。As shown in the figure, in the present invention, a P-type InAffiAs layer 1
3 is not on the surface side, but on the channel layer 12 and the electron supply layer 14.
be inserted between.
前記したところから、本発明に依る高電子移動度トラン
ジスタに於いては、
（１）アン・ドープＩｎＧａＡｓチャネル層（例えばア
ン・ドープＩｎＧａＡｓチャネル層１２）及びｐ型１
ｎＡｆＡｓ層（例えばＰ型１ｎＡｊ２Ａｓ層１３）及び
ｎ型１ｎＡｆｆｉＡｓ電子供給層（例えばｎ型１ ｎＡ
ｊ２Ａｓ電子供給層１４）が順に積層されてなるか、
或いは、
（２） 該（１） に於いて、ソース・ゲート間並び
にゲート・ドレイン間に形成された寄生抵抗低減用ｎ型
不純物拡散領域（例えばｎ゛型不純物拡散領域２６）を
備える
構成になっている。From the above, in the high electron mobility transistor according to the present invention, (1) an undoped InGaAs channel layer (for example, undoped InGaAs channel layer 12) and a p-type 1
nAfAs layer (e.g. P-type 1nAj2As layer 13) and n-type 1nAffiAs electron supply layer (e.g. n-type 1nA
(2) In (1), an n-type impurity diffusion region for reducing parasitic resistance formed between the source and gate and between the gate and drain ( For example, the structure includes an n-type impurity diffusion region 26).
［作用〕
第１図に見られるＨＥＭＴに於けるしきい値電圧■いは
、
（ｄＰ ” ＋２ｄＮ ｄｒ ） 〕 ・
・ ・ ・（３）で与えられる。[Effect] The threshold voltage in HEMT seen in Figure 1 is (dP ” +2dN dr )] ・
・ ・ ・It is given by (3).
第２図は式（３）から得られるしきい値電圧ｖｔｔｔの
Ｐ型Ｉ ｎＡｆｆｉＡｓ層１３の厚さｄ、に対する依存
性を説明する為の線図を表し、縦軸にはしきい値電圧■
いを、また、横軸にはｐ型Ｉ ｎＡｌＡｓ層１３の厚さ
ｄ、をそれぞれ採っである。FIG. 2 is a diagram for explaining the dependence of the threshold voltage vttt obtained from equation (3) on the thickness d of the P-type InAffiAs layer 13, and the vertical axis is the threshold voltage
In addition, the thickness d of the p-type InAlAs layer 13 is plotted on the horizontal axis.
ここで、Ｖｔｈ＝０．１ （Ｖ）を得るためには、ｐ型
１ｎＡＩ！、ＡｓＮ１３に於ける不純Ｍ度Ｎ。Here, in order to obtain Vth=0.1 (V), p-type 1nAI! , impurity M degree N in AsN13.
−２Ｘ １０ ＋８ ｒｃ「’３ ｉの場合には厚さｄ
Ｐ＝５５Ｅ人］、不純物濃度ＮＡ ＝５ＸＩＯＩＢｊｃ
ｍ−３）ノ場合には厚さｄＰ ＝２５ Ｃ人〕である。-2X 10 +8 rc ''3 In case of i, thickness d
P = 55E people], impurity concentration NA = 5XIOIBjc
m-3), the thickness dP = 25 C).
この結果、全体として、厚さは２５５〔人〕、或いは、
２２５〔入〕となり、従来の技術に依る場合に比較する
と、膜厚の増加は僅少に抑えることができる。As a result, the total thickness is 255 [people], or
225 [in], and the increase in film thickness can be suppressed to a small extent compared to the case using conventional technology.
この理由は、表面側にＰ型半導体層を介在させた場合に
於けるしきい値電圧■いのずれ、即ち、式（１）と式（
２）との差Δ■いが、
ΔＶ−ｈ−＋−（ＮＡｄｐ ” ２Ｎｏ ｄｓ ｄｒ
）２ ε
・・・・（４）
であるのに対し、本発明では、
・ ・ ・ ・（５）
と表され、常に、
ΔＶｔ５−ｚ＞ΔＶ （１，−（
であることに依る。The reason for this is the difference in the threshold voltage when a P-type semiconductor layer is interposed on the surface side, that is, the difference between equation (1) and equation (
2), ΔV−h−+−(NAdp ” 2No ds dr
)2 ε...(4), whereas in the present invention, it is expressed as...(5), and depends on the fact that ΔVt5-z>ΔV(1,-().
前記しなところから、本発明に於けるＰ型半導体層の作
用は明らかであるが、理解を容易にする為、ここで、そ
の作用を定性的に説明しよう。Although the function of the P-type semiconductor layer in the present invention is clear from the above, in order to facilitate understanding, the function will be qualitatively explained here.
第３図乃至第５図はしきい値電圧に於ける電気力線及び
電位の分布を説明する為のものであり、第３図はｎ型１
ｎＡＡＡｓ層 ｎＧａＡｓ構造の場合、第４図はｐ型
１ ｎ Ａ ｉ＋ Ａ ｓ ／ ｎ型■ｎＡＩ！。Figures 3 to 5 are for explaining the electric lines of force and potential distribution at the threshold voltage, and Figure 3 is for n-type 1
nAAAs layer In the case of nGaAs structure, Figure 4 shows p-type 1 n A i+ A s / n-type ■nAI! .
Ａｓ／ＩｎＧａＡｓ構造の場合、第５図は本発明に於け
るｎ型Ｉ ｎ Ａ Ｉ！ Ａ ｓ ／ ｐ型ＩｎＡｆＡ
ｓ／Ｉ ｎＧａＡｓ１ｉ造の場合であって、いずれの図
に於いても、（Ａ）が電気力線の方向を解説する為の説
明図を、また、（Ｂ）が電位分布を説明する為の線図を
表している。尚、簡明にする為、ショットキ障壁の高さ
φ、及び伝導帯不連続量ΔＥｃは等しいものとする。In the case of the As/InGaAs structure, FIG. 5 shows the n-type I n A I! in the present invention. As/p-type InAfA
In the case of s/I nGaAs1i structure, (A) is an explanatory diagram for explaining the direction of electric lines of force, and (B) is an explanatory diagram for explaining the potential distribution. It represents a line diagram. For the sake of simplicity, it is assumed that the Schottky barrier height φ and the conduction band discontinuity amount ΔEc are equal.
さて、ＩｎＧａＡｓチャネル層中にキャリヤは存在しな
いので、ヘテロ界面を横切る電気力線も存在せず、電位
分布はへテロ界面で水平になっている。このときのゲー
ト電圧について検討するのであるが、ノーマリ・オフ形
ＦＥＴであるから、ゲート電圧は正になっていなければ
ならない。Now, since there are no carriers in the InGaAs channel layer, there are no lines of electric force crossing the heterointerface, and the potential distribution is horizontal at the heterointerface. The gate voltage at this time will be considered, but since this is a normally off type FET, the gate voltage must be positive.
先ず、第３図に見られる構造のものについて考える。ｎ
型Ｉ ｎ Ａ Ｉ！、 Ａ ｓ 電子供給層中に存在す
る正電荷（ドナー）から発する電気力線はゲート電極に
終端することから、ゲート電極の電位はＩｎＧａＡｓチ
ャネル層番こ於け６電位よりも低くなっている。従って
、■いくＯであり、ノーマリ・オフ形ＦＥＴにはならな
い。First, consider the structure shown in FIG. n
Type I n A I! , A s Since lines of electric force emitted from positive charges (donors) present in the electron supply layer terminate at the gate electrode, the potential of the gate electrode is lower than the potential of the InGaAs channel layer. Therefore, it is 0, and it does not become a normally-off type FET.
次に、第４図に見られる構造のものについて考える。ド
ナーから発する電気力線は、やはりゲート電極の方へ向
かうが、Ｐ型ＩｎＡｎＡｓ層中の負電荷（アクセプタ）
がｎ型１ｎＡｆＡｓ電子供給層中の正電荷より多い場合
、これらの電気力線はＰ型１ｎＡｆＡｓ層中で終端する
。電気力線の終端が完了する位置（エネルギ・ハンド・
ダイヤグラムに於ける点Ａ）までは電位が下がり続け、
その位置を越えると今度はゲート電極から発する電気力
線が余ったアクセプタに終端する為、電気力線の向きは
逆になり、電位は上昇する。この電位の上昇分が下降分
を上回ればゲート電極の電位は正となり、ノーマリ・オ
フ形ＦＥＴが実現される。Next, consider the structure shown in FIG. The electric lines of force emitted from the donor still go towards the gate electrode, but the negative charge (acceptor) in the P-type InAnAs layer
is more than the positive charges in the n-type 1nAfAs electron supply layer, these electric lines of force terminate in the p-type 1nAfAs layer. The position where the electric line of force ends (energy, hand,
The potential continues to decrease until point A) in the diagram.
Beyond that position, the lines of electric force emitted from the gate electrode end at the remaining acceptor, so the direction of the lines of electric force is reversed and the potential increases. If the increase in potential exceeds the decrease in potential, the potential of the gate electrode becomes positive, and a normally-off type FET is realized.
次に、第５図に見られる構造のものについて考える。こ
の場合、ｐ型ＩｎＡｆｆｉＡｓ層中の負電荷に終端すべ
き電気力線は、ｎ型ＩｎＡｆｆｉＡｓ電子供給層中のド
ナーから発生する。若し、アクセプタの量がドナーより
も多ければ、ゲート電極からも電気力線が延び出る。何
れにせよ、電気力線は全域に於いてチャネルの方向を向
いていて、ゲート電極の電位は正である。即ち、ノーマ
リ・オフ形ＦＥＴとなるものである。Next, consider the structure shown in FIG. In this case, electric lines of force that should terminate in negative charges in the p-type InAffiAs layer are generated from donors in the n-type InAffiAs electron supply layer. If the amount of acceptors is larger than that of donors, electric lines of force will extend from the gate electrode as well. In any case, the electric lines of force are directed toward the channel over the entire region, and the potential of the gate electrode is positive. That is, it is a normally-off type FET.
第４図の構造と第５図の構造との相違点を更に説明しよ
う。Let us further explain the differences between the structure of FIG. 4 and the structure of FIG. 5.
第４図の構造の場合、電位はｐ型１ ｎＡｆＡｓ層中で
一旦低下してから上昇するのに対し、第５図、即ち、本
発明の場合、電位は上昇し続けている。この為、第４図
の構造にあっては、ｐ型ＩｎＡｅＡｓ層の多くの部分が
、−旦低下した電位を上昇させる為に無駄に使用されて
いるが、本発明の構造に於いては、効率良く電位が上昇
することから、ｐ型１ｎＡｆｆｉＡｓ層の層厚は薄くて
済むのである。In the structure shown in FIG. 4, the potential once drops in the p-type 1 nAfAs layer and then rises, whereas in the structure shown in FIG. 5, that is, in the case of the present invention, the potential continues to rise. For this reason, in the structure shown in FIG. 4, a large portion of the p-type InAeAs layer is wasted in order to raise the potential that has already dropped, but in the structure of the present invention, Since the potential increases efficiently, the p-type 1nAffiAs layer only needs to be thin.
第６図は第４図の（Ｂ）と第５図の（Ｂ）とを重畳して
表した線図であり、勿論、破線が第４図の（Ｂ）に相当
するものである。FIG. 6 is a diagram in which (B) in FIG. 4 and (B) in FIG. 5 are superimposed, and the broken line corresponds to (B) in FIG. 4, of course.
この図からも明らかであるが、同じしきい値電圧■いを
得ようとすると、第４図の構造のものでは、Ｉ ｎＡＡ
Ａｓ層をｄだけ厚く形成することが必要となる。As is clear from this figure, if one tries to obtain the same threshold voltage, the structure shown in FIG.
It is necessary to form the As layer thicker by d.
〔実施例］
第７図は本発明一実施例の要部切断側面図を表している
。[Embodiment] FIG. 7 shows a cutaway side view of essential parts of an embodiment of the present invention.
図に於いて、
２１は半絶縁性１ｎＰ基板、
２２はＩ ｎ Ｏ，ＳＥＡ １２ ｏ、 ａｓＡ Ｓ
ハ’ ７フア層、２３はＩ ｎ ｏ、 ｓ＋Ｇ ａ ０
．４７Ａ Ｓチャネル層、２４はｐ型１ ｎ ｏ、 ｓ
ｚＡ ｌ ｏ、 ａｓＡ ｓ Ｊｉｇ、２５はｎ型Ｉ
ｎ ｏ、 ｓｚＡ Ｑ ｏ、 ４ｅＡ Ｓ電子供給層、
２６はｎ゛型不純物拡散領域、
２７はソース電極、
２８はドレイン電極、
２９はゲート電極
をそれぞれ示している。In the figure, 21 is a semi-insulating 1nP substrate, 22 is InO, SEA 12o, asA S
C' 7th layer, 23 is I no, s+G a 0
．． 47A S channel layer, 24 is p-type 1 no, s
zA lo, asA s Jig, 25 is n-type I
no, szA Q o, 4eA S electron supply layer,
26 is an n-type impurity diffusion region, 27 is a source electrode, 28 is a drain electrode, and 29 is a gate electrode.
前記諸部分に関する主要なデータを例示すると次の通り
である。Examples of main data regarding the various parts are as follows.
■ バッファ層２２について
厚さ：３０００ （人］
■ チャネル層２３について
厚さ：５００（人〕
■ Ｐ型Ｉ ｎ ｏ、 ｓｚＡ １ ｏ、 ａｎＡ Ｓ
層２４について厚さ：５５１入〕
不純物：Ｂｅ
不純物濃度ＮＡ ： ２ Ｘ １０ ′８（ｃｍ−３
：■ 電子供給層２５について
厚さ：２００ （人〕
不純物：Ｓｉ
不純物濃度Ｎ。： ｌ Ｘ １０ ” （ｃｍ−’）■
ｎ゛型不純物拡散領域２６について形成技術：イオン
注入法
不純物：Ｓｉ
不純′！＃Ｊ濃度： ２ Ｘ １０ ” ［ｃｍ−３３
■ ソース電極２７及びトレイン電極２８について
材料： Ａ ｕ Ｇ ｅ ／ Ａ ｕ
（７）ゲート電極２９について
材料：Ａ１
本実施例は、従来から多用されているＨＥＭＴに関する
技術を適用し、安定に製造することができるので、次に
、それを説明する。■ Thickness of buffer layer 22: 3000 (people) ■ Thickness of channel layer 23: 500 (people) ■ P-type I no, szA 1 o, anA S
Thickness of layer 24: 551 pieces] Impurity: Be Impurity concentration NA: 2 x 10'8 (cm-3
: ■ Thickness of electron supply layer 25: 200 (people) Impurity: Si Impurity concentration N: l x 10''(cm-') ■
Formation technique for n-type impurity diffusion region 26: Ion implantation method Impurity: Si impurity'! #J concentration: 2 x 10” [cm-33
■ Materials for the source electrode 27 and train electrode 28: A u G e / A u (7) Material for the gate electrode 29: A1 This example applies technology related to HEMT that has been widely used in the past to ensure stable manufacturing. It can be done, so let me explain it next.
（１） 例えば、分子線エピタキシャル成長（ｍｏｌ
ｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ
）法、或いは、有機金属化学気相成長（ｍｅｔａｌｏｒ
ｇａｎｉｃ ｃｈｅｍｉｃａｌｖａｐｏｕｒ ｄｅ
ｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を適用することに依
り、基板２１上にバッファ層２２、チャネル層２３、ｐ
型１ｎｏ、５ｚＡｊ２ｏ、＜５Ａｓｌｌｉ２４、電子供
給層２５を順に形成する。(1) For example, molecular beam epitaxial growth (mol
ecular beam epitaxy:MBE
) method, or metalorganic chemical vapor deposition (metalor) method.
Ganic chemical vapor de
By applying the MOCVD method, a buffer layer 22, a channel layer 23, a p
Molds 1no, 5zAj2o, <5Aslli24, and electron supply layer 25 are formed in this order.
（２）適宜；こメサ・エツチングを行うなどして素子間
分離を行う。(2) Appropriately: Isolate elements by performing mesa etching or the like.
（３） イオン注入法を適用することに依り、ソース
・ゲート間、及び、ゲート ドし・イン間にＳｌイオン
の打ち込みを行ない、ｎ°型不純物拡散領域２６を形成
する。尚、これは寄生抵抗を低減させる為であることは
云うまでもない。(3) By applying the ion implantation method, Sl ions are implanted between the source and the gate and between the gate and the gate to form an n° type impurity diffusion region 26. It goes without saying that this is to reduce parasitic resistance.
（４） フォト・リソグラフィ技術に於けるレジスト
・プロセス、真空蒸着法、リフト・オフ法などを適用す
ることに依り、ソース電極２７及びドレイン電極２８を
形成する。(4) The source electrode 27 and the drain electrode 28 are formed by applying a resist process in photolithography, a vacuum evaporation method, a lift-off method, or the like.
（５）再び、フォト・リソグラフィ技術に於けるレジス
ト・プロセス、真空蒸着法、リフト・オフ法などを通用
することに依り、ゲート電極２９を形成する。(5) Again, the gate electrode 29 is formed by using a resist process in photolithography, a vacuum evaporation method, a lift-off method, or the like.
本発明に依るＨＥＭＴを製造する工程は前記説明したと
ころに限定されないのは勿論である。It goes without saying that the steps for manufacturing the HEMT according to the present invention are not limited to those described above.
［発明の効果］
本発明に依る高電子移動度トランジスタに於いては、ア
ン・トープＩｎＧａＡｓチャネル層とｎ型１ ｎＡｌＡ
ｓ電子供給層との間にＰ型Ｉ ｎＡｆＡｓ層を介挿した
構成になっている。[Effects of the Invention] In the high electron mobility transistor according to the present invention, an untopped InGaAs channel layer and an n-type 1 nAlA
It has a structure in which a P-type InAfAs layer is interposed between the s-electron supply layer and the s-electron supply layer.
この構成を採ることに依って、全体のＩ ｎＡｆＡｓ層
の層厚増加を僅少に抑えたまま、即ち、素子特性の劣化
を生ずることがない状態を維持しつつ、ｌ ｎＧａＡｓ
系ＨＥ Ｍ Ｔのしきい値電圧を正に巳でエンハンスメ
ント・モード・トランジスタを得ることが可能となり、
従って、ＤＣＦＬ回路を容易に実現することができる。By adopting this configuration, the increase in the thickness of the entire InAfAs layer can be suppressed to a small extent, that is, while maintaining a state without deterioration of device characteristics,
It is now possible to obtain an enhancement mode transistor by setting the threshold voltage of the system HEMT to exactly the same value.
Therefore, a DCFL circuit can be easily realized.
第１図は本発明の詳細な説明する為のＨＥＭＴの要部切
断側面図、第２図はしきい値電圧■いとｐ型１ ｎＡｆ
Ａｓ層の厚さｄ、との関係を説明する為の線図、第３図
乃至第５図はしきい値電圧に於ける電気力線及び電位の
分布を説明する為の図であり、いずれの図に於いても、
（Ａ）が電気力線の方向を解説する為の説明図、また、
（Ｂ）がエネルギ・バンド・ダイヤグラム、第６図は第
４図の（Ｂ）と第５図の（Ｂ）とを重畳して表したエネ
ルギ・ハンド・ダイヤグラム、第７図は本発明一実施例
の要部切断側面図、第８図はＩｎＧａＡｓ系材料で構成
されたＨ Ｅ Ｍ Ｔの従来例を説明する為の要部切断
側面図、第９図はＩｎＧａＡｓ系ＨＥ Ｍ Ｔに於ける
しきい値電圧■いを説明する為の線図、第１０図は前記
Ｐ型半導体層を形成することでショットキ障壁φ８を高
める技術をＩｎＧａＡｓ系ＨＥＭＴに適用した場合を説
明する為の要部切断側面図、第１１図はしきい値電圧■
５、のＰ型半導体層の厚さｄ、に対する依存性を説明す
る為の線図を表している。
図に於いて、１１は半絶縁性１ｎＰ基板、１１ＡはＩｎ
、Ａｆ！Ａｓハ゛ツファ層、１２はアン・ドープＩｎＧ
ａＡｓチャネル層、１３はｐ型ｒ ｎＡｌ２Ａ５ｊｉ、
１４はｎ型１ｎＡｆｆｉＡｓ電子供給層、１５はソース
を掻、１６はドレイン電極、１７はゲート電極をそれぞ
れ示している。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司Fig. 1 is a cross-sectional side view of the main part of the HEMT for explaining the present invention in detail, and Fig. 2 shows the threshold voltage ■ and p-type 1 nAf.
Figures 3 to 5 are diagrams for explaining the relationship with the thickness d of the As layer, and Figures 3 to 5 are diagrams for explaining the electric lines of force and potential distribution at the threshold voltage. Even in the figure,
(A) is an explanatory diagram for explaining the direction of electric lines of force, and
(B) is an energy band diagram, FIG. 6 is an energy hand diagram that is a superimposition of (B) in FIG. 4 and (B) in FIG. 5, and FIG. 7 is an embodiment of the present invention. Fig. 8 is a cutaway side view of the main part of the example, and Fig. 8 is a cutaway side view of the main part to explain a conventional example of the HEMT made of InGaAs-based material. A diagram for explaining the threshold voltage, and FIG. 10 is a cutaway side view of the main part for explaining the case where the technique of increasing the Schottky barrier φ8 by forming the P-type semiconductor layer is applied to an InGaAs HEMT. Figure 11 shows the threshold voltage■
5 is a diagram for explaining the dependence of 5 on the thickness d of the P-type semiconductor layer. In the figure, 11 is a semi-insulating 1nP substrate, 11A is an In
, Af! As thick layer, 12 is undoped InG
aAs channel layer, 13 is p-type r nAl2A5ji,
Reference numeral 14 indicates an n-type 1nAffiAs electron supply layer, 15 indicates a source, 16 indicates a drain electrode, and 17 indicates a gate electrode. Patent applicant: Fujitsu Ltd. Representative Patent Attorney Shoji Aitani
Claims (2)
ｎＡｌＡｓ層及びｎ型ＩｎＡｌＡｓ電子供給層が順に積
層されてなること を特徴とする高電子移動度トランジスタ。(1) Undoped InGaAs channel layer and p-type I
A high electron mobility transistor comprising an nAlAs layer and an n-type InAlAs electron supply layer stacked in this order.
成された寄生抵抗低減用ｎ型不純物拡散領域 を備えてなることを特徴とする請求項１記載の高電子移
動度トランジスタ。(2) The high electron mobility transistor according to claim 1, further comprising an n-type impurity diffusion region for reducing parasitic resistance formed between the source and the gate and between the gate and the drain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11858090A JPH0415929A (en) | 1990-05-10 | 1990-05-10 | Transistor of high electron mobility |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP11858090A JPH0415929A (en) | 1990-05-10 | 1990-05-10 | Transistor of high electron mobility |
Publications (1)
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|---|---|
| JPH0415929A true JPH0415929A (en) | 1992-01-21 |
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ID=14740111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11858090A Pending JPH0415929A (en) | 1990-05-10 | 1990-05-10 | Transistor of high electron mobility |
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| Country | Link |
|---|---|
| JP (1) | JPH0415929A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277358A (en) * | 2004-03-26 | 2005-10-06 | Ngk Insulators Ltd | Semiconductor multilayer structure, transistor element, and method of manufacturing the same |
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| JP2013123074A (en) * | 2013-02-01 | 2013-06-20 | Toyota Motor Corp | Semiconductor device and method of manufacturing the same |
| US9184271B2 (en) | 2004-07-20 | 2015-11-10 | Toyota Jidosha Kabushiki Kaisha | III-V HEMT devices |
-
1990
- 1990-05-10 JP JP11858090A patent/JPH0415929A/en active Pending
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| US9735260B2 (en) | 2004-07-20 | 2017-08-15 | Toyota Jidosha Kabushiki Kaisha | III-V HEMT devices |
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