JP2616634B2 - Field effect transistor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はＳｉ材料デバイスでは動
作不可能なマイクロ波ミリ波の領域にて、良好な動作を
行う化合物半導体材料を用いた電界効果トランジスタの
構造に関するもので、特にヘテロ接合により形成される
２次元電子ガスをチャネルとして動作する２次元電子ガ
ス電界効果トランジスタのウェハ積層構造に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a field effect transistor using a compound semiconductor material which performs well in a microwave and millimeter wave region which cannot operate with a Si material device. The present invention relates to a wafer laminated structure of a two-dimensional electron gas field effect transistor that operates using a two-dimensional electron gas formed as a channel.

【０００２】[0002]

【従来の技術】近年、ＩｎＧａＡｓやＩｎＧａＡｓＰ等
の三元及び四元混晶半導体が注目を浴びる様になった
が、中でもＩｎＰ基板に格子整合をするＩｎＧａＡｓは
光デバイスのみならず、各種電界効果トランジスタ材料
として有望であり、特に、ＩｎＰやＩｎＡｌＡｓとのヘ
テロ界面での２次元電子ガスを用いた電界効果トランジ
スタの研究も盛んになりつつある。ＩｎＧａＡｓが電子
輸送デバイスとしても有望視されている理由としてはＧ
ａＡｓ等と比較した場合、（１）電子のピーク速度が大
きい、（２）電子の低電界移動度が大きい、（３）オー
ミック電極がとりやすくコンタクト抵抗が小さい、
（４）電子速度のより大きなオーバーシュトが期待でき
る、（５）谷間散乱に起因する雑音が小さい、（６）絶
縁物との界面特性が比較的良い、等を挙げることがで
き、更に、上述の２次元電子ガスデバイスが実現できる
ことも大きな理由の一つである。2. Description of the Related Art In recent years, ternary and quaternary mixed crystal semiconductors such as InGaAs and InGaAsP have attracted attention. Among them, InGaAs lattice-matched to an InP substrate is not only an optical device but also various field effect transistors. It is promising as a material, and in particular, research on a field effect transistor using a two-dimensional electron gas at a hetero interface with InP or InAlAs is also becoming active. The reason why InGaAs is also promising as an electron transport device is that G
When compared with aAs or the like, (1) the peak speed of electrons is large, (2) the low electric field mobility of electrons is large, (3) an ohmic electrode is easily formed and the contact resistance is small,
(4) Excessive overshoot of electron velocity can be expected, (5) Noise due to valley scattering is small, (6) Interface characteristics with insulator are relatively good, and the like. One of the major reasons is that the two-dimensional electron gas device can be realized.

【０００３】現在、このＩｎＧａＡｓ／ＩｎＡｌＡｓ界
面の２元電子ガスを用いた電界効果トランジスタは高性
能マイクロ波ミリ波素子として有望視され各方面で研究
開発が為されている。特に低雑音素子としてはその有効
性は実験レベルで確認されており、例えばアイ・イー・
イー・イー・マイクロウェーヴ・アンド・ガイディッド
・ウェーヴ・レターズ、第１巻、第５号、１１４頁（Ｉ
ＥＥＥ ＭＩＣＲＯＷＡＶＥ ＡＮＤ ＧＵＩＤＥＤ
ＷＡＶＥ ＬＥＴＴＥＲＳ、ＶＯＬ．１、ＮＯ．５、
Ｐ．１１４）にドゥーら（Ｋ．Ｈ．Ｄｕｈ ｅｔ ａ
ｌ．）に報告されているように、室温下て、９４ＧＨｚ
に於ける雑音指数１．２ｄＢ、付随利得７．２ｄＢが確
認されるまでに至っている。At present, a field-effect transistor using a binary electron gas at the InGaAs / InAlAs interface is regarded as a promising high-performance microwave / millimeter-wave device, and research and development are being carried out in various fields. In particular, its effectiveness as a low-noise element has been confirmed at the experimental level.
Ee Microwave and Guided Wave Letters, Vol. 1, No. 5, p. 114 (I
EEE MICROWAVE AND GUIDED
WAVE LETTERS, VOL. 1, NO. 5,
P. 114 (KH Duh et a)
l. ) At room temperature, as reported in
, A noise figure of 1.2 dB and an accompanying gain of 7.2 dB have been confirmed.

【０００４】図１１にその従来例の構造図及び図１２に
その伝導帯のエネルギーバンドダイアグラムを示す。こ
れらはＩｎＰ基板上に格子整合する系、すなわちＩｎ
_{0 . 53} Ｇａ_{0 . 4 7} Ａｓ／Ｉｎ_{0 . 5 2} Ａｌ_{0 . 4 8}
となるようにＩｎ組成を規定した材料系でデバイスを作
製している。この系ではＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓ
層に２次元電子ガスが形成されるが、尚一層の特性向上
を意図して、例えばアイ・イー・イー・イー・エレクト
ロン・デバイス・レターズ、第１０巻、第３号、１１４
頁（ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ Ｌ
ＥＴＴＥＲＳ、ＶＯＬ．１０、ＮＯ．３、Ｐ．１１４）
にングら（Ｇ．Ｉ．ＮＧ ｅｔ ａｌ．）に報告されて
いるように、チャネルＩｎＧａＡｓ層部分のＩｎ組成を
０．５３より大きい値に設定し、デバイス特性を向上さ
せようとする試みが為されている。但し、ＩｎＰ基板と
Ｉｎ組成０．５３以上のＩｎＧａＡｓでは格子不整が存
在し、結晶成長上可能な膜厚がＩｎ組成比によって限定
されるため、ＩｎＧａＡｓチャネルの厚みが制御され
る。図１３にその構造図、図１４にそのバンドダイアグ
ラムを示す。FIG. 11 shows a structural diagram of the conventional example, and FIG. 12 shows an energy band diagram of the conduction band. These are lattice-matched systems on InP substrates, ie, InP
_{0. 53 Ga 0. 4 7} As / In 0. 5 2 Al 0. 4 8
A device is manufactured using a material system in which the In composition is defined so as to be as follows. In ₀ In this _{system. 5 3 Ga 0. 4 7} As
Although a two-dimensional electron gas is formed in the layer, in order to further improve the characteristics, for example, IEE Electron Device Letters, Vol. 10, No. 3, 114
Page (IEEE ELECTRON DEVICE L
ETTERS, VOL. 10, NO. 3, p. 114)
As reported by N. Ning et al. (GING et al.), Attempts have been made to improve the device characteristics by setting the In composition of the channel InGaAs layer to a value larger than 0.53. Have been. However, in the InP substrate and InGaAs having an In composition of 0.53 or more, lattice irregularity is present, and the thickness that can be grown for crystal growth is limited by the In composition ratio, so that the thickness of the InGaAs channel is controlled. FIG. 13 shows its structure, and FIG. 14 shows its band diagram.

【０００５】また、ＩｎＧａＡｓチャネル中にＩｎＡｓ
の薄層を挿入し、閉じこめ効果の高い二次元電子層を形
成することを意図したデバイスが、電子情報通信学会技
術研究報告 第９１巻、３２１号、１３頁に於いて赤崎
らにより報告されている。Further, InAs is formed in an InGaAs channel.
A device intended to form a two-dimensional electronic layer having a high confinement effect by inserting a thin layer of is reported by Akasaki et al. In IEICE Technical Report Vol. 91, No. 321, p. I have.

【０００６】[0006]

【発明が解決しようとする課題】従来例で述べたＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ接合２次元電子ガストランジスタ
はＩｎＧａＡｓ層をチャネルとする。ＩｎＰ基板に格子
整合させる場合にはＩｎＧａＡｓ中のＩｎ組成は０．５
３であるが、０．５３以上に設定しても結晶にミスフィ
ット転移が生じない膜圧範囲内であれば結晶に歪が導入
された形で良好な結晶が得られる。チャネル電子の有効
電子質量をできるだけ小さくしようとするならばＩｎＡ
ｓにしてしまうのが有効であるが、ミスフィット転移が
生じない臨界膜厚との兼ね合いからチャネル電子がこの
量子井戸に溜まりきらず、良好な２次元電子ガスチャネ
ルを形成しにくい。逆にＩｎＧａＡｓの電子は低電界領
域では高速動作を実現しているが、約１０ＫＶ／ｃｍ以
上の高電界領域になるとＧａＡｓ材料に於ける電子のド
リフト速度と大きな違いはなくなり、一般に、チャネル
電子速度の向上を、その最大メリットとするこの材料系
デバイスのメリットはなくなる。すなわち、高電界中で
は、ＩｎＧａＡｓを２次元電子ガスチャネルとした電界
効果トランジスタはＧａＡｓチャネルに比べ、高速動作
は保証されなくなる。SUMMARY OF THE INVENTION InA described in the conventional example
An lAs / InGaAs junction two-dimensional electron gas transistor uses an InGaAs layer as a channel. When lattice-matched to an InP substrate, the In composition in InGaAs is 0.5
Although it is 3, even if it is set to 0.53 or more, within a film pressure range where misfit transition does not occur in the crystal, a good crystal can be obtained in a form in which strain is introduced into the crystal. If the effective electron mass of channel electrons is to be as small as possible, InA
Although it is effective to set it to s, channel electrons are not accumulated in this quantum well due to the critical film thickness that does not cause misfit transition, and it is difficult to form a good two-dimensional electron gas channel. On the other hand, InGaAs electrons realize high-speed operation in a low electric field region, but in a high electric field region of about 10 KV / cm or more, there is no significant difference from the electron drift velocity in the GaAs material. There is no longer any merit of this material-based device, with the improvement being the greatest merit. That is, in a high electric field, a field effect transistor using InGaAs as a two-dimensional electron gas channel cannot guarantee high-speed operation as compared with a GaAs channel.

【０００７】[0007]

【課題を解決するための手段】高電界に於ける電子のド
リフト速度はＩｎＰ材料に於いてはＩｎＧａＡｓを大き
く上回る。７ＫＶ／ｃｍ以下の低電界に於いてはＩｎＰ
中の電子の速度は例えば５ＫＶ／ｃｍの電界に於いてＧ
ａＡｓ中の２×１０⁷ ｃｍ／ｓｅｃ、ＩｎＧａＡｓ中の
３×１０⁷ ｃｍ／ｓｅｃに比べ１．３×１０⁷ ｃｍ／ｓ
ｅｃと小さいが、約８ＫＶ／ｃｍ付近でＩｎＧａＡｓ中
のそれを上回り、１０ＫＶ／ｃｍのもとでは２×１０⁷
ｃｍ／ｓｅｃを越えるドリフト速度を示す。図１０にＧ
ａＡｓ、Ｉｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓ及びＩｎＰ材料
に於ける電子のドリフト速度の電界強度依存性を示す。SUMMARY OF THE INVENTION The drift speed of electrons in a high electric field is much higher than that of InGaAs in InP materials. In a low electric field of 7 KV / cm or less, InP
The velocity of the electrons inside is, for example, G in an electric field of 5 KV / cm.
2 × 10 in ^{aAs 7 cm / sec, 1.3 ×} 10 7 cm / s compared to 3 × 10 ⁷ cm / sec in InGaAs
ec, which is higher than that in InGaAs around 8 KV / cm, and 2 × 10 ^{7 at} 10 KV / cm.
It shows a drift speed exceeding cm / sec. G in FIG.
_{aAs, In 0. 5 3 Ga} 0. showing the electric field strength dependence of the in electron drift velocity in the _{4 7} As and InP materials.

【０００８】本発明ではＩｎＡｌＡｓ／ＩｎＧａＡｓ系
及びＩｎＡｌＡｓ／ＩｎＰ系２次元電子ガス電界効果ト
ランジスタに於いて、基本的にはＩｎＰをチャネル材料
としながらもチャネル内で最も電子の溜まる箇所にＩｎ
ＧａＡｓ層を挿入し、走行電子の速度向上を図る。又、
高電界に於いてはチャネル中の電子がＩｎＰ層に遷移す
るような構造の設計を意図したものである。In the present invention, in a two-dimensional electron gas field effect transistor of the InAlAs / InGaAs type and the InAlAs / InP type, basically, while using InP as a channel material, InP is formed at a position where electrons are most accumulated in the channel.
A GaAs layer is inserted to improve the speed of traveling electrons. or,
It is intended to design a structure in which electrons in the channel transition to the InP layer under a high electric field.

【０００９】本発明による電界効果トランジスタは、バ
ッファ層、ノンドープチャネル層、ｎ型不純物がドープ
された電子供給層がこの順で積層された電界効果トラン
ジスタに於いて、前記ノンドープチャネル層は、ＩｎＰ
層、Ｉｎ_X Ｇａ_{1 - X} Ａｓ層、ＩｎＰ層の３層がこの順
で前記バッファ層から前記電子供給層にむかう方向に積
層された構造であると共に、０．４＜ｘ≦１を充たすこ
とを特徴とする。In a field effect transistor according to the present invention, a buffer layer, a non-doped channel layer, and an electron supply layer doped with an n-type impurity are stacked in this order.
Layer, an In _x Ga ₁ -x As layer, and an InP layer are stacked in this order in a direction from the buffer layer to the electron supply layer, and satisfy 0.4 <x ≦ 1. It is characterized by.

【００１０】または、本発明の電界効果トランジスタの
別の構造は、前記ノンドープチャネル層は、ＩｎＰ層、
Ｉｎ_{X 1} Ｇａ_{1 - X 1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａ
ｓ層、ＩｎＰ層の４層がこの順で前記バッファ層から前
記電子供給層にむかう方向に積層された構造であると共
に、０．４＜ｘ１＜ｘ２≦１を充たすことを特徴とす
る。Alternatively, another structure of the field effect transistor according to the present invention is that the non-doped channel layer is an InP layer,
In _{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} A
It has a structure in which four layers of an s layer and an InP layer are laminated in this order from the buffer layer to the electron supply layer, and satisfies 0.4 <x1 <x2 ≦ 1.

【００１１】または、本発明の電界効果トランジスタの
別の構造は、前記ノンドープチャネル層は、ＩｎＰ層、
Ｉｎ_{X 1} Ｇａ_{1 - X 1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａ
ｓ層、ＩｎＰ層の４層がこの順で前記バッファ層から前
記電子供給層にむかう方向に積層された構造であると共
に、０．４＜ｘ２＜ｘ１≦１を充たすことを特徴とす
る。Alternatively, another structure of the field effect transistor according to the present invention is that the non-doped channel layer is an InP layer,
In _{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} A
It has a structure in which four layers of an s layer and an InP layer are stacked in this order from the buffer layer to the electron supply layer, and satisfies 0.4 <x2 <x1 ≦ 1.

【００１２】更に、本発明の電界効果トランジスタの別
の構造は、前記ノンドープチャネル層は、ＩｎＰ層、Ｉ
ｎ_{X 1} Ｇａ_{1 - X 1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａｓ
層、Ｉｎ_{X 3} Ｇａ_{1 - X 3} Ａｓ層、ＩｎＰ層の５層がこ
の順で前記バッファ層から前記電子供給層にむかう方向
に積層された構造であると共に、０．４＜ｘ２＜ｘ１≦
１及び０．４＜ｘ３＜ｘ１≦１を充たすことを特徴とす
る。Further, in another structure of the field effect transistor of the present invention, the non-doped channel layer is an InP layer,
n _{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} As
Layer, an In _{X 3} Ga _{1 -X 3} As layer, and an InP layer are stacked in this order in a direction from the buffer layer to the electron supply layer, and 0.4 <x2 <x1 ≦
1 and 0.4 <x3 <x1 ≦ 1.

【００１３】または、本発明の電界効果トランジスタの
別の構造は、前記ノンドープチャネル層は、ＩｎＰ層、
Ｉｎ_{X 1} Ｇａ_{1 - X 1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａ
ｓ層、Ｉｎ_{X 3} Ｇａ_{1 - X 3} Ａｓ層、ＩｎＰ層の５層が
この順で前記バッファ層から前記電子供給層にむかう方
向に積層された構造であると共に、０．４＜ｘ１＜ｘ２
≦１及び０．４＜ｘ３＜ｘ２≦１を充たすことを特徴と
する。Alternatively, another structure of the field effect transistor according to the present invention is that the non-doped channel layer is an InP layer,
In _{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} A
An s layer, an In _{X 3} Ga _{1 -X 3} As layer, and an InP layer have a structure in which five layers are stacked in this order from the buffer layer to the electron supply layer, and 0.4 <x1 <x2
≦ 1 and 0.4 <x3 <x2 ≦ 1.

【００１４】または、本発明の電界効果トランジスタの
別の構造は、前記ノンドープチャネル層は、ＩｎＰ層、
Ｉｎ_{X 1} Ｇａ_{1 - X 1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａ
ｓ層、Ｉｎ_{X 3} Ｇａ_{1 - X 3} Ａｓ層、ＩｎＰ層の５層が
この順で前記バッファ層から前記電子供給層にむかう方
向に積層された構造であると共に、０．４＜ｘ１＜ｘ３
≦１及び０．４＜ｘ２＜ｘ３≦１を充たすことを特徴と
する。Alternatively, another structure of the field effect transistor according to the present invention is that the non-doped channel layer is an InP layer,
In _{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} A
An s layer, an In _{X 3} Ga _{1 -X 3} As layer, and an InP layer have a structure in which five layers are stacked in this order from the buffer layer to the electron supply layer, and 0.4 <x1 <x3
≦ 1 and 0.4 <x2 <x3 ≦ 1.

【００１５】[0015]

【作用】チャネル中の２次元電子は量子井戸中で均一に
分布するものではなく、チャネルからみて電子供給層側
並びに基板側の両界面付近は必然的に電子の存在確率は
低くなる。従ってこの付近のＩｎ組成はあえて大きくせ
ずとも２次元電子ガス濃度や電子の実効ドリフト速度に
大きな影響を与えない。The two-dimensional electrons in the channel are not uniformly distributed in the quantum well, and the existence probability of electrons is inevitably low near the interface between the electron supply layer and the substrate when viewed from the channel. Therefore, the In composition in the vicinity does not significantly affect the two-dimensional electron gas concentration or the effective drift velocity of electrons even if it is not intentionally increased.

【００１６】本発明に於いてはＩｎＧａＡｓチャネル中
の表面側、基板側にＩｎＰ層を配することで良好な歪の
無い結晶構造のままで量子井戸を形成する。量子井戸の
中央に位置するＩｎＧａＡｓ層は、チャネルの電子濃度
の向上、チャネルを走行する全電子の平均ドリフト速度
の向上を可能にし、該ＩｎＧａＡｓ中のＩｎ組成を大き
く設定することで電子のドリフト速度の更なる向上がな
される。In the present invention, by arranging an InP layer on the surface side and the substrate side in the InGaAs channel, a quantum well can be formed with a good crystal structure without distortion. The InGaAs layer located at the center of the quantum well enables an improvement in the electron concentration of the channel and an increase in the average drift speed of all the electrons traveling in the channel. The electron drift speed can be improved by setting the In composition in the InGaAs to be large. Is further improved.

【００１７】また、該ＩｎＧａＡｓ層部分をＩｎ組成の
異なるいくつかの層に分割することで量子井戸中の電子
の分布中心を変更することが可能である。Further, by dividing the InGaAs layer into several layers having different In compositions, it is possible to change the distribution center of electrons in the quantum well.

【００１８】又、デバイスの高電界動作の際は、加速さ
れてホットになった電子はノンドープＩｎＰチャネル層
中に遷移し、高いドリフト速度で走行し、デバイス特性
を向上させることを意図してＩｎＰチャネル層の厚みを
充分な電子濃度が得られる値に設定することも可能であ
る。When the device is operated in a high electric field, the electrons which have become accelerated and become hot transition into the non-doped InP channel layer, travel at a high drift speed, and improve the device characteristics. It is also possible to set the thickness of the channel layer to a value at which a sufficient electron concentration can be obtained.

【００１９】チャネル中のＩｎＰ層はＩｎ組成ｘ＝０．
５２に設定したＩｎＡｌＡｓと格子整合するため歪の無
い良好な結晶のまま量子井戸を形成する役目をも果たし
ている。The InP layer in the channel has an In composition x = 0.
Since it is lattice-matched with InAlAs set at 52, it also plays a role of forming a quantum well with good crystals without distortion.

【００２０】[0020]

【実施例】本発明の実施例を図面を参照しながら詳細に
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described in detail with reference to the drawings.

【００２１】実施例１ 図１に本発明（請求項１）を適用した半導体装置の構造
の１例を表わす主要部の断面図を示す。Embodiment 1 FIG. 1 is a sectional view of a main part showing an example of the structure of a semiconductor device to which the present invention (claim 1) is applied.

【００２２】半絶縁性ＩｎＰ基板１１上にノンドープＩ
ｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ層１２が８００ｎｍの厚さ
で、第１のノンドープＩｎＰチャネル層１３ａが５ｎｍ
の厚さで、ノンドープＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓチ
ャネル層１３ｂが５ｎｍの厚さで、第２のノンドープＩ
ｎＰチャネル層１３ｃが５ｎｍの厚さで、ノンドープＩ
ｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓスペーサ層１４が３ｎｍの
厚さで、２×１０^{1 8}ｃｍ^{- 3} 濃度にｎ型にＳｉドープ
されたＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ電子供給層１５が
３０ｎｍの厚さで、ノンドープＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 8} Ａｓショットキー層１６が２０ｎｍの厚さで、
５×１０^{1 8} ｃｍ^{- 3} の濃度にｎ型ＳｉドープされたＩ
ｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓキャップ層１７が３０ｎｍ
の厚さで、それぞれ例えば有機金属化学堆積法（ＭＯＣ
ＶＤ法）により順次結晶成長される。Non-doped I on a semi-insulating InP substrate 11
n _{0. 5 2} Al _0. In _{4 8} As layer 12 is 800nm thick, a first undoped InP channel layer 13a is 5nm
In thickness, an undoped an In _0. In _{5 3} Ga _{0. 4 7} As channel layer 13b is 5nm thick, a second non-doped I
The nP channel layer 13c has a thickness of 5 nm,
_{.. n 0 5 2 Al 0} 4 at ₈ As spacer layer 14 is 3nm ^{thick, 2 × 10 1 8 cm -} .. 3 In 0 which is Si-doped n-type to a concentration _{5 2} Al _{0 4 8} As electronic a thickness of the supply layer 15 is 30 nm, a non-doped in _{0. 5 2} Al
_The 0.48 As Schottky layer 16 has a thickness of 20 nm,
N-type Si-doped I at a concentration of 5 × 10 ¹⁸ cm ⁻³
_{n 0. 5 3 Ga 0.} 4 7 As cap layer 17 is 30nm
, Respectively, for example, metal organic chemical vapor deposition (MOC)
(VD method).

【００２３】ｎ型ＩｎＧａＡｓキャップ層１７上にオー
ミック電極であるソース電極１８及びドレイン電極１９
がＡｕＧｅとＮｉの蒸着及びそれに続く熱処理アロイに
よって形成されており、オーミック電極１８、１９間に
ノンドープＩｎＡｌＡｓショットキー層１６の途中まで
エッチング除去されたリセス領域内部にＴｉとＰｔとＡ
ｕにより構成されるショットキーゲート電極２０が形成
されている。A source electrode 18 and a drain electrode 19 as ohmic electrodes are formed on the n-type InGaAs cap layer 17.
Is formed by vapor deposition of AuGe and Ni and subsequent heat treatment alloy, and Ti, Pt, and A are formed between the ohmic electrodes 18 and 19 in the recessed region which is partially removed by etching in the non-doped InAlAs Schottky layer 16.
A Schottky gate electrode 20 composed of u is formed.

【００２４】本実施例の電界効果トランジスタに於いて
は、チャネル層を前記第１、第２のＩｎＰ層１３ａ、１
３ｃ及びノンドープＩｎＧａＡｓ層１３ｂで形成される
量子井戸中に２次元電子ガスが主として形成され、この
２次元電子ガスをチャネルとして動作する。２次元電子
ガスはある分布をもってこの３層に跨る量子井戸に存在
するが、両界面付近に比べるとチャネルの中央付近であ
るノンドープＩｎＧａＡｓ層１３ｂ中に電子分布の中心
は存在する。従って、走行電子の多くはこのＩｎ濃度を
反映して高速動作し、デバイスの特性向上に寄与する。In the field effect transistor of this embodiment, the channel layer is formed by the first and second InP layers 13a, 13a,
A two-dimensional electron gas is mainly formed in the quantum well formed by the 3c and the non-doped InGaAs layer 13b, and the two-dimensional electron gas operates as a channel. The two-dimensional electron gas exists in the quantum wells extending over the three layers with a certain distribution, but the center of the electron distribution exists in the non-doped InGaAs layer 13b near the center of the channel as compared with the vicinity of both interfaces. Therefore, most of the traveling electrons operate at high speed by reflecting the In concentration, which contributes to the improvement of device characteristics.

【００２５】図２に本実施例に於けるデバイスの構造の
ゲート直下の伝導帯のエネルギーのバンドダイアグラム
及び電子の分布状態を、チャネル中のＩｎ組成比と対応
させて示す。FIG. 2 shows the band diagram of the energy of the conduction band immediately below the gate and the distribution of electrons in the structure of the device according to the present embodiment, corresponding to the In composition ratio in the channel.

【００２６】チャネルに用いられている第１のノンドー
プＩｎＰ層１３ａと第２のノンドープＩｎＰ層１３ｃの
間に設定されているノンドープＩｎＧａＡｓ層１３ｂの
Ｉｎ組成は本実施例に於いてはＩｎＰと格子整合するよ
うに、０．５３に設定したが、本発明はこの第２のノン
ドープＩｎＧａＡｓ層１３ｂに於けるＩｎ組成比をこの
値に限定するものではなく、歪層としてミスフィット転
移が発生しない範囲に於いては該Ｉｎ組成比を更に大き
くすることが可能である。また、そのＩｎ組成比を逆に
０．５３より小さい値に選んでも良い。The In composition of the non-doped InGaAs layer 13b set between the first non-doped InP layer 13a and the second non-doped InP layer 13c used in the channel is lattice-matched with InP in this embodiment. However, in the present invention, the In composition ratio in the second non-doped InGaAs layer 13b is not limited to this value, but is set within a range where misfit transition does not occur as a strained layer. In this case, it is possible to further increase the In composition ratio. Alternatively, the In composition ratio may be selected to a value smaller than 0.53.

【００２７】実施例２ 図３に本発明（請求項２）の半導体装置の構造の１例を
表わす断面図を示す。Embodiment 2 FIG. 3 is a sectional view showing an example of the structure of a semiconductor device according to the present invention (claim 2).

【００２８】半絶縁性ＩｎＰ基板１１１上にノンドープ
Ｉｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ層１１２が８００ｎｍの
厚さで、第１のノンドープＩｎＰ層１１３ａが３ｎｍ、
第１のノンドープＩｎ_{0 . 9} Ｇａ_{0 . 1} Ａｓ層１１３ｂ
が５ｎｍの厚さで、第２のノンドープＩｎ_{0 . 5 3} Ｇａ
_{0 . 4 7} Ａｓ層１１３ｃが４ｎｍの厚さで、第２のノン
ドープＩｎＰ層１１３ｄが３ｎｍの厚さで、ノンドープ
Ｉｎ_{0 . 5 2} Ａｌ_{0 .4 8} Ａｓスペーサ層１１４が３ｎ
ｍの厚さで、２×１０^{1 8} ｃｍ^{- 3} の濃度にｎ型にＳｉ
ドープされたＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ電子供給層
１１５が３０ｎｍの厚さで、ノンドープＩｎ_{0 . 5 2} Ａ
ｌ_{0 . 4 8} Ａｓショットキー層１１６が２０ｎｍの厚さ
で、５×１０^{1 8} ｃｍ^{- 3} の濃度にｎ型Ｓｉドープされ
たＩｎ_{0. 5 3} Ｇａ_{0 . 4 7} Ａｓキャップ層１１７が３
０ｎｍの厚さで、それぞれ有機金属化学堆積法（ＭＯＣ
ＶＤ法）により順次結晶成長される。[0028] In the semi-insulating InP substrate 111 the undoped In _{0 on. 5 2 Al 0. 4 8} As layer 112 is 800nm thick, the first undoped InP layer 113a is 3 nm,
The first undoped _{In 0. 9 Ga 0. 1} As layer 113b
In There a 5nm thick, a second non-doped In _{0. 5 3} Ga
_{0. 4 7} As layer 113c is at a thickness of 4 nm, a thickness of the second non-doped InP layer 113d is 3 nm, a non-doped _{In 0. 5 2 Al 0 .4} 8 As spacer layer 114 is 3n
m to a concentration of 2 × 10 ¹⁸ cm ⁻³ and n-type Si
Doped an In _0. In _{5 2} Al _{0. 4 8} As electron supply layer 115 is 30nm thick, non-doped In _{0. 5 2} A
_. l _{0 4 8} As Schottky layer 116 is 20nm ^{thick, 5 × 10 1 8 cm -} . In 0. 5 3 Ga 0 , which is n-type Si-doped to a concentration of ³ _{4 7} As capping layer 117 is 3
At a thickness of 0 nm, each is made of metal organic chemical vapor deposition (MOC).
(VD method).

【００２９】ｎ型ＩｎＧａＡｓキャップ層１１７上にソ
ース電極１１８、ドレイン電極１１９がＡｕＧｅとＮｉ
の蒸着及び熱処理によるアロイによる形成されており、
該オーミック電極間にノンドープＩｎＡｌＡｓショット
キー層１１６の途中までエッチング除去されたリセス中
にＴｉとＰｔとＡｕにより構成されるショットキーゲー
ト電極１２０が形成されている。The source electrode 118 and the drain electrode 119 are formed on the n-type InGaAs cap layer 117 by AuGe and Ni.
Formed by alloy by vapor deposition and heat treatment,
A Schottky gate electrode 120 made of Ti, Pt, and Au is formed between the ohmic electrodes in a recess etched and removed halfway through the non-doped InAlAs Schottky layer 116.

【００３０】本実施例の電界効果トランジスタに於いて
は、前記第１、第２のノンドープＩｎＰ層それぞれ１１
３ａ、１１３ｄ、及び、前記第１、第２のノンドープＩ
ｎＧａＡｓ層それぞれ１１３ｂ、１１３ｃで形成される
量子井戸中に２次元電子ガスが形成され、この２次元電
子ガスをチャネルとして動作する。２次元電子ガスはあ
る分布をもってこの４層に跨る量子井戸に存在するが、
両界面付近に比べるとチャネルの中央付近である第１の
ノンドープＩｎＧａＡｓ層１１３ｂ中、乃至第２のノン
ドープＩｎＧａＡｓ層１１３ｃの中に電子分布の中心は
存在する。 第１のノンドープＩｎＧａＡｓ層１１３ｂ
に於けるＩｎ組成が第２のノンドープＩｎＧａＡｓ層１
１３ｃのＩｎ組成である０．５３を越える０．９に設定
している。量子井戸の構造をこのようにすることでそこ
に蓄積するチャネル電子の中心はチャネルの基板側のノ
ンドープＩｎＧａＡｓ層１１３ｂに存在することにな
り、デバイスの動作バイアスがピンチオフ近傍で動作す
るように設定される際は有効な電子分布となる。走行電
子の多くはチャネルのこのようなＩｎ濃度分布を反映し
て高速動作し、デバイスの特性向上を保証する。In the field-effect transistor of this embodiment, the first and second non-doped InP layers are 11
3a, 113d and the first and second non-doped I
A two-dimensional electron gas is formed in a quantum well formed by the nGaAs layers 113b and 113c, and the two-dimensional electron gas operates as a channel. The two-dimensional electron gas exists in the quantum wells extending over these four layers with a certain distribution,
The center of the electron distribution exists in the first non-doped InGaAs layer 113b near the center of the channel and in the second non-doped InGaAs layer 113c as compared with the vicinity of both interfaces. First non-doped InGaAs layer 113b
In composition in the second non-doped InGaAs layer 1
The In composition of 13c is set to 0.9, which exceeds 0.53. By making the structure of the quantum well in this way, the center of the channel electrons accumulated therein exists in the non-doped InGaAs layer 113b on the substrate side of the channel, and the operation bias of the device is set to operate near pinch-off. In this case, an effective electron distribution is obtained. Most of the traveling electrons operate at a high speed by reflecting such an In concentration distribution of the channel, thereby guaranteeing an improvement in device characteristics.

【００３１】図４に本実施例に於けるデバイス構造のゲ
ート直下のバンドダイアグラム及び電子の分布状態を、
チャネル中のＩｎ組成比と対応させて示す。FIG. 4 shows a band diagram immediately below the gate and a distribution state of electrons in the device structure in this embodiment.
It is shown corresponding to the In composition ratio in the channel.

【００３２】チャネルに用いられているＩｎＧａＡｓ層
１１３ｂ、１１３ｃのＩｎ組成は本実施例に於いては第
２のノンドープＩｎＧａＡｓ層１１３ｃについては格子
整合の０．５３、第１のノンドープＩｎＧａＡｓ層１１
３ｂに付いては０．９に設定したが、本発明はこれらの
第１、第２のノンドープＩｎＧａＡｓ層に於けるＩｎ組
成比をこの値に限定するものではなく、それぞれの層の
Ｉｎ組成比ｘ１、ｘ２の大小関係ｘ１＞ｘ２が保証され
ているならば、歪層としてミスフィット転移が発生しな
い範囲に於いて該Ｉｎ組成比を適宣変更することが可能
である。逆に、第２のノンドープＩｎＧａＡｓ層１１３
ｃについてはそのＩｎ組成比を０．５３より小さい値に
選んでも良い。２つのＩｎＧａＡｓ層の歪の方向が逆の
場合には、全体として歪が暖和されるので、チャネルの
臨界膜厚は増加し、トータルのチャネル膜厚を大きくす
ることが可能となる。In this embodiment, the In composition of the InGaAs layers 113b and 113c used in the channel is 0.53 of lattice matching for the second non-doped InGaAs layer 113c, and the first non-doped InGaAs layer 11c is
3b was set to 0.9, but the present invention does not limit the In composition ratio in the first and second non-doped InGaAs layers to this value, but the In composition ratio of each layer. If the magnitude relationship x1> x2 of x1 and x2 is guaranteed, the In composition ratio can be appropriately changed within a range where misfit transition does not occur as a strained layer. Conversely, the second non-doped InGaAs layer 113
As for c, the In composition ratio may be selected to a value smaller than 0.53. When the strain directions of the two InGaAs layers are opposite, the strain is moderated as a whole, so that the critical film thickness of the channel increases, and the total channel film thickness can be increased.

【００３３】実施例３ 本発明（請求項３）の半導体装置の構造の１例を示す。
構造は図３と同じであるが第１と第２のＩｎＧａＡｓ層
の組成の関係が実施例２とは異っている。Embodiment 3 An example of the structure of a semiconductor device according to the present invention (claim 3) will be described.
Although the structure is the same as that of FIG. 3, the relationship between the compositions of the first and second InGaAs layers is different from that of the second embodiment.

【００３４】半絶縁性ＩｎＰ基板１１１上にノンドープ
Ｉｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ層１１２が８００ｎｍの
厚さで、第１のノンドープＩｎＰ層チャネル１１３ａが
３ｎｍ、第１のノンドープＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａ
ｓ層１１３ｂが５ｎｍの厚さで、第２のノンドープＩｎ
_{0 . 9} Ｇａ_{0 . 1} Ａｓ層１１３ｃが４ｎｍの厚さで、第
２のノンドープＩｎＰ層１１３ｄが３ｎｍの厚さで、ノ
ンドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8} Ａｓスペーサ層１１
４が３ｎｍの厚さで、２×１０^{1 8} ｃｍ^{- 3} の濃度にｎ
型にＳｉドープされたＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ電
子供給層１１５が３０ｎｍの厚さで、ノンドープＩｎ
_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓショットキー層１１６が２０
ｎｍの厚さで、５×１０^{1 8} ｃｍ^{- 3} の濃度にｎ型にＳ
ｉドープされたＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓキャップ
層１１７が３０ｎｍの厚さで、それぞれ例えば有機金属
化学堆積法（ＭＯＣＶＤ法）により順次結晶成長され
る。The semi-insulating InP substrate 111 doped In over _{0. 5 2} Al _0. In _{4 8} As layer 112 is 800nm thick, the first undoped InP layer channel 113a is 3 nm, the first non-doped In _{0. 5 3} Ga _{0. 4 7} A
The s-layer 113b is 5 nm thick and has a second non-doped In
_{0. 9} Ga _{0. 1} As layer 113c is at a thickness of 4 nm, a thickness of the second non-doped InP layer 113d is 3 nm, a non-doped _{In 0. 5 2 Al 0.} 4 8 As spacer layer 11
4 is 3 nm thick and has a concentration of 2 × 10 ¹⁸ cm ⁻³
In ₀ the mold to the _Si-doped. In _{5 2} Al _{0. 4 8} As electron supply layer 115 is 30nm thick, doped In
_{0. 5 2 Al 0. 4} 8 As Schottky layer 116 is 20
S with n-type thickness of 5 × 10 ¹⁸ cm ^-3
i doped an In _0. In _{5 3} Ga _{0. 4 7} As cap layer 117 is 30nm thick are sequentially grown by the respective metal organic chemical deposition method (MOCVD method).

【００３５】ｎ型ＩｎＧａＡｓキャップ層１１７上にソ
ース電極１１８、ドレイン電極１１９がＡｕＧｅとＮｉ
の蒸着及び熱処理によるアロイによる形成されており、
該オーミック電極間にノンドープＩｎＡｌＡｓショット
キー層１１６の途中までエッチング除去されたリセス中
にＴｉとＰｔとＡｕにより構成されるショットキーゲー
ト電極１２０が形成されている。A source electrode 118 and a drain electrode 119 are formed on the n-type InGaAs cap layer 117 by AuGe and Ni.
Formed by alloy by vapor deposition and heat treatment,
A Schottky gate electrode 120 made of Ti, Pt, and Au is formed between the ohmic electrodes in a recess etched and removed halfway through the non-doped InAlAs Schottky layer 116.

【００３６】本実施例の電界効果トランジスタに於いて
は、前記第１、第２のノンドープＩｎＰ層それぞれ１１
３ａ、１１３ｄ、及び、前記第１、第２のノンドープＩ
ｎＧａＡｓ層それぞれ１１３ｂ、１１３ｃで形成される
量子井戸中に２次元電子ガスが形成され、この２次元電
子ガスをチャネルとして動作する。２次元電子ガスはあ
る分布をもってこの４層に跨る量子井戸に存在するが、
両界面付近に比べるとチャネルの中央付近である第１の
ノンドープＩｎＧａＡｓ層１１３ｂ、乃至第２のノンド
ープＩｎＧａＡｓ層１１３ｃ中に電子分布の中心は存在
する。In the field effect transistor of this embodiment, each of the first and second non-doped InP layers is 11
3a, 113d and the first and second non-doped I
A two-dimensional electron gas is formed in a quantum well formed by the nGaAs layers 113b and 113c, and the two-dimensional electron gas operates as a channel. The two-dimensional electron gas exists in the quantum wells extending over these four layers with a certain distribution,
The center of the electron distribution exists in the first non-doped InGaAs layer 113b and the second non-doped InGaAs layer 113c which are near the center of the channel as compared with the vicinity of both interfaces.

【００３７】第２のノンドープＩｎＧａＡｓ層１１３ｃ
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層１
１３ｂのＩｎ組成である０．５３を越える０．９に設定
している。量子井戸の構造をこのようにすることでそこ
に蓄積するチャネル電子の中心はチャネルの表面側のノ
ンドープＩｎＧａＡｓ層１１３ｃに存在することにな
り、デバイスの動作バイアスが比較的大電流で動作する
ように設定される際は有効な電子分布となる。走行電子
の多くはチャネルのこのようなＩｎ濃度分布を反映して
高速動作し、デバイスの特性向上を保証する。Second non-doped InGaAs layer 113c
In composition in the first non-doped InGaAs layer 1
The In composition of 13b is set to 0.9, which exceeds 0.53. By making the structure of the quantum well in this way, the center of the channel electrons accumulated there exists in the non-doped InGaAs layer 113c on the surface side of the channel, and the operation bias of the device operates with a relatively large current. When set, the electron distribution becomes effective. Most of the traveling electrons operate at a high speed by reflecting such an In concentration distribution of the channel, thereby guaranteeing an improvement in device characteristics.

【００３８】図５に本実施例に於けるデバイス構造のゲ
ート直下のバンドダイアグラム及び電子の分布状態を、
チャネル中のＩｎ組成比と対応させて示す。FIG. 5 shows a band diagram and a distribution state of electrons immediately below the gate of the device structure in this embodiment.
It is shown corresponding to the In composition ratio in the channel.

【００３９】チャネルに用いられているＩｎＧａＡｓ層
１１３ｂ、１１３ｃのＩｎ組成は本実施例に於いては第
１のノンドープＩｎＧａＡｓ層１１３ｂについては格子
整合の０．５３、第２のノンドープＩｎＧａＡｓ層１１
３ｃに付いては０．９に設定したが、本発明はこれらの
第１、第２のノンドープＩｎＧａＡｓ層に於けるＩｎ組
成比をこの値に限定するものではなく、それぞれの層の
Ｉｎ組成比ｘ１、ｘ２の大小関係ｘ１＜ｘ２が保証され
ているならば、歪層としてミスフィット転移が発生しな
い範囲に於いて該Ｉｎ組成比を適宣変更することが可能
である。逆に、第１のノンドープＩｎＧａＡｓ層１１３
ｂについてはそのＩｎ組成比を０．５３より小さい値に
選んでも良い。こうすることでチャネルの臨界膜厚は増
加し、トータルのチャネル膜厚を大きくすることが可能
となる。In the present embodiment, the In composition of the InGaAs layers 113b and 113c used in the channel is 0.53 of lattice matching for the first non-doped InGaAs layer 113b, and the second non-doped InGaAs layer 11c of the first non-doped InGaAs layer 113b.
3c was set to 0.9, but the present invention does not limit the In composition ratio in the first and second non-doped InGaAs layers to this value, but the In composition ratio of each layer. If the magnitude relationship x1 <x2 of x1 and x2 is guaranteed, the In composition ratio can be appropriately changed within a range where misfit transition does not occur as a strained layer. Conversely, the first non-doped InGaAs layer 113
As for b, the In composition ratio may be selected to a value smaller than 0.53. By doing so, the critical thickness of the channel increases, and the total channel thickness can be increased.

【００４０】実施例４ 図６に本発明（請求項４）の半導体装置の構造の１例を
表わす断面図を示す。Embodiment 4 FIG. 6 is a sectional view showing an example of the structure of a semiconductor device according to the present invention (claim 4).

【００４１】半絶縁性ＩｎＰ基板２１１上にノンドープ
Ｉｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ層２１２が例えば８００
ｎｍの厚さで、第１のノンドープＩｎＰ層２１３ａが３
ｎｍの厚さで、第１のノンドープＩｎ_{0 . 9} Ｇａ_{0 . 1}
Ａｓ層２１３ｂが３ｎｍの厚さで、第２のノンドープＩ
ｎ_{0 . 7} Ｇａ_{0 . 3} Ａｓ層２１３ｃが３ｎｍの厚さで、
第３のノンドープＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓ層２１
３ｄが３ｎｍの厚さで、第２のノンドープＩｎＰ層２１
３ｅが３ｎｍの厚さで、ノンドープＩｎ_{0 . 52} Ａｌ
_{0 . 4 8} Ａｓスペーサ層２１４が３ｎｍの厚さで、２×
１０^{1 8} ｃｍ^{- 3}ｎ型にドープされたＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 8} Ａｓ電子供給層２１５が３０ｎｍの厚さで、ノ
ンドープＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓショットキー層
２１６が２０ｎｍの厚さで、例えば５×１０^{1 8} ｃｍ
^{- 3} の濃度にｎ型にＳｉドープされたＩｎ_{0 . 5 3} Ｇａ
_{0 . 4 7} Ａｓキャップ層２１７が３０ｎｍの厚さで、そ
れぞれ有機金属化学堆積法（ＭＯＣＶＤ法）により順次
結晶成長される。The non-doped In ₀ on a semi-insulating InP substrate _{211. 5 2 Al 0. 4} 8 As layer 212, for example 800
nm, and the first non-doped InP layer 213a has a thickness of 3 nm.
of nm in thickness, a first undoped In _{0. 9} Ga _{0. 1}
As layer 213b is 3 nm thick and has a second non-doped I
In _{n 0. 7 Ga 0. 3} As layer 213c is 3nm thick,
The third non-doped _{In 0. 5 3 Ga 0.} 4 7 As layer 21
3d has a thickness of 3 nm and the second non-doped InP layer 21
3e is a thickness of 3 nm, a non-doped In _{0. 52} Al
_The 0.48 As spacer layer 214 is 3 nm thick and 2 ×
10 ¹⁸ cm ⁻³ n-type doped In _0.52 Al
_{0.4 8} As electron supply layer 215 is 30nm thick, non-doped _{In 0. 5 2 Al 0.} 4 8 As Schottky layer 216 of 20nm in thickness, for example 5 × 10 ^{1 8} cm
_^-. A concentration of ³ were Si doped n-type an In _{0 5 3} Ga
_The 0.47 As cap layer 217 is grown to a thickness of 30 nm by a metal organic chemical vapor deposition (MOCVD) method.

【００４２】ｎ型ＩｎＧａＡｓキャップ層２１７上にソ
ース電極２１８、ドレイン電極２１９がＡｕＧｅとＮｉ
の蒸着及びそれに続く熱処理アロイ工程により形成され
ており、該オーミック電極間にノンドープＩｎＡｌＡｓ
ショットキー層２１６の途中までエッチング除去された
リセス領域内部にＴｉとＰｔとＡｕにより構成されたシ
ョットキーゲート電極２２０が形成されている。A source electrode 218 and a drain electrode 219 are formed on the n-type InGaAs cap layer 217 by using AuGe and Ni.
Of non-doped InAlAs between the ohmic electrodes.
A Schottky gate electrode 220 made of Ti, Pt, and Au is formed in the recess region which has been etched to some extent in the Schottky layer 216.

【００４３】本実施例の電界効果トランジスタに於いて
は、前記第１、第２のノンドープＩｎＰ層それぞれ２１
３ａ、２１３ｅ、及び、第１、第２、第３のノンドープ
ＩｎＧａＡｓ層それぞれ２１３ｂ、２１３ｃ、２１３ｄ
で形成される量子井戸中に２次元電子ガスが形成され、
この２次元電子ガスをチャネルとして動作する。２次元
電子ガスはある分布をもってこの５層に跨る量子井戸に
存在するが、両界面付近に比べるとチャネルの中央付近
である第１、第２、第３のノンドープＩｎＧａＡｓ層２
１３ｂ、２１３ｃ、２１３ｄ中に電子分布の中心は存在
する。In the field-effect transistor of this embodiment, each of the first and second non-doped InP layers
3a, 213e, and 213b, 213c, 213d of the first, second, and third non-doped InGaAs layers, respectively.
A two-dimensional electron gas is formed in the quantum well formed by
The two-dimensional electron gas operates as a channel. The two-dimensional electron gas exists with a certain distribution in the quantum wells straddling the five layers, but the first, second, and third non-doped InGaAs layers 2 near the center of the channel as compared to the vicinity of both interfaces.
The center of the electron distribution exists in 13b, 213c, and 213d.

【００４４】第１のノンドープＩｎＧａＡｓ層２１３ｂ
に於けるＩｎ組成が、第２のノンドープＩｎＧａＡｓ層
２１３ｃのＩｎ組成０．７と、第３のノンドープＩｎＧ
ａＡｓ層２１３ｄのＩｎ組成０．５３を越える０．９に
設定している。量子井戸の構造をこのようにすることで
そこに蓄積するチャネル電子の分布中心は第１のノンド
ープＩｎＧａＡｓ層２１３ｂ近傍に存在する事になり、
デバイスの動作バイアスがドレイン電流の比較的ピンチ
オフ近傍に設定されている際に有効な電子分布となる。
走行電子の多くはチャネルのこのようなＩｎ濃度分布を
反映して高速動作し、デバイスの特性向上を保証する。First non-doped InGaAs layer 213b
The In composition of the second non-doped InGaAs layer 213c is 0.7
The In composition of the aAs layer 213d is set to 0.9 which exceeds 0.53. By making the structure of the quantum well in this way, the distribution center of the channel electrons accumulated therein exists near the first non-doped InGaAs layer 213b,
An effective electron distribution is obtained when the operation bias of the device is set relatively close to the pinch-off of the drain current.
Most of the traveling electrons operate at a high speed by reflecting such an In concentration distribution of the channel, thereby guaranteeing an improvement in device characteristics.

【００４５】図７に本実施例に於けるデバイスの構造の
ゲート直下のバンドダイアグラム及び電子の分布状態
を、チャネル中のＩｎ組成比と対応させて示す。FIG. 7 shows a band diagram immediately below the gate and a distribution state of electrons in the device structure according to the present embodiment, corresponding to the In composition ratio in the channel.

【００４６】チャネルに用いられているＩｎＧａＡｓ層
２１３ｂ、２１３ｃ、２１３ｄのＩｎ組成は本実施例に
於いてはそれぞれ、０．９、０．７、０．５３に設定し
たが、本発明はこれらの第１、第２、第３のノンドープ
ＩｎＧａＡｓ層に於けるＩｎ組成比をこの値に限定する
ものではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、
ｘ３の大小関係ｘ２＜ｘ１、ｘ３＜ｘ１が保証されてい
るならば、歪層としてミスフィット転移が発生しない範
囲に於いて該Ｉｎ組成比を適宣変更することが可能であ
る。また、逆に第２、及び第３のノンドープＩｎＧａＡ
ｓ層２１３ｃ、２１３ｄについてはそのＩｎ組成比を逆
に０．５３より小さい値に選んでも良い。こうすること
でチャネルの臨界膜厚は増加し、トータルのチャネル膜
厚を大きくすることが可能となる。In this embodiment, the In compositions of the InGaAs layers 213b, 213c, and 213d used in the channel are set to 0.9, 0.7, and 0.53, respectively. The In composition ratio in the first, second, and third non-doped InGaAs layers is not limited to this value, but the In composition ratio x1, x2,
If the magnitude relation x2 <x1 and x3 <x1 of x3 is guaranteed, the In composition ratio can be appropriately changed within a range where misfit transition does not occur as a strained layer. Conversely, the second and third non-doped InGaAs
Conversely, the In composition ratio of the s layers 213c and 213d may be selected to a value smaller than 0.53. By doing so, the critical thickness of the channel increases, and the total channel thickness can be increased.

【００４７】実施例５ 本発明（請求項５）の半導体装置の１例の構造を示す。
構造は図６と同じであるが第１、第２、第３のＩｎＧａ
Ａｓ層のＩｎ組成比の関係が第４の実施例とは異なって
いる。Fifth Embodiment The structure of an example of a semiconductor device according to the present invention (claim 5) will be described.
The structure is the same as in FIG. 6, but the first, second and third InGa
The relationship of the In composition ratio of the As layer is different from that of the fourth embodiment.

【００４８】半絶縁性ＩｎＰ基板２１１上にノンドープ
Ｉｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎＰ層２１３ａが３ｎｍの
厚さで、第１のノンドープＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａ
ｓ層２１３ｂが３ｎｍの厚さで、第２のノンドープＩｎ
_{0 . 9} Ｇａ_{0 . 1} Ａｓ層２１３ｃが３ｎｍの厚さで、第
３のノンドープＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓ層２１３
ｄが３ｎｍの厚さで、第２のノンドープＩｎＰ層２１３
ｅが３ｎｍの厚さで、ノンドープＩｎ_{0 . 5 2}Ａｌ
_{0 . 4 8} Ａｓスペーサ層２１４が３ｎｍの厚さで、２×
１０^{1 8} ｃｍ^{- 3} ｎ型にドープされたＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 8} Ａｓ電子供給層２１５が３０ｎｍの厚さで、ノ
ンドープＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓショットキー層
２１６が２０ｎｍの厚さで、５×１０^{1 8} ｃｍ^{- 3} の濃
度にｎ型にＳｉドープされたＩｎ_{0 .5 3} Ｇａ_{0 . 4 7}
Ａｓキャップ層２１７が３０ｎｍの厚さで、それぞれ有
機金属化学堆積法（ＭＯＣＶＤ法）により順次結晶成長
される。The semi-insulating InP substrate 211 doped In over _0. In _{5 2} Al _{0. 4 8} As layer 212 of 800nm thickness, a thickness of the first undoped InP layer 213a is 3 nm, the first non-doped _{In 0. 5 3 Ga 0.} 4 7 A
The s-layer 213b is 3 nm thick and has a second non-doped In layer.
_{0. 9} Ga _0. At a thickness of ₁ As layer 213c is 3 nm, the third non-doped _{In 0. 5 3 Ga 0.} 4 7 As layer 213
d is 3 nm thick and the second non-doped InP layer 213
e is in a thickness of 3 nm, a non-doped In _{0. 5 2} Al
_The 0.48 As spacer layer 214 is 3 nm thick and 2 ×
10 ¹⁸ cm ⁻³ n-type doped In _0.52 Al
_{. 0 4 8} As electron supply layer 215 is 30nm thick, undoped _{In 0 5 2 Al 0 4 8} As Schottky layer 216 of 20nm ^{thickness, 5 × 10 1 8 cm -} .. On the concentration of ³ in which is Si doped n-type _{0 .5 3} Ga _{0. 4 7}
The As cap layer 217 is grown to a thickness of 30 nm by a metal organic chemical deposition (MOCVD) method.

【００４９】ｎ型ＩｎＧａＡｓキャップ層２１７上にソ
ース電極２１８、ドレイン電極２１９がＡｕＧｅとＮｉ
の蒸着及びそれに続く熱処理アロイ工程により形成され
ており、該オーミック電極間にノンドープＩｎＡｌＡｓ
ショットキー層２１６の途中までエッチング除去された
リセス領域内部にＴｉとＰｔとＡｕにより構成されたシ
ョットキーゲート電極２２０が形成されている。A source electrode 218 and a drain electrode 219 are formed on the n-type InGaAs cap layer 217 by using AuGe and Ni.
Of non-doped InAlAs between the ohmic electrodes.
A Schottky gate electrode 220 made of Ti, Pt, and Au is formed in the recess region which has been etched to some extent in the Schottky layer 216.

【００５０】本実施例の電界効果トランジスタに於いて
は、前記第１、第２のノンドープＩｎＰ層それぞれ２１
３ａ、２１３ｅ、及び、第１、第２、第３のノンドープ
ＩｎＧａＡｓ層それぞれ２１３ｂ、２１３ｃ、２１３ｄ
で形成される量子井戸中に２次元電子ガスが形成され、
この２次元電子ガスをチャネルとして動作する。２次元
電子ガスはある分布をもってこの５層に跨る量子井戸に
存在するが、両界面付近に比べるとチャネルの中央付近
である第１、第２、第３のノンドープＩｎＧａＡｓ層２
１３ｂ、２１３ｃ、２１３ｄ中に電子分布の中心は存在
する。In the field effect transistor of this embodiment, each of the first and second non-doped InP layers
3a, 213e, and 213b, 213c, 213d of the first, second, and third non-doped InGaAs layers, respectively.
A two-dimensional electron gas is formed in the quantum well formed by
The two-dimensional electron gas operates as a channel. The two-dimensional electron gas exists with a certain distribution in the quantum wells straddling the five layers, but the first, second, and third non-doped InGaAs layers 2 near the center of the channel as compared to the vicinity of both interfaces.
The center of the electron distribution exists in 13b, 213c, and 213d.

【００５１】第２のノンドープＩｎＧａＡｓ層２１３ｃ
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層２
１３ｂ及び第３のノンドープＩｎＧａＡｓ層２１３ｄの
Ｉｎ組成である０．５３を越える０．９に設定してい
る。量子井戸の構造をこのようにすることでそこに蓄積
するチャネル電子の分布中心は第２のノンドープＩｎＧ
ａＡｓ層２１３ｃ近傍に存在する事になり、デバイスの
動作バイアスが大振幅動作する際に有効な電子分布とな
る。走行電子の多くはチャネルのこのようなＩｎ濃度分
布を反映して高速動作し、デバイスの特性向上を保証す
る。Second non-doped InGaAs layer 213c
In composition in the first non-doped InGaAs layer 2
It is set to 0.9 which exceeds 0.53 which is the In composition of the 13b and the third non-doped InGaAs layer 213d. By making the structure of the quantum well in this way, the distribution center of the channel electrons accumulated therein is the second non-doped InG
The electron distribution exists near the aAs layer 213c, and the electron distribution becomes effective when the operation bias of the device operates with a large amplitude. Most of the traveling electrons operate at a high speed by reflecting such an In concentration distribution of the channel, thereby guaranteeing an improvement in device characteristics.

【００５２】図８に本実施例に於けるデバイスの構造の
ゲート直下のバンドダイアグラム及び電子の分布状態
を、チャネル中のＩｎ組成比と対応させて示す。FIG. 8 shows the band diagram immediately below the gate and the distribution state of electrons in the device structure according to the present embodiment, corresponding to the In composition ratio in the channel.

【００５３】チャネルに用いられているＩｎＧａＡｓ層
２１３ｂ、２１３ｃ、２１３ｄのＩｎ組成は本実施例に
於いてはそれぞれ、０．５３、０．９、０．５３に設定
したが、本発明はこれらの第１、第２、第３のノンドー
プＩｎＧａＡｓ層に於けるＩｎ組成比をこの値に限定す
るものではなく、それぞれの層のＩｎ組成比ｘ１、ｘ
２、ｘ３の大小関係ｘ１＜ｘ２、ｘ３＜ｘ２が保証され
ているならば、歪層としてミスフィット転移が発生しな
い範囲に於いて該Ｉｎ組成比を適宣変更することが可能
である。また、逆に第１、及び第３のノンドープＩｎＧ
ａＡｓ層２１３ｂ、２１３ｄについてはそのＩｎ組成比
を逆に０．５３より小さい値に選らんでも良い。こうす
ることでチャネルの臨界膜厚は増加し、トータルのチャ
ネル膜厚を大きくすることが可能となる。In this embodiment, the In compositions of the InGaAs layers 213b, 213c, and 213d used in the channel are set to 0.53, 0.9, and 0.53, respectively. The In composition ratio in the first, second, and third non-doped InGaAs layers is not limited to this value, and the In composition ratios x1, x of the respective layers are not limited.
2. If the magnitude relation x1 <x2, x3 <x2 of x3 is guaranteed, the In composition ratio can be appropriately changed within a range where misfit transition does not occur as a strained layer. Conversely, the first and third non-doped InG
Conversely, the In composition ratio of the aAs layers 213b and 213d may be selected to a value smaller than 0.53. By doing so, the critical thickness of the channel increases, and the total channel thickness can be increased.

【００５４】実施例６ 本発明（請求項６）の半導体装置の構造の１例を示す。
構造は図６と同じであるが第１、第２、第３のＩｎＧａ
Ａｓ層のＩｎ組成比の関係が第４、第５の実施例とは異
なっている。Embodiment 6 An example of the structure of a semiconductor device according to the present invention (claim 6) will be described.
The structure is the same as in FIG. 6, but the first, second and third InGa
The relationship of the In composition ratio of the As layer is different from the fourth and fifth embodiments.

【００５５】半絶縁性ＩｎＰ基板２１１上にノンドープ
Ｉｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓ層２１２が８００ｎｍの
厚さで、第１のノンドープＩｎＰ層２１３ａが３ｎｍの
厚さで、第１のノンドープＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａ
ｓ層２１３ｂが３ｎｍの厚さで、第２のノンドープＩｎ
_{0 . 7} Ｇａ_{0 . 3} Ａｓ層２１３ｃが３ｎｍの厚さで、第
３のノンドープＩｎ_{0 . 9} Ｇａ_{0 . 1} Ａｓ層２１３ｄが
３ｎｍの厚さで、第２のノンドープＩｎＰ層２１３ｅが
３ｎｍの厚さで、ノンドープＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8}
Ａｓスペーサ層２１４が３ｎｍの厚さで、２×１０^{1 8}
ｃｍ^{- 3} ｎ型にドープされたＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8}
Ａｓ電子供給層２１５が３０ｎｍの厚さで、ノンドープ
Ｉｎ_{0 . 5 2} Ａｌ_{0 . 4 8} Ａｓショットキー層２１６が
２０ｎｍの厚さで、５×１０^{1 8} ｃｍ^{- 3} の濃度にｎ型
にＳｉドープされたＩｎ_{0 . 5 3}Ｇａ_{0 . 4 7} Ａｓキャ
ップ層２１７が例えば３０ｎｍの厚さで、それぞれ有機
金属化学堆積法（ＭＯＣＶＤ法）により順次結晶成長さ
れる。[0055] semi-insulating InP substrate 211 doped In over _0. In _{5 2} Al _{0. 4 8} As layer 212 of 800nm thickness, a thickness of the first undoped InP layer 213a is 3 nm, the first non-doped _{In 0. 5 3 Ga 0.} 4 7 A
The s-layer 213b is 3 nm thick and has a second non-doped In layer.
_0.7 In Ga _{0. 3} As layer 213c is 3nm thick, a thickness of the third non-doped _{In 0. 9 Ga 0. 1} As layer 213d is 3nm, the second undoped InP layer 213e is 3nm thick a is, non-doped _{in 0. 5 2 Al 0.} 4 8
As spacer layer 214 having a thickness of 3 nm and 2 × 10 ¹⁸
cm ⁻³ n-type doped In _0.52 Al _0.48
A thickness of As electron supply layer 215 is 30 nm, undoped In _{0 5 2} Al _{0 4} at ₈ As Schottky layer 216 of 20nm ^{thickness, 5 × 10 1 8 cm -} .. Si the n-type ^third concentration doped an in _0. in _{5 3} Ga _{0. 4 7} as the thickness of the cap layer 217, for example 30 nm, are sequentially grown by the respective metal organic chemical deposition (MOCVD method).

【００５６】ｎ型ＩｎＧａＡｓキャップ層２１７上にソ
ース電極２１８、ドレイン電極２１９がＡｕＧｅとＮｉ
の蒸着及びそれに続く熱処理アロイ工程により形成され
ており、該オーミック電極間に前記ノンドープＩｎＡｌ
Ａｓショットキー層２１６の途中までエッチング除去さ
れたリセス領域内部に例えばＴｉとＰｔとＡｕにより構
成されたショットキーゲート電極２２０が形成されてい
る。The source electrode 218 and the drain electrode 219 are formed on the n-type InGaAs cap layer 217 by AuGe and Ni.
And a heat treatment alloy process followed by the non-doped InAl between the ohmic electrodes.
A Schottky gate electrode 220 made of, for example, Ti, Pt, and Au is formed in the recess region which has been etched to some extent in the As Schottky layer 216.

【００５７】本実施例の電界効果トランジスタに於いて
は、前記第１、第２のノンドープＩｎＰ層それぞれ２１
３ａ、２１３ｅ、及び、第１、第２、第３のノンドープ
ＩｎＧａＡｓ層それぞれ２１３ｂ、２１３ｃ、２１３ｄ
で形成される量子井戸中に２次元電子ガスが形成され、
この２次元電子ガスをチャネルとして動作する。２次元
電子ガスはある分布をもってこの５層に跨る量子井戸に
存在するが、両界面付近に比べるとチャネルの中央付近
である第１、第２、第３のノンドープＩｎＧａＡｓ層２
１３ｂ、２１３ｃ、２１３ｄ中に電子分布の中心は存在
する。In the field effect transistor of this embodiment, each of the first and second non-doped InP layers 21
3a, 213e, and 213b, 213c, 213d of the first, second, and third non-doped InGaAs layers, respectively.
A two-dimensional electron gas is formed in the quantum well formed by
The two-dimensional electron gas operates as a channel. The two-dimensional electron gas exists with a certain distribution in the quantum wells straddling the five layers, but the first, second, and third non-doped InGaAs layers 2 near the center of the channel as compared to the vicinity of both interfaces.
The center of the electron distribution exists in 13b, 213c, and 213d.

【００５８】第３のノンドープＩｎＧａＡｓ層２１３ｄ
に於けるＩｎ組成が第１のノンドープＩｎＧａＡｓ層２
１３ｂのＩｎ組成０．５３及び、第２のノンドープＩｎ
ＧａＡｓ層２１３ｄのＩｎ組成０．７を越える０．９に
設定している。量子井戸の構造をこのようにすることで
そこに蓄積するチャネル電子の分布中心は第３のノンド
ープＩｎＧａＡｓ層２１３ｄ近傍に存在する事になり、
デバイスの動作バイアスが比較的大ドレイン電流動作に
設定される際に有効な電子分布となる。走行電子の多く
はチャネルのこのようなＩｎ濃度分布を反映して高速動
作し、デバイスの特性向上を保証する。Third non-doped InGaAs layer 213d
In composition in the first non-doped InGaAs layer 2
13b In composition 0.53 and second non-doped In composition
The In composition of the GaAs layer 213d is set to 0.9 which exceeds 0.7. By making the structure of the quantum well in this way, the distribution center of the channel electrons accumulated therein exists near the third non-doped InGaAs layer 213d,
The electron distribution becomes effective when the operation bias of the device is set to a relatively large drain current operation. Most of the traveling electrons operate at a high speed by reflecting such an In concentration distribution of the channel, thereby guaranteeing an improvement in device characteristics.

【００５９】図９に本実施例に於けるデバイス構造のゲ
ート直下のバンドダイアグラム及び電子の分布状態を、
チャネル中のＩｎ組成比と対応させて示す。FIG. 9 shows a band diagram immediately below the gate and a distribution state of electrons in the device structure in this embodiment.
It is shown corresponding to the In composition ratio in the channel.

【００６０】チャネルに用いられているＩｎＧａＡｓ層
２１３ｂ、２１３ｃ、２１３ｄのＩｎ組成は本実施例に
於いてはそれぞれ、０．５３、０．７、０．９に設定し
たが、本発明はこれらの第１、第２、第３のノンドープ
ＩｎＧａＡｓ層に於けるＩｎ組成比をこの値に限定する
ものではなく、それぞれの層のＩｎ組成比ｘ１、ｘ２、
ｘ３の大小関係ｘ１＜ｘ３、ｘ２＜ｘ３が保証されてい
るならば、歪層としてミスフィット転移が発生しない範
囲に於いて該Ｉｎ組成比を適宣変更することが可能であ
る。また、逆に第１、及び第２のノンドープＩｎＧａＡ
ｓ層２１３ｂ、２１３ｃについてはそのＩｎ組成比を逆
に０．５３より小さい値に選らんでも良い。こうするこ
とでチャネルの臨界膜厚は増加し、トータルのチャネル
膜厚を大きくすることが可能となる。In this embodiment, the In compositions of the InGaAs layers 213b, 213c, and 213d used in the channel are set to 0.53, 0.7, and 0.9, respectively. The In composition ratio in the first, second, and third non-doped InGaAs layers is not limited to this value, but the In composition ratio x1, x2,
If the magnitude relationship x1 <x3 and x2 <x3 of x3 is guaranteed, the In composition ratio can be appropriately changed within a range where misfit transition does not occur as a strained layer. Conversely, the first and second non-doped InGaAs
Conversely, the In composition ratio of the s layers 213b and 213c may be selected to a value smaller than 0.53. By doing so, the critical thickness of the channel increases, and the total channel thickness can be increased.

【００６１】以上、実施例１から実施例６まで、本発明
の具体例を提示した。これらの実施例に於いては特定の
材料、特定の具体的数字を挙げて説明したがこれは理解
を容易にするためのものであり、例えばゲート電極に用
いる金属として使用できるものはＴｉ／Ｐｔ／Ａｕに限
るものではなく、ショットキー接合を形成するものであ
ればよく、この金属組成が本発明の本質的な効果に変化
をもたらせるものではない。又、各層の厚さに関して
も、必ずしもここに例として示したものに限らない。In the above, specific examples of the present invention have been presented from the first embodiment to the sixth embodiment. In these embodiments, specific materials and specific specific numbers have been described, but this is for ease of understanding. For example, Ti / Pt can be used as a metal for a gate electrode. It is not limited to / Au but may be any as long as it forms a Schottky junction, and this metal composition does not change the essential effects of the present invention. Also, the thickness of each layer is not necessarily limited to that shown here as an example.

【００６２】更に、本実施例に於いては電子供給層の不
純物分布は一様ドープとしているが、これに限られるも
のではなく、例えば深さ方向に階段状に不純物濃度が変
化したり、不純物分布を局在させたり（例えばプレーナ
ドープ）する事も可能である。Further, in this embodiment, the impurity distribution in the electron supply layer is uniformly doped. However, the present invention is not limited to this. For example, the impurity concentration changes stepwise in the depth direction, It is also possible to localize the distribution (eg planar doping).

【００６３】[0063]

【発明の効果】本発明により、ＩｎＰ基板上に形成され
たヘテロ接合による２次元電子ガスＦＥＴにおいてチャ
ネル電子濃度の向上が図られ、かつチャネル走行電子の
有効質量の低減並びに実効ドリフト速度の向上が得られ
る。これはデバイスに於ける高周波動作の向上に反映
し、遮断周波数、雑音特性、高出力特性等のデバイス特
性の向上を実現する。また、本発明の構造に於いては高
電界動作の際にデバイス特性の向上が期待できる。According to the present invention, in a two-dimensional electron gas FET using a heterojunction formed on an InP substrate, the channel electron concentration can be improved, the effective mass of the channel traveling electrons can be reduced, and the effective drift speed can be improved. can get. This is reflected in the improvement of the high frequency operation in the device, and realizes the improvement of the device characteristics such as the cutoff frequency, the noise characteristic, and the high output characteristic. In the structure of the present invention, improvement in device characteristics can be expected at the time of high electric field operation.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を説明するための構造断面図である。FIG. 1 is a structural sectional view for explaining the present invention.

【図２】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。FIG. 2 is a diagram showing a band diagram for explaining the present invention in correspondence with an In composition ratio of a channel.

【図３】本発明を説明するための構造断面図である。FIG. 3 is a structural sectional view for explaining the present invention.

【図４】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。FIG. 4 is a diagram showing a band diagram for explaining the present invention in association with a channel In composition ratio.

【図５】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。FIG. 5 is a diagram showing a band diagram for explaining the present invention in association with a channel In composition ratio.

【図６】本発明を説明するための構造断面図である。FIG. 6 is a structural sectional view for explaining the present invention.

【図７】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。FIG. 7 is a diagram showing a band diagram for explaining the present invention in association with a channel In composition ratio.

【図８】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。FIG. 8 is a diagram showing a band diagram for explaining the present invention in association with the In composition ratio of a channel.

【図９】本発明を説明するためのバンドダイアグラムを
チャネルのＩｎ組成比と対応させて示した図である。FIG. 9 is a diagram showing a band diagram for explaining the present invention in association with the In composition ratio of a channel.

【図１０】ＧａＡｓ、Ｉｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓ、
ＩｎＰのそれぞれのドリフト速度と電界の関係を示す特
性図である。[10] _{GaAs, In 0. 5 3 Ga} 0. 4 7 As,
It is a characteristic view which shows the relationship between each drift speed and electric field of InP.

【図１１】従来例を説明するための構造断面図である。FIG. 11 is a structural sectional view for explaining a conventional example.

【図１２】従来例を説明するためのバンドダイアグラム
をチャネルのＩｎ組成比と対応させて示した図である。FIG. 12 is a diagram illustrating a band diagram for explaining a conventional example in correspondence with an In composition ratio of a channel.

【図１３】従来例を説明するための構造断面図である。FIG. 13 is a structural sectional view for explaining a conventional example.

【図１４】従来例を説明するためのバンドダイアグラム
をチャネルのＩｎ組成比と対応させて示した図である。FIG. 14 is a diagram showing a band diagram for explaining a conventional example, corresponding to an In composition ratio of a channel.

【符号の説明】[Explanation of symbols]

１１、１１１、２１１ 半絶縁性ＩｎＰ基板 １２、１１２、２１２ ノンドープＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 8} Ａｓバッファ層 １３（ａ） 第１のノンドープＩｎＰチャネル層 １３（ｂ） ノンドープＩｎＧａＡｓチャネル層 １３（ｃ） 第２のノンドープＩｎＰチャネル層 １１３（ａ） 第１のノンドープＩｎＰチャネル層 １１３（ｂ） 第１のノンドープＩｎＧａＡｓチャネル
層 １１３（ｃ） 第２のノンドープＩｎＧａＡｓチャネル
層 １１３（ｄ） 第２のノンドープＩｎＰチャネル層 ２１３（ａ） 第１のノンドープＩｎＰチャネル層 ２１３（ｂ） 第１のノンドープＩｎＧａＡｓチャネル
層 ２１３（ｃ） 第２のノンドープＩｎＧａＡｓチャネル
層 ２１３（ｄ） 第３のノンドープＩｎＧａＡｓチャネル
層 ２１３（ｅ） 第２のノンドープＩｎＰチャネル層 １４、１１４、２１４ ノンドープＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 8} Ａｓスペーサ層 １５、１１５、２１５ ｎ型ドープＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 8} Ａｓ電子供給層 １６、１１６、２１６ ノンドープＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 7} Ａｓショットキー層 １７、１１７、２１７ ｎ型ドープＧａＡｓキャップ層 １８、１１８、２１８ ソース電極（オーミック電極） １９、１１９、２１９ ドレイン電極（オーミック電
極） ２０、１２０、２２０ ゲート電極 ４１１、５１１ 半絶縁性ＩｎＰ基板 ４１２、５１２ａ ノンドープＩｎ_{0 . 5 2} Ａｌ
_{0 . 4 8} Ａｓバッファ層 ５１２ｂ ノンドープＩｎ_{0 . 5 3} Ｇａ_{0 . 4 7} Ａｓス
ムージング層 ４１３、５１３ ノンドープＩｎＧａＡｓチャネル層 ４１４、５１４ ノンドープＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8}
Ａｓスペーサ層 ４１５、５１５ ｎ型ドープＩｎ_{0 . 5 2} Ａｌ_{0 . 4 8}
Ａｓ電子供給層 ４１６、５１６ ノンドープＩｎ_{0 . 5 2} Ａｌ_{0 . 4 7}
Ａｓショットキー ４１７、５１７ ｎ型ドープＧａＡｓキャップ層 ４１８、５１８ リース電極 ４１９、５１９ ドレイン電極 ４２０、５２０ ゲート電極11, 111, 211 semi-insulating InP substrate 12, 112, 212 non-doped In _{0. 5 2} Al
_{0. 4 8} As buffer layer 13 (a) first non-doped InP channel layer 13 (b) undoped InGaAs channel layer 13 (c) a second undoped InP channel layer 113 (a) first non-doped InP channel layer 113 ( b) First non-doped InGaAs channel layer 113 (c) Second non-doped InGaAs channel layer 113 (d) Second non-doped InP channel layer 213 (a) First non-doped InP channel layer 213 (b) First non-doped InGaAs channel layer 213 (c) a second undoped InGaAs channel layer 213 (d) third undoped InGaAs channel layer 213 (e) second undoped InP channel layer 14, 114, 214 non-doped in _{0. 5 2} Al
_{0. 4 8} As spacer layer 15,115,215 n-type doped In _{0. 5 2} Al
_{0. 4 8} As electron supply layer 16, 116, 216 non-doped In _{0. 5 2} Al
_{0. 4 7} As Schottky layer 17,117,217 n-type doped GaAs cap layer 18, 118, 218 source electrode (ohmic electrode) 19, 119, 219 a drain electrode (ohmic electrode) 20, 120, 220 gate electrode 411, 511 semi-insulating InP substrate 412,512a undoped In _{0. 5 2} Al
_{0. 4 8} As buffer layer 512b doped _{In 0. 5 3 Ga 0.} 4 7 As the smoothing layer 413,513 undoped InGaAs channel layer 414, 514 doped _{In 0. 5 2 Al 0.} 4 8
As spacer layer 415,515 n-type doped _{In 0. 5 2 Al 0.} 4 8
As electron supply layer 416,516 undoped _{In 0. 5 2 Al 0.} 4 7
As Schottky 417, 517 N-type doped GaAs cap layer 418, 518 Lease electrode 419, 519 Drain electrode 420, 520 Gate electrode

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層は、ＩｎＰ層、Ｉｎ_X
Ｇａ_{1 - X} Ａｓ層、ＩｎＰ層の３層がこの順で前記バッ
ファ層から前記電子供給層にむかう方向に積層された構
造であると共に、０．４＜ｘ≦１を充たすことを特徴と
する電界効果トランジスタ。1. A buffer layer on a semi-insulating InP substrate.
In a field effect transistor in which a non-doped channel layer and an electron supply layer doped with an n-type impurity are stacked in this order, the non-doped channel layer is an InP layer, an In _X layer.
A Ga _{1 -X} As layer and an InP layer are stacked in this order from the buffer layer to the electron supply layer, and satisfy 0.4 <x ≦ 1. Field effect transistor. 【請求項２】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層は、ＩｎＰ層、Ｉｎ
_{X 1} Ｇａ_{1 - X1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａｓ
層、ＩｎＰ層の４層がこの順で前記バッファ層から前記
電子供給層にむかう方向に積層された構造であると共
に、０．４＜ｘ２＜ｘ１≦１を充たすことを特徴とする
電界効果トランジスタ。2. A buffer layer on a semi-insulating InP substrate.
In a field-effect transistor in which a non-doped channel layer and an electron supply layer doped with an n-type impurity are stacked in this order, the non-doped channel layer includes an InP layer, an InP layer,
_{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} As
A field effect transistor having a structure in which four layers of an InP layer and an InP layer are stacked in this order in a direction from the buffer layer to the electron supply layer and satisfying 0.4 <x2 <x1 ≦ 1. . 【請求項３】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層は、ＩｎＰ層、Ｉｎ
_{X 1} Ｇａ_{1 - X1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａｓ
層、ＩｎＰ層の４層がこの順で前記バッファ層から前記
電子供給層にむかう方向に積層された構造であると共
に、０．４＜ｘ１＜ｘ２≦１を充たすことを特徴とする
電界効果トランジスタ。3. A buffer layer on a semi-insulating InP substrate.
In a field-effect transistor in which a non-doped channel layer and an electron supply layer doped with an n-type impurity are stacked in this order, the non-doped channel layer includes an InP layer, an InP layer,
_{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} As
A field effect transistor having a structure in which four layers of an InP layer and an InP layer are stacked in this order from the buffer layer to the electron supply layer, and satisfy 0.4 <x1 <x2 ≦ 1. . 【請求項４】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層は、ＩｎＰ層、Ｉｎ
_{X 1} Ｇａ_{1 - X1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａｓ
層、Ｉｎ_{X 3} Ｇａ_{1 - X 3} Ａｓ層、ＩｎＰ層の５層がこ
の順で前記バッファ層から前記電子供給層にむかう方向
に積層された構造であると共に、０．４＜ｘ２＜ｘ１≦
１及び０．４＜ｘ３＜ｘ１≦１を充たすことを特徴とす
る電界効果トランジスタ。4. A buffer layer on a semi-insulating InP substrate.
In a field-effect transistor in which a non-doped channel layer and an electron supply layer doped with an n-type impurity are stacked in this order, the non-doped channel layer includes an InP layer, an InP layer,
_{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} As
Layer, an In _{X 3} Ga _{1 -X 3} As layer, and an InP layer are stacked in this order in a direction from the buffer layer to the electron supply layer, and 0.4 <x2 <x1 ≦
A field effect transistor satisfying 1 and 0.4 <x3 <x1 ≦ 1. 【請求項５】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層は、ＩｎＰ層、Ｉｎ
_{X 1} Ｇａ_{1 - X1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａｓ
層、Ｉｎ_{X 3} Ｇａ_{1 - X 3} Ａｓ層、ＩｎＰ層の５層がこ
の順で前記バッファ層から前記電子供給層にむかう方向
に積層された構造であると共に、０．４＜ｘ１＜ｘ２≦
１及び０．４＜ｘ３＜ｘ２≦１を充たすことを特徴とす
る電界効果トランジスタ。5. A buffer layer on a semi-insulating InP substrate.
In a field-effect transistor in which a non-doped channel layer and an electron supply layer doped with an n-type impurity are stacked in this order, the non-doped channel layer includes an InP layer, an InP layer,
_{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} As
Layer, an In _{X 3} Ga _{1 -X 3} As layer, and an InP layer are stacked in this order in a direction from the buffer layer to the electron supply layer, and 0.4 <x1 <x2 ≦
A field effect transistor satisfying 1 and 0.4 <x3 <x2 ≦ 1. 【請求項６】 半絶縁性ＩｎＰ基板上に、バッファ層、
ノンドープチャネル層、ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタに於
いて、前記ノンドープチャネル層は、ＩｎＰ層、Ｉｎ
_{X 1} Ｇａ_{1 - X1} Ａｓ層、Ｉｎ_{X 2} Ｇａ_{1 - X 2} Ａｓ
層、Ｉｎ_{X 3} Ｇａ_{1 - X 3} Ａｓ層、ＩｎＰ層の５層がこ
の順で前記バッファ層から前記電子供給層にむかう方向
に積層された構造であると共に、０．４＜ｘ１＜ｘ３≦
１及び０．４＜ｘ２＜ｘ３≦１を充たすことを特徴とす
る電界効果トランジスタ。6. A buffer layer on a semi-insulating InP substrate.
In a field-effect transistor in which a non-doped channel layer and an electron supply layer doped with an n-type impurity are stacked in this order, the non-doped channel layer includes an InP layer, an InP layer,
_{X 1} Ga _{1 -X 1} As layer, In _{X 2} Ga _{1 -X 2} As
Layer, an In _{X 3} Ga _{1 -X 3} As layer, and an InP layer are stacked in this order in a direction from the buffer layer to the electron supply layer, and 0.4 <x1 <x3 ≦
A field effect transistor, wherein 1 and 0.4 <x2 <x3 ≦ 1 are satisfied.