JP3304343B2 - Field effect transistor - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、超高速動作をする電界
効果トランジスタ（ＦＥＴ）の構造に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a field effect transistor (FET) which operates at a very high speed.
【０００２】[0002]
【従来の技術】従来、超高速動作を実現するＦＥＴとし
て、電流チャネルが形成される活性層をいわゆるパルス
ドープ構造にしたものがある。このパルスドープ構造の
ＦＥＴにおいては、活性層の不純物プロファイルは基板
表面から所定の深さまではアンドープ状態になってい
る。しかし、基板表面から所定の深さに達すると不純物
濃度はパルス状もしくはステップ状に変化して高濃度に
なり、一定の深さまでは一定の高い不純物濃度に保たれ
ている。さらに、これより深い基板位置では再びアンド
ープ状態に戻る。このようなパルスドープ構造ＦＥＴと
しては、例えば、米国特許４１６３９８４号公報や次の
文献の759 頁に示されている。2. Description of the Related Art Conventionally, as an FET for realizing an ultra-high-speed operation, there is an FET in which an active layer in which a current channel is formed has a so-called pulse-doped structure. In this pulse-doped FET, the impurity profile of the active layer is undoped at a predetermined depth from the substrate surface. However, when the impurity concentration reaches a predetermined depth from the substrate surface, the impurity concentration changes in a pulsed or step-like manner to a high concentration, and is maintained at a constant high impurity concentration at a certain depth. Further, at a substrate position deeper than this, the substrate returns to the undoped state again. Such a pulse-doped FET is disclosed in, for example, U.S. Pat. No. 4,163,984 and the following document, page 759.
【０００３】1986 IEEE IEDM 「A 760mS/mm N+SELF-AL
IGNED ENHANCEMENT MODE DOPED-CHANNEL MIS-LIKE FET
(DMT)」1986 IEEE IEDM "A 760mS / mm N + SELF-AL
IGNED ENHANCEMENT MODE DOPED-CHANNEL MIS-LIKE FET
(DMT) "
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来のパルスドープ構造ＦＥＴの動作時において、次のよ
うな問題が生じた。However, during the operation of the above-mentioned conventional pulse-doped FET, the following problems have occurred.
【０００５】つまり、図１０（ａ）に示すように、ゲー
ト電極１下に生成されるチャネル空乏層２は、ゲート電
極１へのバイアスの増加に伴い、不純物がパルスドープ
された上述した活性層３に延びる。この活性層３に形成
される電流チャネルがまさに閉じられようとするピンチ
オフ近傍では、キャリアとなる電子の大部分はチャネル
空乏層２に追いやられて同図の矢印に示すように活性層
の底部を走行する。また、ゲートバイアスが弱められ、
チャネル空乏層２の基板深部への延びが引いてチャネル
が開いた同図（ｂ）に示す状態においても、ドレイン・
ソース間に印加される電界が高い場合には、キャリアは
高エネルギを得て同図の矢印に示すように活性層３の底
の方を走行しがちである。That is, as shown in FIG. 10A, the channel depletion layer 2 formed below the gate electrode 1 is formed on the active layer 3 on which the impurity is pulse-doped as the bias to the gate electrode 1 increases. Extend to. In the vicinity of the pinch-off where the current channel formed in the active layer 3 is about to be closed, most of the electrons serving as carriers are repelled by the channel depletion layer 2 so that the bottom of the active layer is removed as shown by the arrow in FIG. To run. Also, the gate bias is weakened,
In the state where the channel is opened as shown in FIG.
When the electric field applied between the sources is high, the carriers tend to gain high energy and travel toward the bottom of the active layer 3 as shown by the arrow in the figure.
【０００６】従って、いずれの場合においても、キャリ
アは不純物が高濃度にドープされた活性層３の底部を走
行することになる。このため、電子は不純物散乱の影響
を受けてその移動度が低下し、また、電子飽和速度も低
下した。この結果、素子の高周波動作特性は十分に向上
されなかった。また、ゲート電圧の変化に対するドレイ
ン電流の変化量を表すＦＥＴの相互コンダクタンスｇm
は、一定のゲート電圧変化にわたって一定値を保持する
ことができなかった。Therefore, in each case, the carriers travel on the bottom of the active layer 3 in which impurities are highly doped. For this reason, the mobility of electrons is reduced by the influence of impurity scattering, and the electron saturation speed is also reduced. As a result, the high-frequency operation characteristics of the device were not sufficiently improved. In addition, the transconductance g m of the FET, which represents the amount of change in the drain current with respect to the change in the gate voltage.
Failed to maintain a constant value over a constant gate voltage change.
【０００７】本発明は、このような課題を解消するため
になされたもので、（Ａ）半導体基板と、（Ｂ）半導体
基板上に形成されたアンドープのバッファ層と、（Ｃ）
バッファ層上に形成されたチャネル層と、（Ｄ）チャネ
ル層上に形成されたアンドープのキャップ層と、（Ｅ）
キャップ層にショットキ接触して形成されたゲート電極
と、（Ｆ）ゲート電極の両側において高濃度に不純物が
添加されてチャネル層に接触して形成されたソース領域
およびドレイン領域と、（Ｇ）ソース領域及びドレイン
領域にそれぞれオーミック接触して形成されたソース電
極およびドレイン電極と、を備え、（Ｈ）チャネル層の
厚さは５ｎｍ以上５０ｎｍ以下であり、チャネル層の不
純物濃度の最大値は１×１０ 18 ｃｍ -3 以上８×１０ 18 ｃ
ｍ -3 以下の範囲であり、チャネル層内の不純物濃度は、
半導体基板の表面から深部に向う方向に上記の最大値か
ら低くなるように変化し、（Ｉ）キャップ層の不純物濃
度が５×１０ 15 ｃｍ -3 以下である、ことを特徴とする。 [0007] The present invention has been made to solve such a problem, and (A) a semiconductor substrate, (B) semiconductor
An undoped buffer layer formed on the substrate, and (C)
A channel layer formed on the buffer layer; and (D) a channel layer.
An undoped cap layer formed on the metal layer, and (E)
Gate electrode formed by Schottky contact with cap layer
And (F) high concentration of impurities on both sides of the gate electrode
Source region added and formed in contact with the channel layer
And drain region, and (G) source region and drain
The source electrodes formed in ohmic contact with the
And (H) a channel layer.
The thickness is 5 nm or more and 50 nm or less, and the thickness of the channel layer is
The maximum concentration of the pure substance is 1 × 10 18 cm -3 or more and 8 × 10 18 c
m −3 or less, and the impurity concentration in the channel layer is:
The above maximum value in the direction from the surface of the semiconductor substrate to the deep part
(I) impurity concentration of the cap layer.
The degree is 5 × 10 15 cm −3 or less.
【０００８】[0008]
【作用】キャリアが走行しやすいチャネル層の底部にお
いては不純物濃度が低いため、キャリアが受ける不純物
散乱の影響は低減される。Since the impurity concentration is low at the bottom of the channel layer where carriers easily travel, the influence of impurity scattering on the carriers is reduced.
【０００９】[0009]
【実施例】図１は本発明の一実施例によるＦＥＴの構造
を示す断面図であり、このＦＥＴは以下のように製造さ
れる。FIG. 1 is a sectional view showing the structure of an FET according to an embodiment of the present invention. This FET is manufactured as follows.
【００１０】半絶縁性ＧａＡｓ半導体基板１１上に、Ｏ
ＭＶＰＥ（有機金属気相エピタキシャル）法といった結
晶成長技術を用いてアンドープのＧａＡｓバッファ層１
２が結晶成長される。このバッファ層１２の形成時には
III 族元素であるＧａとＶ族元素であるＡｓの各原料の
供給比が制御され、バッファ層１２のバックグラウンド
導電性がｐ- 型に設定される。本実施例では、その不純
物濃度は５×１０15［cm-3］以下の極めて低濃度に設定
されるが、５×１０16［cm-3］以下の不純物濃度であれ
ばよい。引き続いて、このバッファ層１２上にＳｉドー
プＧａＡｓが結晶成長され、チャネル層１３が５０〜５
００Åの厚さに形成される。このチャネル層１３の結晶
成長時にＳｉＨ4 ガスが供給原料に混合されることによ
り、チャネル層１３にｎ型のＳｉ不純物がドープされ
る。また、このＳｉＨ4 ガスの混合比は徐々に高めら
れ、ＳｉＨ4 ガスの供給量が徐々に増大するため、チャ
ネル層１３に含まれるＳｉ不純物の濃度は基板深部から
基板表面に向かって徐々に高まる。次に、このチャネル
層１３の形成後、チャネル層１３上にアンドープＧａＡ
ｓが結晶成長され、バックグラウンド導電性がｎ- 型の
キャップ層１４が形成される。このキャップ層１４は３
００〜８００Åの厚さに形成され、その不純物濃度はバ
ッファ層１２と同程度に極めて低く設定される。On a semi-insulating GaAs semiconductor substrate 11, O
Undoped GaAs buffer layer 1 using a crystal growth technique such as MVPE (metalorganic vapor phase epitaxy)
2 is crystal-grown. When forming the buffer layer 12,
The supply ratio of each of the raw materials of the group III element Ga and the group V element As is controlled, and the background conductivity of the buffer layer 12 is set to p − type. In this embodiment, the impurity concentration is set to an extremely low concentration of 5 × 10 15 [cm −3 ] or less, but may be an impurity concentration of 5 × 10 16 [cm −3 ] or less. Subsequently, a crystal of Si-doped GaAs is grown on the buffer layer 12, and the channel layer 13 is
It is formed to a thickness of 00 °. During the crystal growth of the channel layer 13, the channel layer 13 is doped with n-type Si impurities by mixing the SiH 4 gas with the raw material. The mixing ratio of the SiH 4 gas is increased gradually, the supply amount of SiH 4 gas is increased gradually, the concentration of Si impurities contained in the channel layer 13 is increased gradually toward the deep part of the substrate to the substrate surface . Next, after the formation of the channel layer 13, undoped GaAs is formed on the channel layer 13.
s is crystal-grown to form a cap layer 14 having an n − background conductivity. This cap layer 14 is 3
It is formed to a thickness of 00 to 800 °, and its impurity concentration is set to be as low as that of buffer layer 12.
【００１１】次に、リソグラフィ技術を用いてソース・
ドレイン領域パターンが基板表面に形成され、このパタ
ーンをマスクとして高濃度のＳｉイオンが選択的にイオ
ン注入される。この選択イオン注入により、ｎ+ 型のド
レイン領域１５およびソース領域１６が形成される。そ
の後、蒸着技術、リソグラフィ技術およびエッチング技
術等を用いてキャップ層１４にショットキ接触したゲー
ト電極１７が形成される。このゲート電極１７は後述す
るドレイン電極１８から遠ざけられた位置に形成され
る。最後に、同様な蒸着技術やリソグラフィ技術等が用
いられ、ドレイン領域１５およびソース領域１６にオー
ミック接触したドレイン電極１８およびソース電極１９
が形成される。この電極形成により、図１に示される構
造のショットキ接触型ＦＥＴ（ＭＥＳＦＥＴ）が完成さ
れる。Next, using a lithography technique, the source
A drain region pattern is formed on the substrate surface, and high-concentration Si ions are selectively implanted using this pattern as a mask. By this selective ion implantation, an n + -type drain region 15 and a source region 16 are formed. Thereafter, a gate electrode 17 that is in Schottky contact with the cap layer 14 is formed by using an evaporation technique, a lithography technique, an etching technique, or the like. The gate electrode 17 is formed at a position distant from a drain electrode 18 described later. Finally, the drain electrode 18 and the source electrode 19 which are in ohmic contact with the drain region 15 and the source
Is formed. By this electrode formation, a Schottky contact type FET (MESFET) having the structure shown in FIG. 1 is completed.
【００１２】このような本実施例におけるゲート電極１
７下部の不純物プロファイルは図２のグラフに示す構成
になっている。同グラフの横軸は基板表面からの深さｄ
［μｍ］を示し、縦軸はｎ型Ｓｉ不純物の濃度ＮD ［ｃ
ｍ-3］を示す。パルス状に不純物濃度が高くなっている
部分はチャネル層１３に相当するプロファイルである。
このチャネル層１３の形成時には、上述のようにＳｉＨ
4 ガスの流量が徐々に高められるため、チャネル層１３
の最も基板深部の不純物濃度Ｎ１は１×１０17［ｃ
ｍ-3］と低く、最も基板表面側の不純物濃度Ｎ２は５×
１０18［ｃｍ-3］と高くなっている。The gate electrode 1 according to the present embodiment as described above.
7 has a configuration shown in the graph of FIG. The horizontal axis of the graph is the depth d from the substrate surface
[Μm], and the vertical axis represents the concentration N D [c] of the n-type Si impurity.
m -3 ]. The portion where the impurity concentration is increased in a pulse shape is a profile corresponding to the channel layer 13.
When the channel layer 13 is formed, as described above, SiH
4 Since the flow rate of the gas is gradually increased, the channel layer 13
The impurity concentration N1 at the deepest part of the substrate is 1 × 10 17 [c
m -3 ], and the impurity concentration N2 closest to the substrate surface is 5 ×
It is as high as 10 18 [cm -3 ].
【００１３】従って、本実施例によるＦＥＴにおいて
は、チャネル層１３のＳｉ不純物濃度は基板表面から離
れるにつれて上記のように低くなっており、キャリアが
走行しやすいチャネル層１３の底部においては不純物濃
度が低い。このため、キャリアがチャネル走行時に受け
る不純物散乱の影響は低減される。すなわち、ゲート電
極１７下に生成されるチャネル空乏層が活性層３に延
び、電流チャネルがまさに閉じられようとするピンチオ
フ近傍で、チャネル電子の大部分がチャネル層１３の底
部を走行しても、このチャネル層１３の底部の不純物濃
度は上述のように低濃度に形成されているため、チャネ
ル電子が不純物散乱を受ける影響は小さい。また、ゲー
トバイアスが弱められてチャネルが開いた状態におい
て、チャネル電子がドレイン・ソース間の高電界によっ
て高エネルギを得、ゲート電極１７からの電界の影響に
よってチャネル層１３の底の方を走行しても、この底部
の不純物濃度は低濃度であるため、やはり、チャネル電
子が不純物散乱を受ける影響は小さい。従って、いずれ
の場合においても、チャネル電子は低濃度に形成された
チャネル層１３の底部を走行することになり、チャネル
電子は不純物散乱の影響を受け難くなる。従って、チャ
ネル電子の移動度は高まり、また、電子飽和速度も高ま
る。この結果、相互コンダクタンスｇm は増加し、ＦＥ
Ｔの遮断周波数ｆtは高くなって素子の高周波動作特性
は向上される。また、ＦＥＴの相互コンダクタンスｇm
は一定のゲート電圧変化にわたって一定値に保持される
ようになり、相互コンダクタンスｇm のゲート電圧変化
に対する変化は平坦な特性を示すようになる。Therefore, in the FET according to the present embodiment, the Si impurity concentration of the channel layer 13 decreases as the distance from the substrate surface increases, and the impurity concentration at the bottom of the channel layer 13 where carriers easily travel is reduced. Low. For this reason, the influence of impurity scattering on the carriers during the channel travel is reduced. That is, even if most of the channel electrons run on the bottom of the channel layer 13 near the pinch-off where the channel depletion layer generated under the gate electrode 17 extends to the active layer 3 and the current channel is about to be closed. Since the impurity concentration at the bottom of the channel layer 13 is formed at a low concentration as described above, the influence of channel electrons on impurity scattering is small. In a state where the gate is weakened and the channel is opened, the channel electrons obtain high energy due to the high electric field between the drain and the source, and travel toward the bottom of the channel layer 13 under the influence of the electric field from the gate electrode 17. However, since the impurity concentration at the bottom is low, the influence of channel electrons on impurity scattering is small. Therefore, in any case, the channel electrons travel at the bottom of the channel layer 13 formed at a low concentration, and the channel electrons are less likely to be affected by impurity scattering. Therefore, the mobility of the channel electrons increases, and the electron saturation speed also increases. As a result, the transconductance g m increases and the FE
The cutoff frequency ft of T is increased, and the high frequency operation characteristics of the element are improved. Also, the mutual conductance g m of the FET
Now it is kept to a constant value over a certain gate voltage change, change with respect to the gate voltage change of the mutual conductance g m is as shown a flat characteristic.
【００１４】なお、上記実施例の説明においては、チャ
ネル層１３をＯＭＶＰＥ法によって形成し、チャネル層
１３の不純物プロファイルに勾配をもたせたが、ＭＢＥ
（分子線エピタキシ）法によってもこのような不純物プ
ロファイルをもつチャネル層１３を形成することが可能
である。つまり、このＭＢＥ法を用いた場合には、チャ
ネル層の結晶成長に伴ってＳｉの分子線強度を強くして
いくことにより、上記実施例と同様な不純物プロファイ
ルが実現される。In the description of the above embodiment, the channel layer 13 is formed by the OMVPE method, and the impurity profile of the channel layer 13 has a gradient.
The channel layer 13 having such an impurity profile can also be formed by the (molecular beam epitaxy) method. That is, when the MBE method is used, the impurity profile similar to that of the above embodiment is realized by increasing the molecular beam intensity of Si with the crystal growth of the channel layer.
【００１５】また、上記実施例においては、チャネル層
１３が図２に示される不純物プロファイルを持つＦＥＴ
について説明したが、本発明はこれに限定されるもので
はない。例えば、このチャネル層１３の不純物プロファ
イルは、図３〜図９の各グラフに示される各プロファイ
ルであってもよい。これら各グラフのそれぞれは図２の
グラフと同様に、横軸が基板表面からの深さ［Å］、縦
軸がｎ型不純物の濃度ＮD ［ｃｍ-3］を示している。こ
れらグラフに示される各不純物プロファイルは、図示さ
れるように、それぞれ基板表面から基板深部に向かって
不純物濃度が低く形成されている。In the above embodiment, the channel layer 13 has the FET having the impurity profile shown in FIG.
However, the present invention is not limited to this. For example, the impurity profile of the channel layer 13 may be each profile shown in the graphs of FIGS. In each of these graphs, as in the graph of FIG. 2, the horizontal axis represents the depth [Å] from the substrate surface, and the vertical axis represents the concentration N D [cm −3 ] of the n-type impurity. Each impurity profile shown in these graphs has a lower impurity concentration from the substrate surface toward the substrate deeper as shown.
【００１６】また、各グラフにおいて、点線で示される
水平線と一点鎖線で示される垂線とが交わる点は、各プ
ロファイル線で描かれる図形の重心に相当している。こ
れら各不純物プロファイルは、この重心を通るそれぞれ
の垂線から見て、不純物濃度の最大値が左側に位置して
いる。また、それぞれの垂線において、各プロファイル
線は右下がりに傾斜している。また、不純物濃度の最大
値の５０％の不純物濃度ライン（図示せず）とプロファ
イル線とが交差して得られる２つの交点を結ぶ線分を二
分する垂線（図示せず）において、それぞれの不純物プ
ロファイル線は右下がりに傾斜している。In each graph, a point where a horizontal line indicated by a dotted line intersects a perpendicular line indicated by a chain line corresponds to the center of gravity of a figure drawn by each profile line. In each of these impurity profiles, the maximum value of the impurity concentration is located on the left side when viewed from each perpendicular line passing through the center of gravity. In each perpendicular line, each profile line is inclined downward and to the right. In addition, a vertical line (not shown) bisecting a line segment connecting two intersections obtained by intersecting an impurity concentration line (not shown) of 50% of the maximum value of the impurity concentration with the profile line. The profile line slopes down and to the right.
【００１７】チャネル層１３が、図３〜図９に示される
このような不純物プロファイルで形成されている場合に
おいても上記実施例と同様な効果が奏され、電子移動度
および電子飽和速度は高まり、高周波特性は向上する。
このチャネル層１３の不純物濃度の最大値は、これらグ
ラフでは４×１０18〜６×１０18［ｃｍ-3］になってい
るが、必ずしもこれに限定されるものではなく、１×１
０18〜８×１０18［ｃｍ-3］の範囲にあればよい。Even when the channel layer 13 is formed with such an impurity profile as shown in FIGS. 3 to 9, the same effects as those of the above embodiment can be obtained, and the electron mobility and the electron saturation speed can be increased. High frequency characteristics are improved.
The maximum value of the impurity concentration of the channel layer 13 is 4 × 10 18 to 6 × 10 18 [cm −3 ] in these graphs, but is not necessarily limited thereto.
It may be in the range of 0 18 to 8 × 10 18 [cm −3 ].
【００１８】また、上記実施例によるＦＥＴでは、ゲー
ト電極１７がドレイン電極１８から遠ざけられて形成さ
れ、ゲート・ドレイン間の耐圧特性が向上されている。
しかし、本発明はこれに限定されるものではなく、ゲー
ト電極がドレイン・ソース間の中央に形成された構造の
ＦＥＴや、ゲート電極がリセスに形成された構造のＦＥ
Ｔ等に適用することもでき、この場合においても上記実
施例と同様な効果が奏される。Further, in the FET according to the above embodiment, the gate electrode 17 is formed so as to be separated from the drain electrode 18, and the withstand voltage characteristics between the gate and the drain are improved.
However, the present invention is not limited to this. The FET has a structure in which the gate electrode is formed at the center between the drain and the source, and the FE has a structure in which the gate electrode is formed in the recess.
It can also be applied to T and the like, and in this case, the same effect as in the above-described embodiment can be obtained.
【００１９】また、上記実施例の説明においては半導体
基板１１をＧａＡｓによって形成したが、これに限定さ
れるものではなく、例えば、ＩｎＰやＩｎＧａＡｓ等の
半導体基板でも良い。また、ｎ型不純物としてＳｉを用
いたが、ＳｅやＳ等であっても良い。このような材料を
用いてＦＥＴを形成しても、上記実施例と同様な効果が
奏される。In the above embodiment, the semiconductor substrate 11 is formed of GaAs. However, the present invention is not limited to this. For example, a semiconductor substrate such as InP or InGaAs may be used. Further, although Si is used as the n-type impurity, it may be Se or S. Even if an FET is formed using such a material, the same effects as those of the above embodiment can be obtained.
【００２０】[0020]
【発明の効果】以上説明したように本発明によれば、キ
ャリアが走行しやすいチャネル層の底部においては不純
物濃度が低いため、キャリアが受ける不純物散乱の影響
は低減される。このため、チャネル電子の移動度は高ま
り、また、電子飽和速度も高くなって素子の高周波特性
は向上する。また、ＦＥＴの相互コンダクタンスｇm は
一定のゲート電圧変化にわたって一定値を保持するよう
になる。As described above, according to the present invention, since the impurity concentration is low at the bottom of the channel layer where carriers easily travel, the influence of impurity scattering on carriers is reduced. For this reason, the mobility of the channel electrons increases, and the electron saturation speed also increases, so that the high-frequency characteristics of the device improve. Further, the transconductance g m of the FET is as to maintain a constant value over a certain gate voltage change.
【図１】本発明の一実施例によるＦＥＴの構造を示す断
面図である。FIG. 1 is a sectional view showing a structure of an FET according to an embodiment of the present invention.
【図２】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルを示すグラフである。FIG. 2 is a graph showing an impurity profile under a gate electrode of the FET according to the embodiment.
【図３】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルの第１の変形例を示すグラフである。FIG. 3 is a graph showing a first modification of the impurity profile below the gate electrode of the FET according to the embodiment.
【図４】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルの第２の変形例を示すグラフである。FIG. 4 is a graph showing a second modification of the impurity profile below the gate electrode of the FET according to the embodiment.
【図５】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルの第３の変形例を示すグラフである。FIG. 5 is a graph showing a third modification of the impurity profile below the gate electrode of the FET according to the embodiment.
【図６】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルの第４の変形例を示すグラフである。FIG. 6 is a graph showing a fourth modification of the impurity profile below the gate electrode of the FET according to the embodiment.
【図７】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルの第５の変形例を示すグラフである。FIG. 7 is a graph showing a fifth modification of the impurity profile below the gate electrode of the FET according to the present embodiment.
【図８】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルの第６の変形例を示すグラフである。FIG. 8 is a graph showing a sixth modification of the impurity profile below the gate electrode of the FET according to the present embodiment.
【図９】本実施例によるＦＥＴのゲート電極下の不純物
プロファイルの第７の変形例を示すグラフである。FIG. 9 is a graph showing a seventh modification of the impurity profile below the gate electrode of the FET according to the present embodiment.
【図１０】キャリアとなる電子がチャネル空乏層から受
ける影響を示すＦＥＴ断面図である。FIG. 10 is a cross-sectional view of an FET showing an influence of electrons serving as carriers from a channel depletion layer.
１１…半絶縁性ＧａＡｓ半導体基板、１２…バッファ
層、１３…チャネル層、１４…キャップ層、１５…ドレ
イン領域、１６…ソース領域、１７…ゲート電極、１８
…ドレイン電極、１９…ソース電極。DESCRIPTION OF SYMBOLS 11 ... Semi-insulating GaAs semiconductor substrate, 12 ... Buffer layer, 13 ... Channel layer, 14 ... Cap layer, 15 ... Drain region, 16 ... Source region, 17 ... Gate electrode, 18
... a drain electrode, 19 ... a source electrode.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 乙部 健二 神奈川県横浜市栄区田谷町１番地 住友 電気工業株式会社 横浜製作所内 (72)発明者 志賀 信夫 神奈川県横浜市栄区田谷町１番地 住友 電気工業株式会社 横浜製作所内 (56)参考文献 特開 平３−296225（ＪＰ，Ａ) 特開 昭50−151072（ＪＰ，Ａ) 特開 昭58−147161（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Kenji Otobe 1 Tagamachi, Sakae-ku, Yokohama-shi, Kanagawa Prefecture Sumitomo Electric Industries, Ltd. Yokohama Works (72) Inventor Nobuo Shiga 1-Tagamachi, Sakae-ku, Yokohama-shi, Kanagawa Sumitomo Electric Industries (56) References JP-A-3-296225 (JP, A) JP-A-50-151072 (JP, A) JP-A-58-147161 (JP, A) (58) Fields surveyed ( Int.Cl. 7 , DB name) H01L 21/338 H01L 29/812
Claims (1)
と、 前記バッファ層上に形成されたチャネル層と、 前記チャネル層上に形成されたアンドープのキャップ層
と、 前記キャップ層にショットキ接触して形成されたゲート
電極と、 前記ゲート電極の両側において高濃度に不純物が添加さ
れて前記チャネル層に接触して形成されたソース領域お
よびドレイン領域と、 前記ソース領域及び前記ドレイン領域にそれぞれオーミ
ック接触して形成されたソース電極およびドレイン電極
と、 を備え、 前記チャネル層の厚さは５ｎｍ以上５０ｎｍ以下であ
り、前記チャネル層の不純物濃度の最大値は１×１０ 18
ｃｍ -3 以上８×１０ 18 ｃｍ -3 以下の範囲であり、前記チ
ャネル層内の不純物濃度は、前記半導体基板の表面から
深部に向う方向に前記最大値から低くなるように変化
し、 前記キャップ層の不純物濃度が５×１０ 15 ｃｍ -3 以下で
ある、 ことを特徴とする電界効果トランジスタ 。1. A semiconductor substrate, and an undoped buffer layer formed on the semiconductor substrate.
And a channel layer formed on the buffer layer, and an undoped cap layer formed on the channel layer
And a gate formed in Schottky contact with the cap layer
High concentration of impurities on both sides of the electrode and the gate electrode.
The source region and the source region formed in contact with the channel layer.
And drain regions and the source region and the drain region, respectively.
Source and drain electrodes formed by back contact
When, with a thickness der than 50nm or less 5nm of the channel layer
The maximum value of the impurity concentration of the channel layer is 1 × 10 18
cm -3 in the range of 8 × 10 18 cm -3 inclusive, the Chi
The impurity concentration in the channel layer is determined from the surface of the semiconductor substrate.
Changes from the maximum value in the direction toward the depth
And the impurity concentration of the cap layer is 5 × 10 15 cm −3 or less.
There, the field effect transistor, characterized in that.
Priority Applications (1)
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| JP01948894A JP3304343B2 (en) | 1993-02-26 | 1994-02-16 | Field effect transistor |
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| JP5-38287 | 1993-02-26 | ||
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