JPH04158580A - 多結晶シリコン薄膜トランジスタ - Google Patents
多結晶シリコン薄膜トランジスタInfo
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- JPH04158580A JPH04158580A JP28463390A JP28463390A JPH04158580A JP H04158580 A JPH04158580 A JP H04158580A JP 28463390 A JP28463390 A JP 28463390A JP 28463390 A JP28463390 A JP 28463390A JP H04158580 A JPH04158580 A JP H04158580A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明はアクティブマトリクス型液晶デイスプレィの駆
動素子に用いる多結晶シリコン薄膜トランジスタの素子
構造に関する。
動素子に用いる多結晶シリコン薄膜トランジスタの素子
構造に関する。
(ロ)従来の技術
アクティブマトリクス型液晶デイスプレィの駆動素子と
してMIMや薄膜トランジスタ(TFT)などが使用さ
れている。
してMIMや薄膜トランジスタ(TFT)などが使用さ
れている。
このうち、TPTの半導体材料としてはアモルファスシ
リコンや多結晶シリコンなどが使用される。
リコンや多結晶シリコンなどが使用される。
多結晶シリコン(poly−5i)はアモルファスシリ
コン(a−5i)に比べて移動度が高いため、TPTの
高速化に有利である。
コン(a−5i)に比べて移動度が高いため、TPTの
高速化に有利である。
しかし、多結晶シリコン薄膜トランジスタ(po I
y−51TFT)の問題点として、オフ電流が大きいこ
とが挙げられる。
y−51TFT)の問題点として、オフ電流が大きいこ
とが挙げられる。
オフ電流を小さくする対策として、TPTをデュアルゲ
ート構造にする方法が一般に知られている(R,E、
PROANO,R,S、 MISAGE、 D、 G、
AST、”Development and Ele
ctrical Properties of Und
opedPolycrystalline 5ilic
on Thin−Film TransistorS”
、Proceedings of tbe SID、
vol、30/2.1989.)。
ート構造にする方法が一般に知られている(R,E、
PROANO,R,S、 MISAGE、 D、 G、
AST、”Development and Ele
ctrical Properties of Und
opedPolycrystalline 5ilic
on Thin−Film TransistorS”
、Proceedings of tbe SID、
vol、30/2.1989.)。
このようにデュアルゲート(ダブルゲート)ill造に
した場合の効果としては、日経BP社電子グループ編の
刊行物「フラットパネル・デイスプレィ゛ 90J
(150頁)に記されているように、2つのTPTが直
列接続されたことと等価になるので1つのドレイン接合
にかかる電圧が半減するため、オフ電流が約1桁小さく
なることがある。
した場合の効果としては、日経BP社電子グループ編の
刊行物「フラットパネル・デイスプレィ゛ 90J
(150頁)に記されているように、2つのTPTが直
列接続されたことと等価になるので1つのドレイン接合
にかかる電圧が半減するため、オフ電流が約1桁小さく
なることがある。
この現象はTPTのオフ電流がドレイン接合にかかる電
圧に指数関数的に依存していることに起因する。
圧に指数関数的に依存していることに起因する。
ダブルゲート構造のpo 1y−5iTFTは上記に述
べたようなリーク電流低減の効果を有している。
べたようなリーク電流低減の効果を有している。
第11図に従来のダブルゲート構造の薄膜トランジスタ
(TPT)の平面図を示す。
(TPT)の平面図を示す。
第】】図において、多結晶シリコン層(poly−5i
)(1)の両端がドレインパスライン(8)と画素電極
(9)に接続されている。
)(1)の両端がドレインパスライン(8)と画素電極
(9)に接続されている。
一方、多結晶シリコン層(])を横切ってn+poly
−3i製のゲート電極(3)がゲートパスライン(10
)に接続されている。
−3i製のゲート電極(3)がゲートパスライン(10
)に接続されている。
多結晶シリコン層(IJの外形線とゲート電極(3)の
外形線とで囲まれる領域(ハツチングで示す)をTPT
の動作領域(12)と称することにする。
外形線とで囲まれる領域(ハツチングで示す)をTPT
の動作領域(12)と称することにする。
ゲート電極(3)内に設けられたスルーホール(6)は
多結晶シリコンの端部(11)と交差している。
多結晶シリコンの端部(11)と交差している。
第11図中のXII−XII線で従来のTPTを切断し
た切断図を第12図に示す。
た切断図を第12図に示す。
第12図において、多結晶シリコン層(1)はドープさ
れた左右のドレイン電極(4)とソース電極(5)と動
作領域(12)とから構成されている。
れた左右のドレイン電極(4)とソース電極(5)と動
作領域(12)とから構成されている。
動作領域(12)上に熱酸化5iOt膜(2)があり、
熱酸化S10.膜(2)の上にドープされたpoiy−
Siiijのゲート電極(3)が形成されている。
熱酸化S10.膜(2)の上にドープされたpoiy−
Siiijのゲート電極(3)が形成されている。
ドレイン電極(4)、ソース電極(5)及びゲート電極
(3)はいずれも保護絶縁膜(7)で覆われている。
(3)はいずれも保護絶縁膜(7)で覆われている。
保護絶縁膜(7)の開口部において、それぞれドレイン
電極(4)に金属製のドレインパスライン(8)、ソー
スを極(5)にITO製の画素電極が接続されている。
電極(4)に金属製のドレインパスライン(8)、ソー
スを極(5)にITO製の画素電極が接続されている。
尚、多結晶シjlコン層(1)の下地は石英製の基板(
13)である。
13)である。
同様な構造のTPTとして、動作領域を二つ以上に分割
したり(特開昭61−36972号公報)、動作領域に
短冊状の溝を設けたり(特開昭61−295664号公
報)、ゲート電極の分割を非動作領域まで広げたり(特
開昭62−42563号公報)、絶縁基板上に溝を形成
してチャネル輻を増大させたり(特開昭62−6357
5号公報)することが提案されている。
したり(特開昭61−36972号公報)、動作領域に
短冊状の溝を設けたり(特開昭61−295664号公
報)、ゲート電極の分割を非動作領域まで広げたり(特
開昭62−42563号公報)、絶縁基板上に溝を形成
してチャネル輻を増大させたり(特開昭62−6357
5号公報)することが提案されている。
第11図に見られる従来のTPTにおいては、多結晶シ
リコンの端部(11)とゲート電極(3)の境界が複数
個所で交わっている。
リコンの端部(11)とゲート電極(3)の境界が複数
個所で交わっている。
従来のTPT構造はバターニングを行った多結晶シリコ
ン層(1)の端部までチャネルとしているため、多結晶
シリコン層の端部のトラップ準位を介したリーク電流が
新たに発生し、ダブルゲートによる効果が小さくなると
いう問題があった。
ン層(1)の端部までチャネルとしているため、多結晶
シリコン層の端部のトラップ準位を介したリーク電流が
新たに発生し、ダブルゲートによる効果が小さくなると
いう問題があった。
駆動素子のオフ電流が大きくなるとpoly−5iTF
Tの応用例であるアクティブマトリクス型液晶表示装置
において、表示が不安定になったり、表示の鮮明さが失
われたりする欠点が生ずる。
Tの応用例であるアクティブマトリクス型液晶表示装置
において、表示が不安定になったり、表示の鮮明さが失
われたりする欠点が生ずる。
(ハ)発明が解決しまうとする課題
本発明はゲート電極のスルーホールを多結晶シリコンの
端部と離して形成することにより、オフ電流を効率的に
抑えられるp。1y−SiTFTを提供するものである
。
端部と離して形成することにより、オフ電流を効率的に
抑えられるp。1y−SiTFTを提供するものである
。
(ニ)課題を解決するための手段
本発明のpo Iy−5iTFTは、多結晶シリコン層
の外形線とゲー)!極の外形線とで囲まれる動作領域内
のゲート電極に、この動作領域の外形線と離れたスルー
ホールを設けたことを特徴とする。
の外形線とゲー)!極の外形線とで囲まれる動作領域内
のゲート電極に、この動作領域の外形線と離れたスルー
ホールを設けたことを特徴とする。
(ホ)作用
本発明のTPTは動作領域内のゲート電極にスルーホー
ルを設けているので、TPTのドレイン、ソース閤の電
流の経路は、ゲート電極のスルーホール部のドープされ
たn4′又はp+のpoly−5iの動作領域を通りド
ープされていないp。
ルを設けているので、TPTのドレイン、ソース閤の電
流の経路は、ゲート電極のスルーホール部のドープされ
たn4′又はp+のpoly−5iの動作領域を通りド
ープされていないp。
1y−5iの動作領域の端部を通らないため、poly
−5iTFTのリーク電流が低減する働きが生ずる。
−5iTFTのリーク電流が低減する働きが生ずる。
(へ)実施例
本発明のpoly−5iTFTの一実施例の電極構造の
平面図を第1図に示す。
平面図を第1図に示す。
第1図において、多結晶シリコン層(1)上にスルーホ
ール(6)を備えたゲート電極(3)が熱酸化Sin、
膜を挟んで重畳されている。
ール(6)を備えたゲート電極(3)が熱酸化Sin、
膜を挟んで重畳されている。
同図でpoly−5i層とゲート電極の外形線の重なり
部は四角形ABCDで表されるが、四角形ABCD内を
TPTの動作領域と呼ぶことにする。
部は四角形ABCDで表されるが、四角形ABCD内を
TPTの動作領域と呼ぶことにする。
ゲート電極(3)のスルーホール(6)の外形線はTP
Tの動作領域(四角形ABCD)内に存在し、且つTP
Tの動作領域に接しない。
Tの動作領域(四角形ABCD)内に存在し、且つTP
Tの動作領域に接しない。
スルーホール(6)の領域の多結晶シリコン層(1)は
ドープされており、この領域をドープ領域(14)と言
うことにする。
ドープされており、この領域をドープ領域(14)と言
うことにする。
第1図のスルーホール(6)の外形線は多結晶シリコン
の端部(11)に接しないため、ドレイン電極からソー
ス電極へ流れる電流は動作領域内のドープ領域を主とし
て通る。
の端部(11)に接しないため、ドレイン電極からソー
ス電極へ流れる電流は動作領域内のドープ領域を主とし
て通る。
このため、poly−5i層の動作領域(四角形ABC
D)の中でも界面準位の多い多結晶シリコンの端部(1
1)周辺を流れる電流はスルーホールがない場合に比べ
て激減する。
D)の中でも界面準位の多い多結晶シリコンの端部(1
1)周辺を流れる電流はスルーホールがない場合に比べ
て激減する。
第1図のI I−I I線でpo l y−51TFT
の電極を切断した断面図を第2図に示す。
の電極を切断した断面図を第2図に示す。
第2図において、ゲート電極(3)は中央部にスルーホ
ール(6)が形成され、スルーホールはゲート!極下の
熱酸化5ins膜(2)にも形ずくられている。
ール(6)が形成され、スルーホールはゲート!極下の
熱酸化5ins膜(2)にも形ずくられている。
熱酸化Sin、膜(2)下の多結晶シリコン層(1)は
燐[P] または硼稟[B]をドープした左右のドレイ
ン電極(4)及びソース電極(5)並びに非拡散の多結
晶シリコン層及びスルーホール下のドープ領域(14)
とから構成されている。
燐[P] または硼稟[B]をドープした左右のドレイ
ン電極(4)及びソース電極(5)並びに非拡散の多結
晶シリコン層及びスルーホール下のドープ領域(14)
とから構成されている。
第2図でゲート電極(3)下部までドレイン電極(4)
及びソース電極(5)が侵入しているが製造方法として
は斜めにイオン注入したり、2段階のドーピングにより
形成することができる。
及びソース電極(5)が侵入しているが製造方法として
は斜めにイオン注入したり、2段階のドーピングにより
形成することができる。
後者の構造はLDD (l ight ly do−
ped clrain)構造のTPTとして良く知ら
れている(特開平2−83940号公報)1、多結晶シ
リコン層(1)下の基板(13ンは石英で構成されてい
る。
ped clrain)構造のTPTとして良く知ら
れている(特開平2−83940号公報)1、多結晶シ
リコン層(1)下の基板(13ンは石英で構成されてい
る。
本発明のpo 1y−51TFTは従来のスルーホール
のないダブルゲート構造のpoly−5iTFTに比べ
てOFF電流が172〜1/10になる。
のないダブルゲート構造のpoly−5iTFTに比べ
てOFF電流が172〜1/10になる。
第3図にアクティブマトリクス型LCDパネルに応用さ
れる本発明の多結晶Si薄膜トランジスタ(poly−
5iTFT)の平面図を示す。
れる本発明の多結晶Si薄膜トランジスタ(poly−
5iTFT)の平面図を示す。
第3図において、多結晶シリコン層(1)は石英製の基
板(13)上に形成されており、多結晶シリコン層(1
)の両端は保護絶縁膜のスルーホール部(15)、(1
5)によってAI、Mo、Ti等から成るドレインパス
ライン(8)と透明なITO1金属酸化膜等から成る画
素電極(9)に電気接続されている。
板(13)上に形成されており、多結晶シリコン層(1
)の両端は保護絶縁膜のスルーホール部(15)、(1
5)によってAI、Mo、Ti等から成るドレインパス
ライン(8)と透明なITO1金属酸化膜等から成る画
素電極(9)に電気接続されている。
ドープされた多結晶シリコン製のゲートパスライン(1
0)及びゲート電極(3)が熱酸化5iO1膜を介して
多結晶シリコン層上に延在している。
0)及びゲート電極(3)が熱酸化5iO1膜を介して
多結晶シリコン層上に延在している。
第3図で斜線で示された動作類bJはゲートを極(3)
の外形線と多結晶シリコン層(1)の外形線とで囲まれ
る領域である。
の外形線と多結晶シリコン層(1)の外形線とで囲まれ
る領域である。
第3図のIV−IV線でpoly−5iTFTを切断し
た断面図を第4図に示す。
た断面図を第4図に示す。
第4図において、石英製の基板(13)上にドープした
poly−5i製のドレイン電極(4)及びソースを極
(5)、poly−57製の動作領域(12)、動作領
域の内でスルーホール(6)下に位置したドープ領域(
14)が形ずくられている。
poly−5i製のドレイン電極(4)及びソースを極
(5)、poly−57製の動作領域(12)、動作領
域の内でスルーホール(6)下に位置したドープ領域(
14)が形ずくられている。
ゲート電極(3)及び熱酸化Stow膜(2)は動作領
域(12)上に位置し、5iOz膜、PSG膜、BPS
G膜又はS iNx膜等からなる保護絶縁膜(7)に覆
われている。
域(12)上に位置し、5iOz膜、PSG膜、BPS
G膜又はS iNx膜等からなる保護絶縁膜(7)に覆
われている。
保護絶縁膜(7)に開口されたスルーホール部によりド
レイン電極(4)とA]製のドレインパスライン(8)
とが、またソース電極(5)とITO製の画素電極(9
)とが接触している。
レイン電極(4)とA]製のドレインパスライン(8)
とが、またソース電極(5)とITO製の画素電極(9
)とが接触している。
第4図のようなp o l y−51TFTを液晶表示
装置に適用することにより液晶表示装置のコントラスト
が30%程度向上する。
装置に適用することにより液晶表示装置のコントラスト
が30%程度向上する。
第5図に本発明のp o ] y−51TFTの第2の
実施例の電極構造の平面図を示す。
実施例の電極構造の平面図を示す。
図中のゲート電極のスルーホールはチャネル長の方向に
2個、独立しである。
2個、独立しである。
第5図において、部分的にn+型化されたn−型の多結
晶シリコン層(1)とCr又はn”p。
晶シリコン層(1)とCr又はn”p。
ly Si製のゲート電極(3)が重なり合っている。
第5図をvr−vr線で切断したときの断面図を第6図
に示す。
に示す。
第6図でゲート電極(3)と熱酸化Sin、膜(2)に
は共にスルーホール(6)が形成され、スルーホール下
のpoly−Siはn+にドープされている。
は共にスルーホール(6)が形成され、スルーホール下
のpoly−Siはn+にドープされている。
第5図の電極構造はTPTのチャネル長(L)が長い場
合、有効に働く。
合、有効に働く。
第7図は本発明のpoly−5iTFTの第3の実施例
の電極構造の平面図を示す。
の電極構造の平面図を示す。
第7図において、ゲート電極(3)に設けられたスルー
ホール(6)はチャネル幅の方向に2個設けられている
。
ホール(6)はチャネル幅の方向に2個設けられている
。
第7図をVI I I−VI I X線で切断したとき
の断面図を第8図に示す。
の断面図を第8図に示す。
第7図の電極構造はTPTのチャネル幅(W)が長い場
合、有効に働く。
合、有効に働く。
第9図に本発明のpo l y−51TFTの第4の実
施例の電極構造の平面図を示す。
施例の電極構造の平面図を示す。
第9図において、ゲート電極は多結晶シリコン層(1)
との重畳部で2個に分割され、各分割されたゲート電極
(3)にスルーホール(6)を形成している。
との重畳部で2個に分割され、各分割されたゲート電極
(3)にスルーホール(6)を形成している。
第9図をX−X線で切断したときの断面図を第10図に
示す。
示す。
第10図に示すように2個に分割されたゲートを極(3
)間の多結晶シリコン層(1)はドープされて低抵抗化
されたn’poly−5i製のドープ領域(14)とな
っている。
)間の多結晶シリコン層(1)はドープされて低抵抗化
されたn’poly−5i製のドープ領域(14)とな
っている。
第10図の電極構造は各TPTの駆動電圧が小さくなり
、a(アモルファス)−5iTFTに比べて駆動電圧の
大きいpo 1y−5iTFTの動作マージンに余裕が
生ずる。
、a(アモルファス)−5iTFTに比べて駆動電圧の
大きいpo 1y−5iTFTの動作マージンに余裕が
生ずる。
尚、上述の実施例においてはゲート電極と熱酸化5rO
t膜に共通して貫通するスルーホールを設けているが、
本発明はこれに限定されず、第13図に示す如く熱酸化
SiO,膜にスルーホールを設ける必要はない。
t膜に共通して貫通するスルーホールを設けているが、
本発明はこれに限定されず、第13図に示す如く熱酸化
SiO,膜にスルーホールを設ける必要はない。
この場合でも、多結晶シリコン膜への不純物導入は半導
体分野の周知の技術で可能である。
体分野の周知の技術で可能である。
(ト)発明の効果
本発明のp o ] y−51TFTは従来のpoly
−8iTFTに比べてOFF電流を小さくすることがで
きる。
−8iTFTに比べてOFF電流を小さくすることがで
きる。
本発明の構造のp o 1 y−51TFTを液晶表示
装置の画素駆動用TPTに用いることにより液晶デイス
プレィの画質構造を図ることができる。
装置の画素駆動用TPTに用いることにより液晶デイス
プレィの画質構造を図ることができる。
第1図は本発明のp o ] y−51TFTの電極構
造の第1実施例の平面図、第2図は本発明のpoly−
5iTFTの電極構造の第1実施例の断面図、第3図は
液晶表示装置における本発明のpoly−5iTFTの
第1実施例の平面図、第4図は液晶表示装置における本
発明のpoly−5iTFTの第1実施例の断面図、第
5図は本発明のpoly−5iTFTの電極構造の第2
実施例の平面図、第6図は本発明のpoly−5iTF
Tの電極構造の第2実施例の断面図、第7図は本発明の
poly−5iTFTの電極構造の第3実施例の平面図
、第8図は本発明のpoly−3iTFTの電極構造の
第3実施例の断面図、第9図は本発明のpo 1 y−
51TFTの電極構造の第4実施例の平面図、第10図
は本発明のpoly−5iTFTの電極構造の第4実施
例の断面図、第11図は従来の液晶表示装置におけるp
oly−5iTFTの平面図、第12図は従来の液晶表
示装置のpo l y−51TFTの断面図、第13図
は本発明の液晶表示装置のpoly−5iTFTの断面
図である。 1・・・多結晶シリコン層、2・・・熱酸化Sin、膜
、3・・・ゲート電極、4・・・ドレイン電極、5・・
・ソース電極、6・・・スルーホール部、7・・・保護
絶縁膜、8・・・ドレインパスライン、9・・・画素電
極、10・・・ゲートパスライン、11・・・多結晶シ
リコンの端部、12・・・動作領域、13・・・基板、
14・・・ドープ領域、15・・・スルーホール部。 出願人 三洋電機株式会社代理人
弁理士 西野卓嗣(外2名)第1図 第2図 ′? 篇 第5図 第6図 第7図 第8図 第9図 第10図 第11図 第12図 12動作領域
造の第1実施例の平面図、第2図は本発明のpoly−
5iTFTの電極構造の第1実施例の断面図、第3図は
液晶表示装置における本発明のpoly−5iTFTの
第1実施例の平面図、第4図は液晶表示装置における本
発明のpoly−5iTFTの第1実施例の断面図、第
5図は本発明のpoly−5iTFTの電極構造の第2
実施例の平面図、第6図は本発明のpoly−5iTF
Tの電極構造の第2実施例の断面図、第7図は本発明の
poly−5iTFTの電極構造の第3実施例の平面図
、第8図は本発明のpoly−3iTFTの電極構造の
第3実施例の断面図、第9図は本発明のpo 1 y−
51TFTの電極構造の第4実施例の平面図、第10図
は本発明のpoly−5iTFTの電極構造の第4実施
例の断面図、第11図は従来の液晶表示装置におけるp
oly−5iTFTの平面図、第12図は従来の液晶表
示装置のpo l y−51TFTの断面図、第13図
は本発明の液晶表示装置のpoly−5iTFTの断面
図である。 1・・・多結晶シリコン層、2・・・熱酸化Sin、膜
、3・・・ゲート電極、4・・・ドレイン電極、5・・
・ソース電極、6・・・スルーホール部、7・・・保護
絶縁膜、8・・・ドレインパスライン、9・・・画素電
極、10・・・ゲートパスライン、11・・・多結晶シ
リコンの端部、12・・・動作領域、13・・・基板、
14・・・ドープ領域、15・・・スルーホール部。 出願人 三洋電機株式会社代理人
弁理士 西野卓嗣(外2名)第1図 第2図 ′? 篇 第5図 第6図 第7図 第8図 第9図 第10図 第11図 第12図 12動作領域
Claims (1)
- (1)ゲート電極、ゲート絶縁膜、多結晶シリコン層、
ソース電極並びにドレイン電極の積層体からなる薄膜ト
ランジスタに於て、 多結晶シリコン層の外形線とゲート電極の外形線とで囲
まれる領域を動作領域となし、該動作領域内のゲート電
極に、該動作領域の外形線に非接触の独立したスルーホ
ールを備えたことを特徴とする多結晶シリコン薄膜トラ
ンジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28463390A JPH04158580A (ja) | 1990-10-22 | 1990-10-22 | 多結晶シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28463390A JPH04158580A (ja) | 1990-10-22 | 1990-10-22 | 多結晶シリコン薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04158580A true JPH04158580A (ja) | 1992-06-01 |
Family
ID=17681002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28463390A Pending JPH04158580A (ja) | 1990-10-22 | 1990-10-22 | 多結晶シリコン薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04158580A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738118A (ja) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
US6664569B2 (en) * | 2000-06-09 | 2003-12-16 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display device array substrate and method of manufacturing the same |
JP2009111412A (ja) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | 薄膜トランジスタ素子と表示装置 |
US8541811B2 (en) | 2005-07-14 | 2013-09-24 | Samsung Display Co., Ltd. | TFT with improved light sensing and TFT substrate using the same and liquid crystal display |
-
1990
- 1990-10-22 JP JP28463390A patent/JPH04158580A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738118A (ja) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
US6664569B2 (en) * | 2000-06-09 | 2003-12-16 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display device array substrate and method of manufacturing the same |
US8541811B2 (en) | 2005-07-14 | 2013-09-24 | Samsung Display Co., Ltd. | TFT with improved light sensing and TFT substrate using the same and liquid crystal display |
JP2009111412A (ja) * | 2008-11-28 | 2009-05-21 | Sakae Tanaka | 薄膜トランジスタ素子と表示装置 |
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