JP3072637B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JP3072637B2 JP3072637B2 JP34301391A JP34301391A JP3072637B2 JP 3072637 B2 JP3072637 B2 JP 3072637B2 JP 34301391 A JP34301391 A JP 34301391A JP 34301391 A JP34301391 A JP 34301391A JP 3072637 B2 JP3072637 B2 JP 3072637B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- gate electrode
- active matrix
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス基
板に関し、例えばアクティブマトリクス型液晶表示装置
に用いられる。
板に関し、例えばアクティブマトリクス型液晶表示装置
に用いられる。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置と
して、基板上に周辺回路部を内蔵したものが知られてい
る。ここで、周辺回路部にはアクティブマトリクス基板
の走査線（ゲート線）に駆動信号を供給する駆動（ドラ
イバ）回路と、データ線（ソース線）に表示信号を供給
する表示データ出力回路とが含まれる。
して、基板上に周辺回路部を内蔵したものが知られてい
る。ここで、周辺回路部にはアクティブマトリクス基板
の走査線（ゲート線）に駆動信号を供給する駆動（ドラ
イバ）回路と、データ線（ソース線）に表示信号を供給
する表示データ出力回路とが含まれる。
【０００３】ところで画素部にスイッチとして用いられ
る薄膜トランジスタには、オフ電流の小さいことが要求
されるため、オフセット構造（ゲート電極とリース、ド
レイン領域が非整合である構造）あるいはＬＤＤ構造の
薄膜トランジスタをアクティブマトリクス型液晶表示装
置に用いることが検討されている。
る薄膜トランジスタには、オフ電流の小さいことが要求
されるため、オフセット構造（ゲート電極とリース、ド
レイン領域が非整合である構造）あるいはＬＤＤ構造の
薄膜トランジスタをアクティブマトリクス型液晶表示装
置に用いることが検討されている。
【０００４】
【発明が解決しようとする課題】しかし、オフセット構
造あるいはＬＤＤ構造の薄膜トランジスタを画素部だけ
でなく周辺回路部にも用いると、オフ電流は低下するも
ののオン電流も低下してしまうため、内蔵のドライバ回
路の性能を十分にすることができない。そこで本発明
は、画素部と周辺回路部のそれぞれにおいて、薄膜トラ
ンジスタに要求される仕様を十分に満足させることので
きるアクティブマトリクス基板を提供することを目的と
する。
造あるいはＬＤＤ構造の薄膜トランジスタを画素部だけ
でなく周辺回路部にも用いると、オフ電流は低下するも
ののオン電流も低下してしまうため、内蔵のドライバ回
路の性能を十分にすることができない。そこで本発明
は、画素部と周辺回路部のそれぞれにおいて、薄膜トラ
ンジスタに要求される仕様を十分に満足させることので
きるアクティブマトリクス基板を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明に係るアクティブ
マトリクス基板は、基板上に、スイッチとしての薄膜ト
ランジスタを含む画素部と、薄膜トランジスタを含んで
構成された周辺回路部とが形成された基板において、画
素部の薄膜トランジスタはＬＤＤ構造とされ、周辺回路
部の薄膜トランジスタはソースおよびドレイン領域の端
部とゲート電極の端部とが整合または重なり合う構造と
されていることを特徴とする。
マトリクス基板は、基板上に、スイッチとしての薄膜ト
ランジスタを含む画素部と、薄膜トランジスタを含んで
構成された周辺回路部とが形成された基板において、画
素部の薄膜トランジスタはＬＤＤ構造とされ、周辺回路
部の薄膜トランジスタはソースおよびドレイン領域の端
部とゲート電極の端部とが整合または重なり合う構造と
されていることを特徴とする。
【０００６】ここで、周辺回路部と画素部の薄膜トラン
ジスタの有するゲート電極が同一材料で構成され、画素
部の薄膜トランジスタのゲート電極のみが酸化されてい
てもよい。
ジスタの有するゲート電極が同一材料で構成され、画素
部の薄膜トランジスタのゲート電極のみが酸化されてい
てもよい。
【０００７】
【作用】本発明の構成によれば、画素部の薄膜トランジ
スタはＬＤＤ構造とされるので、オフ電流の低減が可能
であり、これに対して、周辺回路部の薄膜トランジスタ
は通常の構造（ゲート電極とソース、ドレイン領域が整
合または重なり合う構造）とされるので、オン電流の低
下を防止できる。
スタはＬＤＤ構造とされるので、オフ電流の低減が可能
であり、これに対して、周辺回路部の薄膜トランジスタ
は通常の構造（ゲート電極とソース、ドレイン領域が整
合または重なり合う構造）とされるので、オン電流の低
下を防止できる。
【０００８】
【実施例】以下、添付図面により本発明の実施例を説明
する。
する。
【０００９】図１は実施例に係るアクティブマトリクス
基板の平面図である。図示の通り、ガラスあるいはセラ
ミックスなどの基板１上には、画素部２と周辺回路部３
１，３２が形成されている。画素部２には複数本の走査
線４が平行に配設され、スイッチ用の薄膜トランジスタ
のゲート電極（図示せず）に接続されると共に、ドライ
バとしての周辺回路部３１の出力に接続されている。ま
た、走査線４の他端は共通接続され、陽極酸化電圧Ｖが
印加される構造になっている。なお、表示データ出力回
路としての周辺回路部３２の入力には、走査線４と直交
するデータ線（図示せず）が接続されている。
基板の平面図である。図示の通り、ガラスあるいはセラ
ミックスなどの基板１上には、画素部２と周辺回路部３
１，３２が形成されている。画素部２には複数本の走査
線４が平行に配設され、スイッチ用の薄膜トランジスタ
のゲート電極（図示せず）に接続されると共に、ドライ
バとしての周辺回路部３１の出力に接続されている。ま
た、走査線４の他端は共通接続され、陽極酸化電圧Ｖが
印加される構造になっている。なお、表示データ出力回
路としての周辺回路部３２の入力には、走査線４と直交
するデータ線（図示せず）が接続されている。
【００１０】上記の実施例において、周辺回路部３１，
３２の薄膜トランジスタは図２（ａ）のように構成され
る。すなわち、基板１上にポリシリコンなどの半導体薄
膜６が形成され、その上面にＳｉＯ2 などのゲート絶縁
膜７が形成され、チャネル領域６Ｃのゲート絶縁膜７上
にはタンタル、アルミニウム、ニオブ、ポリシリコンな
どのゲート電極８が形成されている。
３２の薄膜トランジスタは図２（ａ）のように構成され
る。すなわち、基板１上にポリシリコンなどの半導体薄
膜６が形成され、その上面にＳｉＯ2 などのゲート絶縁
膜７が形成され、チャネル領域６Ｃのゲート絶縁膜７上
にはタンタル、アルミニウム、ニオブ、ポリシリコンな
どのゲート電極８が形成されている。
【００１１】ここで、特徴的なことは、半導体薄膜６に
おけるｎ+ 型のソース領域６Ｓとドレイン領域６Ｄの端
部が、絶縁膜７をはさんでゲート電極８と位置的に整合
していることである。なお、端部で重なり合う構造とな
っていてもよい。このため、周辺回路部３１，３２にお
ける薄膜トランジスタは、オフ電流はそれほど小さくな
いものの、オン電流が大きくされている。
おけるｎ+ 型のソース領域６Ｓとドレイン領域６Ｄの端
部が、絶縁膜７をはさんでゲート電極８と位置的に整合
していることである。なお、端部で重なり合う構造とな
っていてもよい。このため、周辺回路部３１，３２にお
ける薄膜トランジスタは、オフ電流はそれほど小さくな
いものの、オン電流が大きくされている。
【００１２】一方、上記実施例において、画素部２の薄
膜トランジスタは図２（ｂ），（ｃ）のようになってい
る。すなわち、ｎ+ 型のソース領域６Ｓおよびドレイン
領域６Ｄの端部がゲート電極８から離れたオフセット構
造となり、あるいはソース領域６Ｓおよびドレイン領域
６Ｄとｉ型のチャネル領域６Ｃとの間に低ドープのｎ-
型ライトリドープド領域６Ｌが介在されてＬＤＤ構造と
なっている。このため、オン電流はそれほど大きくない
ものの、オフ電流は低く抑えられている。
膜トランジスタは図２（ｂ），（ｃ）のようになってい
る。すなわち、ｎ+ 型のソース領域６Ｓおよびドレイン
領域６Ｄの端部がゲート電極８から離れたオフセット構
造となり、あるいはソース領域６Ｓおよびドレイン領域
６Ｄとｉ型のチャネル領域６Ｃとの間に低ドープのｎ-
型ライトリドープド領域６Ｌが介在されてＬＤＤ構造と
なっている。このため、オン電流はそれほど大きくない
ものの、オフ電流は低く抑えられている。
【００１３】上記のようなオフセット構造あるいはＬＤ
Ｄ構造の薄膜トランジスタは、例えば図３〜図５のよう
にして形成される。図３（ａ）のように、タンタルなど
のゲート電極８をマスクとしてイオン注入し、ｉ型の半
導体薄膜６にｎ+ 型のソース領域６Ｓおよびドレイン領
域６Ｄを自己整合的に形成する。次に、ゲート電極８を
陽極酸化すると、酸化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜
８１が形成され、ゲート電極８が細らされてオフセット
構造が実現される（図３（ｂ）図示）。
Ｄ構造の薄膜トランジスタは、例えば図３〜図５のよう
にして形成される。図３（ａ）のように、タンタルなど
のゲート電極８をマスクとしてイオン注入し、ｉ型の半
導体薄膜６にｎ+ 型のソース領域６Ｓおよびドレイン領
域６Ｄを自己整合的に形成する。次に、ゲート電極８を
陽極酸化すると、酸化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜
８１が形成され、ゲート電極８が細らされてオフセット
構造が実現される（図３（ｂ）図示）。
【００１４】図４（ａ）のように、絶縁膜７上にゲート
電極８を形成した後、同図（ｂ）のように陽極酸化で酸
化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜８１を形成し、イオ
ン注入しても、同様にオフセット構造が得られる。
電極８を形成した後、同図（ｂ）のように陽極酸化で酸
化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜８１を形成し、イオ
ン注入しても、同様にオフセット構造が得られる。
【００１５】図５（ａ）のように、絶縁膜７上のゲート
電極８をマスクとして低濃度のイオン注入を行ない、ソ
ース領域６Ｓとドレイン領域６Ｄをｎ- 型とする。次
に、同図（ｂ）のように、ゲート電極８を陽極酸化し、
酸化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜８１をマスクとし
て高濃度のイオン注入をすると、ｎ+ 型のソース領域６
Ｓおよびドレイン領域６Ｄとｉ型のソース領域６Ｓの間
に、ｎ- 型のライトリドープド領域６Ｌが介在されたＬ
ＤＤ構造が実現される。
電極８をマスクとして低濃度のイオン注入を行ない、ソ
ース領域６Ｓとドレイン領域６Ｄをｎ- 型とする。次
に、同図（ｂ）のように、ゲート電極８を陽極酸化し、
酸化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜８１をマスクとし
て高濃度のイオン注入をすると、ｎ+ 型のソース領域６
Ｓおよびドレイン領域６Ｄとｉ型のソース領域６Ｓの間
に、ｎ- 型のライトリドープド領域６Ｌが介在されたＬ
ＤＤ構造が実現される。
【００１６】なお、実施例では陽極酸化によるオフセッ
ト構造およびＬＤＤ構造の形成を示したが、他の手法を
用いてもよい。例えば、画素部２の薄膜トランジスタに
ついてのみ、ゲート電極８の側壁にＳｉＯ2 を残してイ
オン注入し、あるいはゲートマスクを有するゲート電極
をサイドエッチングでアンダーカットしてからイオン注
入し、オフセット構造やＬＤＤ構造としてもよい。但
し、陽極酸化の膜厚は印加電圧で自由にコントロールで
きるので、制御性に優れている。
ト構造およびＬＤＤ構造の形成を示したが、他の手法を
用いてもよい。例えば、画素部２の薄膜トランジスタに
ついてのみ、ゲート電極８の側壁にＳｉＯ2 を残してイ
オン注入し、あるいはゲートマスクを有するゲート電極
をサイドエッチングでアンダーカットしてからイオン注
入し、オフセット構造やＬＤＤ構造としてもよい。但
し、陽極酸化の膜厚は印加電圧で自由にコントロールで
きるので、制御性に優れている。
【００１７】
【発明の効果】以上の通り、本発明のアクティブマトリ
クス基板では、画素部の薄膜トランジスタはＬＤＤ構造
とされるので、オフ電流の低減が可能であり、これに対
して、周辺回路部の薄膜トランジスタは通常の構造（ゲ
ート電極とソース、ドレイン領域が整合または重なり合
う構造）とされるので、オン電流の低下を防止できる。
このため、画素部の薄膜トランジスタに要求される仕様
と、周辺回路部の薄膜トランジスタに要求される仕様を
同時に満足させることができる。
クス基板では、画素部の薄膜トランジスタはＬＤＤ構造
とされるので、オフ電流の低減が可能であり、これに対
して、周辺回路部の薄膜トランジスタは通常の構造（ゲ
ート電極とソース、ドレイン領域が整合または重なり合
う構造）とされるので、オン電流の低下を防止できる。
このため、画素部の薄膜トランジスタに要求される仕様
と、周辺回路部の薄膜トランジスタに要求される仕様を
同時に満足させることができる。
【図１】実施例に係るアクティブマトリクス基板の平面
図である。
図である。
【図２】実施例に用いる薄膜トランジスタの断面図であ
る。
る。
【図３】オフセット構造の薄膜トランジスタの製法の一
例を示す図である。
例を示す図である。
【図４】オフセット構造の薄膜トランジスタの製法の他
の例を示す図である。
の例を示す図である。
【図５】ＬＤＤ構造の薄膜トランジスタの製法の一例を
示す図である。
示す図である。
１…基板、２…画素部、３１，３２…周辺回路部、６…
半導体薄膜、６Ｃ…チャネル領域、６Ｓ…ソース領域、
６Ｄ…ドレイン領域、７…絶縁膜、８…ゲート電極、８
１…酸化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜
半導体薄膜、６Ｃ…チャネル領域、６Ｓ…ソース領域、
６Ｄ…ドレイン領域、７…絶縁膜、８…ゲート電極、８
１…酸化タンタル（Ｔａ2 Ｏ5 ）の絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/133 G09F 9/30 G09G 3/36 H01L 29/78
Claims (2)
- 【請求項１】 基板上に、スイッチとしての薄膜トラン
ジスタを含む画素部と、薄膜トランジスタを含んで構成
された周辺回路部とが形成されたアクティブマトリクス
基板において、 前記画素部の薄膜トランジスタはＬＤＤ構造とされ、前
記周辺回路部の薄膜トランジスタはソースおよびドレイ
ン領域の端部とゲート電極の端部とが整合または重なり
合う構造とされていることを特徴とするアクティブマト
リクス基板。 - 【請求項２】 前記周辺回路部と前記画素部の薄膜トラ
ンジスタの有するゲート電極が同一材料で構成され、前
記画素部の薄膜トランジスタのゲート電極のみが酸化さ
れている請求項１記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34301391A JP3072637B2 (ja) | 1991-12-25 | 1991-12-25 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34301391A JP3072637B2 (ja) | 1991-12-25 | 1991-12-25 | アクティブマトリクス基板 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35306399A Division JP3312617B2 (ja) | 1991-12-25 | 1999-12-13 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173179A JPH05173179A (ja) | 1993-07-13 |
| JP3072637B2 true JP3072637B2 (ja) | 2000-07-31 |
Family
ID=18358266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34301391A Expired - Lifetime JP3072637B2 (ja) | 1991-12-25 | 1991-12-25 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072637B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| TW232751B (en) * | 1992-10-09 | 1994-10-21 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for forming the same |
| DE69430687T2 (de) * | 1993-02-10 | 2002-11-21 | Seiko Epson Corp | Aktives matrix-substrat und dünnfilmtransistor und verfahren zur herstellung |
| DE69431636T2 (de) | 1993-07-26 | 2003-06-26 | Seiko Epson Corp | Dünnschicht-Halbleiteranordnung, ihre Herstellung und Anzeigsystem |
| JPH07111334A (ja) * | 1993-08-20 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| JPH07131030A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 表示用薄膜半導体装置及びその製造方法 |
| JP3555141B2 (ja) | 1996-09-26 | 2004-08-18 | セイコーエプソン株式会社 | 表示装置 |
-
1991
- 1991-12-25 JP JP34301391A patent/JP3072637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05173179A (ja) | 1993-07-13 |
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Legal Events
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