JPH04154165A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04154165A JPH04154165A JP2277812A JP27781290A JPH04154165A JP H04154165 A JPH04154165 A JP H04154165A JP 2277812 A JP2277812 A JP 2277812A JP 27781290 A JP27781290 A JP 27781290A JP H04154165 A JPH04154165 A JP H04154165A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特に受光素子と薄膜トラン
ジスタとを同一基板上に形成して成るイメージセンサに
おいて、薄膜トランジスタを保護して歩留りの向上を図
ることができる前記受光素子の構造に関する。
ジスタとを同一基板上に形成して成るイメージセンサに
おいて、薄膜トランジスタを保護して歩留りの向上を図
ることができる前記受光素子の構造に関する。
（従来の技術）
従来、ファクシミリ等には、例えば原稿等の画像情報を
１対１に投影して電気信号に変換する密着型イメージセ
ンサが使用されている。そして、投影した画像を多数の
画素に分割し、画素に対応する各受光素子で発生した電
荷を薄膜トランジスタ（Ｔ Ｐ Ｔ）で構成されたスイ
ッチング素子を使って特定のブロック単位で各配線の配
線容量に一時蓄積し、駆動ＩＣにより電気信号として数
百ＫＨｚから数ＭＨｚまでの速度で時系列的に順次読み
出すＴＰＴ駆動型イメージセンサが提案されている。こ
のＴＰＴ駆動型イメージセンサは、ＴＦＴによるマトリ
ックス動作を行なうことにより単一の駆動ＩＣで複数の
ブロックの受光素子の読み取りが可能となるので、イメ
ージセンサを駆動する駆動ＩＣの個数を少なくすること
ができる。
１対１に投影して電気信号に変換する密着型イメージセ
ンサが使用されている。そして、投影した画像を多数の
画素に分割し、画素に対応する各受光素子で発生した電
荷を薄膜トランジスタ（Ｔ Ｐ Ｔ）で構成されたスイ
ッチング素子を使って特定のブロック単位で各配線の配
線容量に一時蓄積し、駆動ＩＣにより電気信号として数
百ＫＨｚから数ＭＨｚまでの速度で時系列的に順次読み
出すＴＰＴ駆動型イメージセンサが提案されている。こ
のＴＰＴ駆動型イメージセンサは、ＴＦＴによるマトリ
ックス動作を行なうことにより単一の駆動ＩＣで複数の
ブロックの受光素子の読み取りが可能となるので、イメ
ージセンサを駆動する駆動ＩＣの個数を少なくすること
ができる。
ＴＰＴ駆動型イメージセンサは、例えば、その等価回路
図を第３図に示すように、複数の受光素子Ｐ ｋ、ｎを
一列にライン状に配設し原稿幅と略同じ長さとした受光
素子アレイ１０１と、前記各受光素子Ｐ ｋ、ｎに１＝
１に対応する個数の薄膜トランジスタＴｋ、ｎから成る
電荷転送部１０２と、マトリックス状の多層配線１０３
とを具備して構成されている。
図を第３図に示すように、複数の受光素子Ｐ ｋ、ｎを
一列にライン状に配設し原稿幅と略同じ長さとした受光
素子アレイ１０１と、前記各受光素子Ｐ ｋ、ｎに１＝
１に対応する個数の薄膜トランジスタＴｋ、ｎから成る
電荷転送部１０２と、マトリックス状の多層配線１０３
とを具備して構成されている。
前記受光素子アレイ１０１は、Ｋ個のブロックの受光素
子群に分割され、一つの受光素子群を形成するｎ個の受
光素子Ｐ ｋ、ｎは、フォトダイオドと寄生容量により
等測的に表すことができる。
子群に分割され、一つの受光素子群を形成するｎ個の受
光素子Ｐ ｋ、ｎは、フォトダイオドと寄生容量により
等測的に表すことができる。
各受光素子Ｐ ｋ、ｎは各薄膜トランジスタＴｋ、ｎの
ドレイン電極にそれぞれ接続されている。そして、薄膜
トランジスタＴｋ、ｎのソース電極は、マトリックス状
に接続された多層配線１０３を介して受光素子群毎に共
通信号線１０４（ｎ本）にそれぞれ接続され、更に共通
信号線１０４は駆動ＩＣＩＯ３に接続されている。各薄
膜トランジスタＴｋ。
ドレイン電極にそれぞれ接続されている。そして、薄膜
トランジスタＴｋ、ｎのソース電極は、マトリックス状
に接続された多層配線１０３を介して受光素子群毎に共
通信号線１０４（ｎ本）にそれぞれ接続され、更に共通
信号線１０４は駆動ＩＣＩＯ３に接続されている。各薄
膜トランジスタＴｋ。
ｎのゲート電極には、ブロック毎に導通するようにゲー
トパルス発生回路１０６に接続されている。
トパルス発生回路１０６に接続されている。
各受光素子Ｐ ｋ、ｎで発生する光電荷は一定時間受光
素子Ｐ ｋ、ｎの寄生容量と薄膜トランジスタＴｋ、ｎ
のドレイン電極・ゲート電極間のオーバーラツプ容量に
蓄積された後、薄膜トランジスタＴｋ。
素子Ｐ ｋ、ｎの寄生容量と薄膜トランジスタＴｋ、ｎ
のドレイン電極・ゲート電極間のオーバーラツプ容量に
蓄積された後、薄膜トランジスタＴｋ。
ｎを電荷転送用のスイッチとして用いてブロック毎に順
次多層配線１０３の配線容量ＣＬに転送蓄積される。す
なわち、ケートパルス発生回路］０６からゲート信号線
Ｇｋを経由して伝達されたケトパルスφＧ１か、第１の
ブロックの薄膜トランジスタＴ１，１〜Ｔ１．ｎをオン
にし、第１のブロックの各受光素子Ｐ ｋ、ｎて発生し
た電荷か各配線容量ＣＬに転送蓄積される。そして、各
配線容量ＣＬに蓄積された電荷により各共通信号線１０
４の電位が変化し、この電圧値を駆動ＩＣ１０５内のア
ナログスイッチＳＷｎを順次オンして時系列的に出力線
１０７に抽出する。そして、ケートパルスφＧ２〜φＧ
ｋにより第２〜第にのブロックの薄膜トランジスタＴ２
，１〜Ｔ２．ｎからＴｋ、１−Ｔｋ、ｎまでがそれぞれ
オンすることによりブロック毎に受光素子側の電荷か転
送され、順次読み出すことにより原稿の主走査方向の１
ラインの画像信号を得、ローラ等の原稿送り手段（図示
せず）により原稿を移動させて前記動作を繰り返し、原
稿全体の画像信号を得るものである（特開昭６３−９３
５８号公報参照）。
次多層配線１０３の配線容量ＣＬに転送蓄積される。す
なわち、ケートパルス発生回路］０６からゲート信号線
Ｇｋを経由して伝達されたケトパルスφＧ１か、第１の
ブロックの薄膜トランジスタＴ１，１〜Ｔ１．ｎをオン
にし、第１のブロックの各受光素子Ｐ ｋ、ｎて発生し
た電荷か各配線容量ＣＬに転送蓄積される。そして、各
配線容量ＣＬに蓄積された電荷により各共通信号線１０
４の電位が変化し、この電圧値を駆動ＩＣ１０５内のア
ナログスイッチＳＷｎを順次オンして時系列的に出力線
１０７に抽出する。そして、ケートパルスφＧ２〜φＧ
ｋにより第２〜第にのブロックの薄膜トランジスタＴ２
，１〜Ｔ２．ｎからＴｋ、１−Ｔｋ、ｎまでがそれぞれ
オンすることによりブロック毎に受光素子側の電荷か転
送され、順次読み出すことにより原稿の主走査方向の１
ラインの画像信号を得、ローラ等の原稿送り手段（図示
せず）により原稿を移動させて前記動作を繰り返し、原
稿全体の画像信号を得るものである（特開昭６３−９３
５８号公報参照）。
上記イメージセンサの受光素子Ｐ及び受光素子Ｐて発生
した電荷を転送するため各受光素子Ｐ毎に設けられた薄
膜トランジスタＴは、第２図に示すように、同一ガラス
基板１上に形成されている。
した電荷を転送するため各受光素子Ｐ毎に設けられた薄
膜トランジスタＴは、第２図に示すように、同一ガラス
基板１上に形成されている。
受光素子Ｐ及び薄膜トランジスタＴの製造プロセスにつ
いて第２図（ａ）乃至（ｄ）を参照して説明する。
いて第２図（ａ）乃至（ｄ）を参照して説明する。
先ず、ガラス基板１上にクロム（Ｃｒ）を着膜及びバタ
ーニングしてゲート電極２を形成する。
ーニングしてゲート電極２を形成する。
次に、ゲート絶縁層３となるシリコン窒化膜（ＳｉＮｘ
）、半導体活性層４となる水素化アモルファスシリコン
（ａ−５ｉ：Ｈ）膜４′、更にシリコン窒化膜（ＳｉＮ
ｘ）を着膜し、このシリコン窒化膜（ＳｉＮｘ）のバタ
ーニングを行ってゲート電極２上に上部絶縁層５を形成
する。
）、半導体活性層４となる水素化アモルファスシリコン
（ａ−５ｉ：Ｈ）膜４′、更にシリコン窒化膜（ＳｉＮ
ｘ）を着膜し、このシリコン窒化膜（ＳｉＮｘ）のバタ
ーニングを行ってゲート電極２上に上部絶縁層５を形成
する。
続いて、ｎ生水素化アモルファスシリコン（ｎ”ａ−３
ｉ：Ｈ）膜６′、受光素子Ｐの下部電極及び薄膜トラン
ジスタのバリヤメタル層と成る金属膜７′、水素化アモ
ルファスシリコン（ａ−５ｉ：Ｈ）膜８′、酸化インジ
ウム・スズ（ＩＴＯ）膜９′を連続して着膜する（第２
図（ａ））。
ｉ：Ｈ）膜６′、受光素子Ｐの下部電極及び薄膜トラン
ジスタのバリヤメタル層と成る金属膜７′、水素化アモ
ルファスシリコン（ａ−５ｉ：Ｈ）膜８′、酸化インジ
ウム・スズ（ＩＴＯ）膜９′を連続して着膜する（第２
図（ａ））。
酸化インジウム・スス膜り′上にレジストを形成後（図
示せず）、エツチング処理して受光素子Ｐの透明電極９
のパターンを形成する（第２図（ｂ））。
示せず）、エツチング処理して受光素子Ｐの透明電極９
のパターンを形成する（第２図（ｂ））。
続いてエツチング処理して水素化アモルファスンリコン
膜８′をバターニングし、受光素子Ｐの光導電層８を形
成する（第２図（Ｃ））。
膜８′をバターニングし、受光素子Ｐの光導電層８を形
成する（第２図（Ｃ））。
次に金属膜７′をフォトリソ法によりバターニングして
受光素子Ｐの下部電極７ａ及び薄膜トランジスタＴのバ
リヤメタル層７ｂ、７ｃを形成する。続いて同一マスク
を用いてｎ手水素化アモルファスシリコン膜６′をバタ
ーニングして薄膜トランジスタＴのオーミックコンタク
ト層６ｂ、６Ｃを形成し、更に水素化アモルファスシリ
コン（ａ−Ｓｉ：Ｈ）膜４′をバターニングして薄膜ト
ランジスタＴの半導体活性層４を形成する（第２図（ｄ
））。
受光素子Ｐの下部電極７ａ及び薄膜トランジスタＴのバ
リヤメタル層７ｂ、７ｃを形成する。続いて同一マスク
を用いてｎ手水素化アモルファスシリコン膜６′をバタ
ーニングして薄膜トランジスタＴのオーミックコンタク
ト層６ｂ、６Ｃを形成し、更に水素化アモルファスシリ
コン（ａ−Ｓｉ：Ｈ）膜４′をバターニングして薄膜ト
ランジスタＴの半導体活性層４を形成する（第２図（ｄ
））。
（発明が解決しようとする課題）
上記製造プロセスにおいて前記金属膜７′は、第２図（
Ｃ）に示したように、水素化アモルファスシリコン膜８
′をエツチングして光導電層８を形成する際のエツチン
グストッパを兼ねている。
Ｃ）に示したように、水素化アモルファスシリコン膜８
′をエツチングして光導電層８を形成する際のエツチン
グストッパを兼ねている。
従って金属膜７′としては、水素化アモルファスシリコ
ン膜８′のエツチングの際にエツチングされない材料、
例えばクロム（Ｃｒ）やチタン（Ｔｌ）が用いられてい
る。
ン膜８′のエツチングの際にエツチングされない材料、
例えばクロム（Ｃｒ）やチタン（Ｔｌ）が用いられてい
る。
しかしながら、金属膜７′としてクロム（Ｃｒ）を用い
た場合、水素化アモルファスシリコン膜８′のエツチン
グ時に良好なエツチングストッパとなるか、電蝕による
溶けが起こりやすく、受光素子Ｐや薄膜トランジスタＴ
の信頼性が低下するという問題点があった。
た場合、水素化アモルファスシリコン膜８′のエツチン
グ時に良好なエツチングストッパとなるか、電蝕による
溶けが起こりやすく、受光素子Ｐや薄膜トランジスタＴ
の信頼性が低下するという問題点があった。
また、金属膜７′としてチタン（Ｔｉ）を用いた場合、
水素化アモルファスシリコン膜８′との界面で反応を起
こしてシリサイドを形成しやすく、このシリサイドは水
素化アモルファスシリコン膜８′のエツチング条件によ
りエツチングされてしまうので、金属膜７′の下層に形
成された薄膜トランジスタＴの製造歩留りが悪くなると
いう問題点かあった。
水素化アモルファスシリコン膜８′との界面で反応を起
こしてシリサイドを形成しやすく、このシリサイドは水
素化アモルファスシリコン膜８′のエツチング条件によ
りエツチングされてしまうので、金属膜７′の下層に形
成された薄膜トランジスタＴの製造歩留りが悪くなると
いう問題点かあった。
本発明は上記実情に鑑みてなされたもので、受光素子及
び薄膜トランジスタを同一基板上に形成する場合に、歩
留りの向上と信頼性の確保とを両立させる半導体装置の
構造を提供することを目的とする。
び薄膜トランジスタを同一基板上に形成する場合に、歩
留りの向上と信頼性の確保とを両立させる半導体装置の
構造を提供することを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解決するため本発明は、光導電層
を透明電極と金属電極とで挟んで受光素子を構成する半
導体装置において、前記金属電極を２つの異なる金属か
ら成る積層構造としている。
を透明電極と金属電極とで挟んで受光素子を構成する半
導体装置において、前記金属電極を２つの異なる金属か
ら成る積層構造としている。
そして金属電極の光導電層側の金属をタンタル（Ｔａ）
若しくはタングステン（Ｗ）で形成し、他方側の金属を
チタン（Ｔｉ）で形成することを特徴としている。
若しくはタングステン（Ｗ）で形成し、他方側の金属を
チタン（Ｔｉ）で形成することを特徴としている。
（作用）
本発明によれば、金属電極をタンタル（Ｔａ）若しくは
タングステン（Ｗ）とチタン（Ｔｉ）との二層構造とし
たので、その光導電層側にタンタル（Ｔａ）若しくはタ
ングステン（Ｗ）を形成することにより、光導電層との
界面においてシリサイドの形成を防止して、エツチング
により光導電層をバターニングする際にチタン（Ｔｉ）
を良好なエツチングストッパとして作用させることかで
きる。また、耐電触性の高いチタン（Ｔｉ）を金属電極
として使用したので、信頼性の高い半導体装置を得るこ
とかできる。
タングステン（Ｗ）とチタン（Ｔｉ）との二層構造とし
たので、その光導電層側にタンタル（Ｔａ）若しくはタ
ングステン（Ｗ）を形成することにより、光導電層との
界面においてシリサイドの形成を防止して、エツチング
により光導電層をバターニングする際にチタン（Ｔｉ）
を良好なエツチングストッパとして作用させることかで
きる。また、耐電触性の高いチタン（Ｔｉ）を金属電極
として使用したので、信頼性の高い半導体装置を得るこ
とかできる。
（実施例）
本発明の一実施例について第１図（ｅ）を参照しなから
説明する。
説明する。
受光素子Ｐは、異なる二つの金属を積層して成る金属電
極１０と、水素化アモルファスシリコン（ａ−５ｉ：Ｈ
）から成る光導電層２０と、酸化インジウム・スズ（Ｉ
ＴＯ）から成る透明電極３０とをガラス基板４０上に順
次積層して成るサンドイッチ構造で構成されている。
極１０と、水素化アモルファスシリコン（ａ−５ｉ：Ｈ
）から成る光導電層２０と、酸化インジウム・スズ（Ｉ
ＴＯ）から成る透明電極３０とをガラス基板４０上に順
次積層して成るサンドイッチ構造で構成されている。
金属電極１０は、主走査方向（図の表裏方向）に帯状に
形成され副走査方向に引き出し部１１ａを有するチタン
（Ｔｉ）層１１と、各受光素子Ｐ毎（ビット毎）に個別
に分割形成されたタンタル（Ｔａ）層１２とから成り、
タンタル（Ｔａ）層１２が光導電層２０と接するように
構成されている。
形成され副走査方向に引き出し部１１ａを有するチタン
（Ｔｉ）層１１と、各受光素子Ｐ毎（ビット毎）に個別
に分割形成されたタンタル（Ｔａ）層１２とから成り、
タンタル（Ｔａ）層１２が光導電層２０と接するように
構成されている。
また、光導電層２０及び透明電極３０は各受光素子Ｐ毎
（ビット毎）に個別に分割形成されることにより、光導
電層２０を金属電極１０と透明電極３０とで挟んだ部分
が各受光素子Ｐを構成し、その集まりか受光素子アレイ
を形成している。このように、光導電層２０と透明電極
３０を個別化したのは、ａ−５ｉ：Ｈの光導電層２０が
共通層であると、特定の受光素子Ｐで起こる光電変換作
用が隣接する受光素子Ｐに対して干渉を起こすことがあ
るので、この干渉を少なくするためである。
（ビット毎）に個別に分割形成されることにより、光導
電層２０を金属電極１０と透明電極３０とで挟んだ部分
が各受光素子Ｐを構成し、その集まりか受光素子アレイ
を形成している。このように、光導電層２０と透明電極
３０を個別化したのは、ａ−５ｉ：Ｈの光導電層２０が
共通層であると、特定の受光素子Ｐで起こる光電変換作
用が隣接する受光素子Ｐに対して干渉を起こすことがあ
るので、この干渉を少なくするためである。
金属電極１０の光導電層２０側をタンタル（Ｔａ）層１
２で形成したのは、光導電層２０を形成する水素化アモ
ルファスシリコン（ａ−３ｔ：Ｈ）とタンタル（Ｔａ）
との界面において、シリサイドの形成を防ぐためである
。従って、金属電極１０の光導電層２０側の層としてタ
ンタル（Ｔａ）の代わりに、水素化アモルファスシリコ
ン（ａＳｉ：Ｈ）に対してシリサイドを形成しない材料
、例えばタングステン（Ｗ）を用いてもよい。
２で形成したのは、光導電層２０を形成する水素化アモ
ルファスシリコン（ａ−３ｔ：Ｈ）とタンタル（Ｔａ）
との界面において、シリサイドの形成を防ぐためである
。従って、金属電極１０の光導電層２０側の層としてタ
ンタル（Ｔａ）の代わりに、水素化アモルファスシリコ
ン（ａＳｉ：Ｈ）に対してシリサイドを形成しない材料
、例えばタングステン（Ｗ）を用いてもよい。
また、前記光導電層２０において、水素化アモルファス
シリコンの代わりに、ＣｄＳｅ （カドミウムセレン）
等を使用してもよい。
シリコンの代わりに、ＣｄＳｅ （カドミウムセレン）
等を使用してもよい。
電荷転送部として機能する薄膜トランジスタＴは、クロ
ム（Ｃｒ）で形成されたゲート電極５１、シリコン窒化
膜で形成されたゲート絶縁層５２、水素化アモルファス
シリコン（ａ−５ｉ：Ｈ）で形成された半導体活性層５
３、ゲート電極５１に対向するよう設けられシリコン窒
化膜で形成された上部絶縁層５４、ｎ生水素化アモルフ
ァスシリコン（ｎ” ａ−３ｉ ： Ｈ）で形成された
オーミックコンタクト層５５ｂ、５５ｃ、チタン（Ｔｉ
）で形成されたバリヤメタル層１１ｂ、ＩＩＣを前記ガ
ラス基板４０上に順次積層して構成されている。オーミ
ックコンタクト層５５ｂ及びバリヤメタル層１１ｂとオ
ーミックコンタクト層５５ｃ及びバリヤメタル層１１Ｃ
とは、上部絶縁層５４を中心として対向するように形成
され、それぞれドレイン電極り、ソース電極Ｓを構成し
ている。
ム（Ｃｒ）で形成されたゲート電極５１、シリコン窒化
膜で形成されたゲート絶縁層５２、水素化アモルファス
シリコン（ａ−５ｉ：Ｈ）で形成された半導体活性層５
３、ゲート電極５１に対向するよう設けられシリコン窒
化膜で形成された上部絶縁層５４、ｎ生水素化アモルフ
ァスシリコン（ｎ” ａ−３ｉ ： Ｈ）で形成された
オーミックコンタクト層５５ｂ、５５ｃ、チタン（Ｔｉ
）で形成されたバリヤメタル層１１ｂ、ＩＩＣを前記ガ
ラス基板４０上に順次積層して構成されている。オーミ
ックコンタクト層５５ｂ及びバリヤメタル層１１ｂとオ
ーミックコンタクト層５５ｃ及びバリヤメタル層１１Ｃ
とは、上部絶縁層５４を中心として対向するように形成
され、それぞれドレイン電極り、ソース電極Ｓを構成し
ている。
前記受光素子Ｐと薄膜トランジスタＴとは、ポリイミド
膜６０により絶縁されるとともに、受光素子Ｐの透明電
極３０は、ポリイミド膜６０上に形成されたアルミニウ
ム（ＡＩ）から成る引き出し配線７１を介して薄膜トラ
ンジスタＴのドレイン電極りに接続されている。また、
薄膜トランジスタＴのソース電極Ｓは、信号配線７２に
接続されている。前記バリヤメタル層１１ｂ、ｌｌｃは
、アルミニウム配線である引き出し配線７１．信号配線
７２とｎ＋アモルファスシリコンとの間での相互拡散を
防ぐために介在させたものである。
膜６０により絶縁されるとともに、受光素子Ｐの透明電
極３０は、ポリイミド膜６０上に形成されたアルミニウ
ム（ＡＩ）から成る引き出し配線７１を介して薄膜トラ
ンジスタＴのドレイン電極りに接続されている。また、
薄膜トランジスタＴのソース電極Ｓは、信号配線７２に
接続されている。前記バリヤメタル層１１ｂ、ｌｌｃは
、アルミニウム配線である引き出し配線７１．信号配線
７２とｎ＋アモルファスシリコンとの間での相互拡散を
防ぐために介在させたものである。
金属電極１０のチタン（Ｔｉ）層１１の引き出し部１１
ａには、電源供給配線７３を介して一定のバイアス電圧
ＶＢが印加されている。
ａには、電源供給配線７３を介して一定のバイアス電圧
ＶＢが印加されている。
次に上記イメージセンサの製造方法について説明する。
まず、検査、洗浄されたガラス基板４０上に、薄膜トラ
ンジスタＴのゲート電極５１となる第１のクロム（Ｃｒ
１）層を、ＤＣスパッタ法により約１５０℃の温度で
７５０Ａ程度の膜厚に着膜する。
ンジスタＴのゲート電極５１となる第１のクロム（Ｃｒ
１）層を、ＤＣスパッタ法により約１５０℃の温度で
７５０Ａ程度の膜厚に着膜する。
次に、前記クロム（Ｃｒ）層をフォトリソ工程と、硝酸
セリウムアンモニウム、過塩素酸、水の混合液を用いた
エツチング工程によりパターニングしてゲート電極５１
を形成し、その後レジストを剥離する。
セリウムアンモニウム、過塩素酸、水の混合液を用いた
エツチング工程によりパターニングしてゲート電極５１
を形成し、その後レジストを剥離する。
次にアルカリ洗浄を行い、ガラス基板４０の全面に薄膜
トランジスタＴのゲート絶縁層５２となるシリコン窒化
膜（ＳｉＮｘ）を３０００Ａ程度の膜厚で、水素化アモ
ルファスシリコン（ａ−５ｉ：Ｈ）膜５３′を５００Ａ
程度の膜厚で、上部絶縁層５４となるシリコン窒化膜（
ＳｉＮｘ）を１５００Ａ程度の膜厚でそれぞれ順に真空
を破らずにプラズマＣＶＤ （Ｐ−ＣＶＤ）により連続
着膜する。真空を破らずに連続的に着膜することでそれ
ぞれの界面の汚染を防ぐことができ、薄膜トランジスタ
の特性の安定化を図ることができる。
トランジスタＴのゲート絶縁層５２となるシリコン窒化
膜（ＳｉＮｘ）を３０００Ａ程度の膜厚で、水素化アモ
ルファスシリコン（ａ−５ｉ：Ｈ）膜５３′を５００Ａ
程度の膜厚で、上部絶縁層５４となるシリコン窒化膜（
ＳｉＮｘ）を１５００Ａ程度の膜厚でそれぞれ順に真空
を破らずにプラズマＣＶＤ （Ｐ−ＣＶＤ）により連続
着膜する。真空を破らずに連続的に着膜することでそれ
ぞれの界面の汚染を防ぐことができ、薄膜トランジスタ
の特性の安定化を図ることができる。
前記シリコン窒化膜（ゲート絶縁層５２）は、Ｐ−ＣＶ
Ｄ法により基板温度が３００〜４００℃で、ＳｉＨ，と
ＮＨ，のガス圧力が０．１〜０゜５Ｔｏｒｒで、ＳｉＨ
，ガス流量が１０〜５０ＳＣＣＭで、ＮＨ８のガス流量
が１００〜３００ ＳＣＣＭて、ＲＦパワーが５０〜２
００Ｗの条件下で形成する。
Ｄ法により基板温度が３００〜４００℃で、ＳｉＨ，と
ＮＨ，のガス圧力が０．１〜０゜５Ｔｏｒｒで、ＳｉＨ
，ガス流量が１０〜５０ＳＣＣＭで、ＮＨ８のガス流量
が１００〜３００ ＳＣＣＭて、ＲＦパワーが５０〜２
００Ｗの条件下で形成する。
前記水素化アモルファスシリコン膜５３′は、Ｐ−ＣＶ
Ｄ法により基板温度か約２００〜３００℃で、ＳｉＨ，
のガス圧力か０． １〜０．５Ｔｏｒｒて、ＳｉＨ，ガ
ス流量が１００〜３００ ＳＣＣＭで、ＲＦパワーが５
０〜２００Ｗの条件下で形成する。
Ｄ法により基板温度か約２００〜３００℃で、ＳｉＨ，
のガス圧力か０． １〜０．５Ｔｏｒｒて、ＳｉＨ，ガ
ス流量が１００〜３００ ＳＣＣＭで、ＲＦパワーが５
０〜２００Ｗの条件下で形成する。
前記シリコン窒化膜（上部絶縁層５４）は、ＰＣＶＤ法
により基板温度か約２００〜３００℃で、ＳｉＨ，とＮ
Ｈ，のガス圧力が０． １〜０゜５Ｔｏｒｒで、ＳｉＨ
，ガス流量が１１０−５０ＳＣＣて、ＮＨ，のガス流量
が１００〜３００ ＳＣＣＭて、ＲＦパワーが５０〜２
００Ｗの条件下で形成する。
により基板温度か約２００〜３００℃で、ＳｉＨ，とＮ
Ｈ，のガス圧力が０． １〜０゜５Ｔｏｒｒで、ＳｉＨ
，ガス流量が１１０−５０ＳＣＣて、ＮＨ，のガス流量
が１００〜３００ ＳＣＣＭて、ＲＦパワーが５０〜２
００Ｗの条件下で形成する。
次に、ゲート電極５１に対応するような形状で前記シリ
コン窒化膜のパターンを形成するために、シリコン窒化
膜の上にレジストを塗布し、そしてガラス基板４０の裏
方向からゲート電極５１の形状パターンをマスクとして
用いて裏面露光、現像。
コン窒化膜のパターンを形成するために、シリコン窒化
膜の上にレジストを塗布し、そしてガラス基板４０の裏
方向からゲート電極５１の形状パターンをマスクとして
用いて裏面露光、現像。
ＨＦとＮＨ，Ｆの混合液でエツチングを行なって上部絶
縁層５４を形成し、その後レジスト剥離を行なう。
縁層５４を形成し、その後レジスト剥離を行なう。
さらにＢＨＦ処理を行い、その上にｎ＋アモルファスシ
リコン膜５５′をＳｉＨとＰＨ３の混合ガスを用いたＰ
−ＣＶＤにより１０００Ａ程度の膜厚で約２５０℃程度
の温度で着膜する。
リコン膜５５′をＳｉＨとＰＨ３の混合ガスを用いたＰ
−ＣＶＤにより１０００Ａ程度の膜厚で約２５０℃程度
の温度で着膜する。
次に、チタン（Ｔｉ）膜１１′をＤＣスパッタにより５
００Ａ〜３０００Ａ程度の膜厚て着膜する。続いて、タ
ンタル（Ｔａ）膜１２′をＤＣスパッタにより５０Ａ〜
１００ＯＡ程度の膜厚て連続して着膜する。チタン（Ｔ
ｉ）膜１１′とタンタル（Ｔａ）膜１２′との界面は、
スパッタによる連続着膜により、合金層か形成され、後
述する水素化アモルファスシリコンのドライエツチング
の際の耐ドライエツチング性を向上させる。
００Ａ〜３０００Ａ程度の膜厚て着膜する。続いて、タ
ンタル（Ｔａ）膜１２′をＤＣスパッタにより５０Ａ〜
１００ＯＡ程度の膜厚て連続して着膜する。チタン（Ｔ
ｉ）膜１１′とタンタル（Ｔａ）膜１２′との界面は、
スパッタによる連続着膜により、合金層か形成され、後
述する水素化アモルファスシリコンのドライエツチング
の際の耐ドライエツチング性を向上させる。
次に、水素化アモルファスシリコン膜２０′を１３００
０Ａ程度の膜厚に着膜し、酸化インジウム・スズ（ＩＴ
ｏ）膜３０′を６００Ａ程度の膜厚て着膜する。この時
、それぞれの着膜の前にアルカリ洗浄を行なう（第１図
（ａ））。
０Ａ程度の膜厚に着膜し、酸化インジウム・スズ（ＩＴ
ｏ）膜３０′を６００Ａ程度の膜厚て着膜する。この時
、それぞれの着膜の前にアルカリ洗浄を行なう（第１図
（ａ））。
上記水素化アモルファスシリコン膜２０′は、Ｐ−ＣＶ
Ｄ法により基板温度が１７０〜２５０℃で、ＳｉＨ，の
ガス圧力が０．３〜０ 、 ７ Ｔｏｒｒで、ＳｉＨ，
ガス流量が１５０〜３００ ＳＣＣＭて、ＲＦパワーが
１００〜２００Ｗの条件下で形成する。
Ｄ法により基板温度が１７０〜２５０℃で、ＳｉＨ，の
ガス圧力が０．３〜０ 、 ７ Ｔｏｒｒで、ＳｉＨ，
ガス流量が１５０〜３００ ＳＣＣＭて、ＲＦパワーが
１００〜２００Ｗの条件下で形成する。
また、酸化インジウム・スズ膜３０′は、ＤＣマグネト
ロンスパッタにより基板温度が室温で、Ａ「と０２のガ
ス圧力が１． ５ Ｘ １０− ’ Ｔｏｒｒテ、Ａｒ
ガス流量が１００〜１５０ＳＣＣＭで、０２ ガス流量
が１〜２８ＣＣＭで、ＤＣパワーが２００〜４００Ｗの
条件下で形成する。
ロンスパッタにより基板温度が室温で、Ａ「と０２のガ
ス圧力が１． ５ Ｘ １０− ’ Ｔｏｒｒテ、Ａｒ
ガス流量が１００〜１５０ＳＣＣＭで、０２ ガス流量
が１〜２８ＣＣＭで、ＤＣパワーが２００〜４００Ｗの
条件下で形成する。
この後、酸化インジウム・スズ膜３０′をフォトリソ工
程と、希塩酸を用いたエツチング工程でバターニングし
て、各受光素子Ｐ毎に分離するよう個別化された透明電
極３０を形成する（第１図（ｂ））。
程と、希塩酸を用いたエツチング工程でバターニングし
て、各受光素子Ｐ毎に分離するよう個別化された透明電
極３０を形成する（第１図（ｂ））。
続いて、同一のレジストパターンにより水素化アモルフ
ァスシリコン膜２０′をＣ２ＣＩＦ、とＳＦ、 とＯ５
の混合ガスを用いたドライエツチングによりパターニン
グして各受光素子Ｐ毎に分離するよう個別化された光導
電層２０を形成する。
ァスシリコン膜２０′をＣ２ＣＩＦ、とＳＦ、 とＯ５
の混合ガスを用いたドライエツチングによりパターニン
グして各受光素子Ｐ毎に分離するよう個別化された光導
電層２０を形成する。
このエツチング処理はＣ７ＣＩ Ｆ、 １００８ＣＣ
Ｍ。
Ｍ。
ＳＦ、１１００５ＣＣ，０２２０ＳＣＣＭ、ＲＦパワー
４ＯＯＷ、圧力０． ３Ｔｏｒｒの条件下で行なう。こ
のエツチング条件により、タンタル（Ｔａ）膜１２′
も同時にエツチングされ、光導電層２０と同一パターン
のタンタル（Ｔａ）層１２が形成される。また、チタン
（Ｔｉ）膜１１′かエツチングストッパとして作用し、
該チタン（Ｔｉ）膜１１′の下層に形成された各層を保
護する。この際、タンタル（Ｔａ）のエツチング速度は
水素化アモルファスシリコンより遅いのでタンタル（Ｔ
ａ）層１２のサイドエッチは生じない。また、このドラ
イエツチング時において、光導電層２０となる水素化ア
モルファスシリコンには、サイドエッチが大きく入るた
め、レジストを剥離する前に再度透明電極３０ （ＩＴ
Ｏ）のエツチングを行なう。
４ＯＯＷ、圧力０． ３Ｔｏｒｒの条件下で行なう。こ
のエツチング条件により、タンタル（Ｔａ）膜１２′
も同時にエツチングされ、光導電層２０と同一パターン
のタンタル（Ｔａ）層１２が形成される。また、チタン
（Ｔｉ）膜１１′かエツチングストッパとして作用し、
該チタン（Ｔｉ）膜１１′の下層に形成された各層を保
護する。この際、タンタル（Ｔａ）のエツチング速度は
水素化アモルファスシリコンより遅いのでタンタル（Ｔ
ａ）層１２のサイドエッチは生じない。また、このドラ
イエツチング時において、光導電層２０となる水素化ア
モルファスシリコンには、サイドエッチが大きく入るた
め、レジストを剥離する前に再度透明電極３０ （ＩＴ
Ｏ）のエツチングを行なう。
以上の処理により、透明電極３０の周辺裏側からさらに
エツチングされて光導電層２０と同じサイズの透明電極
３０が形成される。
エツチングされて光導電層２０と同じサイズの透明電極
３０が形成される。
次に、チタン（Ｔｉ）膜１１′をフォトリソ法により露
光、現像を行ってレジストパターンを形成し、フッ硝酸
を用いたエツチング工程で、パタニングして受光素子Ｐ
の金属電極１０のチタン（Ｔｉ）層１１、薄膜トランジ
スタＴのバリヤメタル層１１’ｂ、ｌｌｃを形成し、そ
の後レジスト剥離を行なう。受光素子Ｐのチタン（Ｔｉ
）層１１とバリヤメタル層１１ｂとは完全に分離するよ
うに形成されている。
光、現像を行ってレジストパターンを形成し、フッ硝酸
を用いたエツチング工程で、パタニングして受光素子Ｐ
の金属電極１０のチタン（Ｔｉ）層１１、薄膜トランジ
スタＴのバリヤメタル層１１’ｂ、ｌｌｃを形成し、そ
の後レジスト剥離を行なう。受光素子Ｐのチタン（Ｔｉ
）層１１とバリヤメタル層１１ｂとは完全に分離するよ
うに形成されている。
次にＨＦ、と０．の混合ガスでドライエツチングを行な
うと、チタン（チタン層１１．バリヤメタル層１ ｌ
ｂ、 １１ ｃ）と５ｉＮｘ（上部絶縁層５４）のな
い部分がエツチングされ、ａ−８ｉ：Ｈ層とｎ十水素化
アモルファスシリコン（ｎ” ａ−Ｓｔ：Ｈ）のパター
ンが形成される。これにより、受光素子Ｐのチタン層１
１の下層にｎ手堅のａ−５ｉ：Ｈ層及びａ−５ｔ：Ｈ層
が残る。またこの工程により、オーミックコンタクト層
５５ｂ。
うと、チタン（チタン層１１．バリヤメタル層１ ｌ
ｂ、 １１ ｃ）と５ｉＮｘ（上部絶縁層５４）のな
い部分がエツチングされ、ａ−８ｉ：Ｈ層とｎ十水素化
アモルファスシリコン（ｎ” ａ−Ｓｔ：Ｈ）のパター
ンが形成される。これにより、受光素子Ｐのチタン層１
１の下層にｎ手堅のａ−５ｉ：Ｈ層及びａ−５ｔ：Ｈ層
が残る。またこの工程により、オーミックコンタクト層
５５ｂ。
５５ｃのパターンが形成されてドレイン電極り及びソー
ス電極Ｓが形成され、更に半導体活性層５３のパターン
が形成される（第１図（ｄ））。
ス電極Ｓが形成され、更に半導体活性層５３のパターン
が形成される（第１図（ｄ））。
そして、受光素子Ｐ及び薄膜トランジスタＴ全体を覆う
ようにポリイミド膜６０を１３０ＯＯＡ程度の厚さで塗
布し、１６０℃程度でプリベークを行ってフォトリソエ
ツチング工程でパターン形成を行い、再度ベーキングす
る。前記パターニングにより、受光素子Ｐの透明電極３
０と薄膜トランジスタＴのトレイン電極りとを接続する
ためのコンタクトホール８１及びコンタクトホール８２
、ソース電極Ｓと信号配線７２とを接続するためのコン
タクトホール８３をそれぞれ形成する。
ようにポリイミド膜６０を１３０ＯＯＡ程度の厚さで塗
布し、１６０℃程度でプリベークを行ってフォトリソエ
ツチング工程でパターン形成を行い、再度ベーキングす
る。前記パターニングにより、受光素子Ｐの透明電極３
０と薄膜トランジスタＴのトレイン電極りとを接続する
ためのコンタクトホール８１及びコンタクトホール８２
、ソース電極Ｓと信号配線７２とを接続するためのコン
タクトホール８３をそれぞれ形成する。
更に、コンタクト部分に残ったポリイミド等を完全に除
去するために、０２てプラズマにさらすＤｅｓｃｕｍを
行う。
去するために、０２てプラズマにさらすＤｅｓｃｕｍを
行う。
次に、アルミニウム（ＡＩ）をＤＣマグネトロンスパッ
タによりイメージセンサ全体を覆うように１００ＯＯＡ
程度の厚さて約１５０℃程度の温度で着膜し、所望のパ
ターンを得るためにフッ酸、硝酸、リン酸、水の混合液
を用いたフォトリソエツチング工程でパターニングして
レジストを除去する。これにより、透明電極３０と薄膜
トランジスタＴとを接続する引き出し配線７１及び信号
配線７２及び電源供給線７３及び薄膜トランジスタの遮
光層７４をそれぞれ形成する（第１図（ｅ））。
タによりイメージセンサ全体を覆うように１００ＯＯＡ
程度の厚さて約１５０℃程度の温度で着膜し、所望のパ
ターンを得るためにフッ酸、硝酸、リン酸、水の混合液
を用いたフォトリソエツチング工程でパターニングして
レジストを除去する。これにより、透明電極３０と薄膜
トランジスタＴとを接続する引き出し配線７１及び信号
配線７２及び電源供給線７３及び薄膜トランジスタの遮
光層７４をそれぞれ形成する（第１図（ｅ））。
最後に、ポリイミドを３μｍ程度の厚さで塗布し、１２
５℃程度でプリベークを行ってフォトリソエツチング工
程でパターン形成を行い、再度２３０℃程度で９０分間
ベーキングしてパシベーション層（図示せず）を形成す
る。その後、Ｄｅｓｃｕｍを行い、不要に残ったポリイ
ミドを取り除く。
５℃程度でプリベークを行ってフォトリソエツチング工
程でパターン形成を行い、再度２３０℃程度で９０分間
ベーキングしてパシベーション層（図示せず）を形成す
る。その後、Ｄｅｓｃｕｍを行い、不要に残ったポリイ
ミドを取り除く。
実施例においては、受光素子Ｐとしてショットキー構造
のフォトダイオードを用いたが、ｐｉｎ構造としてもよ
い。また、受光素子Ｐの光導電層２０として、ａ−３ｉ
：Ｈ以外の他の非晶質材料（例えばａ−５ｉＣ，ａ−３
ｉＧｅ）を使用してもよい。
のフォトダイオードを用いたが、ｐｉｎ構造としてもよ
い。また、受光素子Ｐの光導電層２０として、ａ−３ｉ
：Ｈ以外の他の非晶質材料（例えばａ−５ｉＣ，ａ−３
ｉＧｅ）を使用してもよい。
上記実施例によれば、金属電極をタンタル（Ｔａ）とチ
タン（Ｔｉ）とから成る積層構造とじているので、水素
化アモルファスシリコン（ａ−Ｓｉ：Ｈ）層とチタン（
Ｔｉ）層との界面を無くし、シリサイドの形成を防止す
ることができる。また、チタン（Ｔｉ）の上面が合金化
されることにより、耐エツチング性を向上させることが
できる。
タン（Ｔｉ）とから成る積層構造とじているので、水素
化アモルファスシリコン（ａ−Ｓｉ：Ｈ）層とチタン（
Ｔｉ）層との界面を無くし、シリサイドの形成を防止す
ることができる。また、チタン（Ｔｉ）の上面が合金化
されることにより、耐エツチング性を向上させることが
できる。
（発明の効果）
本発明によれば、金属電極の光導電層側にタンタル（Ｔ
ａ）若しくはタングステン（Ｗ）から成る層を形成する
ことにより、光導電層との界面においてシリサイドの形
成を防止して、エツチングにより光導電層をパターニン
グする際にチタン（Ｔｉ）を良好なエツチングストッパ
として作用させ、チタン（Ｔｉ）の下層に形成される薄
膜層を保護し、半導体装置の歩留りの向上を図ることが
できる。
ａ）若しくはタングステン（Ｗ）から成る層を形成する
ことにより、光導電層との界面においてシリサイドの形
成を防止して、エツチングにより光導電層をパターニン
グする際にチタン（Ｔｉ）を良好なエツチングストッパ
として作用させ、チタン（Ｔｉ）の下層に形成される薄
膜層を保護し、半導体装置の歩留りの向上を図ることが
できる。
また、耐電触性の高いチタン（Ｔｉ）を受光素子の金属
電極として使用したので、信頼性の高い半導体装置を得
ることができる。
電極として使用したので、信頼性の高い半導体装置を得
ることができる。
第１図（ａ）乃至（ｅ）は本発明の一実施例に係るイメ
ージセンサの製造プロセスを示す断面説明図、第２図（
ａ）乃至（ｄ）は従来のイメージセンサの製造プロセス
を示す断面説明図、第３図はマトリックス駆動型イメー
ジセンサの等価回路図である。 ０・・・・・・金属電極 １・・・・・・チタン（Ｔｉ）層 ２・・・・・・タンタル（Ｔａ）層 ０・・・・・・光導電層 ０・・・・・・透明電極 ０・・・・・・ガラス基板 Ｐ・・・・・・受光素子 Ｔ・・・・・・薄膜トランジスタ 弔 図 弔 図 Ｄ 第２図 第２図
ージセンサの製造プロセスを示す断面説明図、第２図（
ａ）乃至（ｄ）は従来のイメージセンサの製造プロセス
を示す断面説明図、第３図はマトリックス駆動型イメー
ジセンサの等価回路図である。 ０・・・・・・金属電極 １・・・・・・チタン（Ｔｉ）層 ２・・・・・・タンタル（Ｔａ）層 ０・・・・・・光導電層 ０・・・・・・透明電極 ０・・・・・・ガラス基板 Ｐ・・・・・・受光素子 Ｔ・・・・・・薄膜トランジスタ 弔 図 弔 図 Ｄ 第２図 第２図
Claims (1)
- 【特許請求の範囲】 光導電層を透明電極と金属電極とで挟んで受光素子を
構成する半導体装置において、 前記金属電極を２つの異なる金属から成る積層構造とす
るとともに、光導電層側の金属をタンタル（Ｔａ）若し
くはタングステン（Ｗ）で形成し、他方側の金属をチタ
ン（Ｔｉ）で形成して成る半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277812A JPH0787243B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体装置 |
| US07/775,604 US5216491A (en) | 1990-10-18 | 1991-10-15 | Semiconductor photoconductive device with laminated refractory metal electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277812A JPH0787243B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154165A true JPH04154165A (ja) | 1992-05-27 |
| JPH0787243B2 JPH0787243B2 (ja) | 1995-09-20 |
Family
ID=17588612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277812A Expired - Fee Related JPH0787243B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5216491A (ja) |
| JP (1) | JPH0787243B2 (ja) |
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- 1990-10-18 JP JP2277812A patent/JPH0787243B2/ja not_active Expired - Fee Related
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1991
- 1991-10-15 US US07/775,604 patent/US5216491A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787243B2 (ja) | 1995-09-20 |
| US5216491A (en) | 1993-06-01 |
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|---|---|---|---|
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