JPH03295275A - 薄膜スイッチング素子アレイ - Google Patents
薄膜スイッチング素子アレイInfo
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- JPH03295275A JPH03295275A JP2096542A JP9654290A JPH03295275A JP H03295275 A JPH03295275 A JP H03295275A JP 2096542 A JP2096542 A JP 2096542A JP 9654290 A JP9654290 A JP 9654290A JP H03295275 A JPH03295275 A JP H03295275A
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- 239000010409 thin film Substances 0.000 title claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 37
- 229910052782 aluminium Inorganic materials 0.000 abstract description 35
- 238000006243 chemical reaction Methods 0.000 abstract description 21
- 230000008878 coupling Effects 0.000 abstract description 15
- 238000010168 coupling process Methods 0.000 abstract description 15
- 238000005859 coupling reaction Methods 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 8
- 239000010408 film Substances 0.000 description 29
- 239000011651 chromium Substances 0.000 description 25
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 12
- 229910052804 chromium Inorganic materials 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- VLTRZXGMWDSKGL-UHFFFAOYSA-N perchloric acid Chemical compound OCl(=O)(=O)=O VLTRZXGMWDSKGL-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 241000254032 Acrididae Species 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002996 emotional effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
- H01L31/02162—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors
- H01L31/02164—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers, cold shields for infrared detectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は薄膜トランジスタに係り、特に高解像度のイメ
ージセンサ等の光電変換素子て発生した電荷を出力する
際の電荷転送部のスイッチング素子として利用される薄
膜トランンスタに関する。
ージセンサ等の光電変換素子て発生した電荷を出力する
際の電荷転送部のスイッチング素子として利用される薄
膜トランンスタに関する。
(従来の技術)
従来の薄膜トランンスタ(TPT)について、特にイメ
ージセンサの電荷転送部としての薄膜トランンスタか知
られている。従来のイメージセンサにおいて、特に密着
型イメージセンサは、原稿等の画像情報を1幻]に投影
し、電気信号に変換するものである。この場合、投影し
た画像を多数の画素(光電変換素子)に分割し、各光電
変換素子で発生した電荷を薄膜トランジスタスイッチ素
子(T P T)を使って特定のブロック単位で配線群
の線間容量に一時蓄積して、電気信号として数百KH2
から数MH2までの速度で時系列的に順次読み出すTP
T駆動型イメージセンサがある。
ージセンサの電荷転送部としての薄膜トランンスタか知
られている。従来のイメージセンサにおいて、特に密着
型イメージセンサは、原稿等の画像情報を1幻]に投影
し、電気信号に変換するものである。この場合、投影し
た画像を多数の画素(光電変換素子)に分割し、各光電
変換素子で発生した電荷を薄膜トランジスタスイッチ素
子(T P T)を使って特定のブロック単位で配線群
の線間容量に一時蓄積して、電気信号として数百KH2
から数MH2までの速度で時系列的に順次読み出すTP
T駆動型イメージセンサがある。
二のTPT駆動型イメージセンサは、TPTの動作によ
り単一の駆動用ICで読み取りが可能となるので、イメ
ージセンサを駆動する駆動用ICの個数を少なくするも
のである。
り単一の駆動用ICで読み取りが可能となるので、イメ
ージセンサを駆動する駆動用ICの個数を少なくするも
のである。
このTPT駆動型イゼージセンサは、例えば、その等価
回路図を第7図に示すように、原稿幅と略同じ長さのラ
イン状の光電変換素子アレイ11と、各光電変換素子1
1′に1:1に対応する複数個の薄膜トランジスタTI
、j (i=l−N、 j−1〜n)から成る電荷転送
部12と、配線群13とから構成されている。
回路図を第7図に示すように、原稿幅と略同じ長さのラ
イン状の光電変換素子アレイ11と、各光電変換素子1
1′に1:1に対応する複数個の薄膜トランジスタTI
、j (i=l−N、 j−1〜n)から成る電荷転送
部12と、配線群13とから構成されている。
前記光電変換素子アレイ11は、N個のブロックの受光
素子群に分割され、一つの光電変換素子群を形成するn
個の光電変換素子11′は、フォトダイオードPDi、
j (i=1〜N、 j−1〜n)により等偏曲に表す
ことかできる。各光電変換素子11′は各薄膜トランジ
スタTi、jのドレイン電極にそれぞれ接続されている
。そして、薄膜トランジスタTLjのソース電極は、マ
トリックス状に形成された配線群13を介して光電変換
素子群毎に共通信号線14(n本)にそれぞれ接続され
ている。
素子群に分割され、一つの光電変換素子群を形成するn
個の光電変換素子11′は、フォトダイオードPDi、
j (i=1〜N、 j−1〜n)により等偏曲に表す
ことかできる。各光電変換素子11′は各薄膜トランジ
スタTi、jのドレイン電極にそれぞれ接続されている
。そして、薄膜トランジスタTLjのソース電極は、マ
トリックス状に形成された配線群13を介して光電変換
素子群毎に共通信号線14(n本)にそれぞれ接続され
ている。
各薄膜トランジスタTi、jのゲート電極には、ブロッ
ク毎に導通するようにゲートパルス発生回路(図示せず
)が接続されている。各光電変換素子11′で発生する
光電荷は一定時間受光素子の寄生容量と薄膜トランジス
タのドレイン・ゲート間のオーバーラツプ容量に蓄積さ
れた後、薄膜トランジスタT i、jを電荷転送用のス
イッチとして用いてブロック毎に順次配線群13の線間
容量C1(i−1〜n)に転送蓄積される。すなわち、
ゲートパルス発生回路からのゲートパルスφGlにより
、第1のブロックの薄膜トランジスタT 1,1〜T
l、nがオンとなり、第1のブロックの各光電変換素子
11′で発生して蓄積された電荷が各線間容量Cjに転
送蓄積される。そして、各線間容量Cjに蓄積された電
荷により各共通信号線14の電位が変化し、この電圧値
を駆動用ICl3内のアナ0グスイツチS W i (
i−1〜n)を順次オンして次系列的に出力線16に抽
出する。そして、ゲートパルスφG2〜φGNにより第
2〜第Nのブロックの薄膜トランジスタT2,1〜T2
.nからTN、l −TN、nまてがそれぞれオンする
ことによりブロック毎に光電変換素子側の電荷か転送さ
れ、順次読み出すことにより原稿の主走査方向の1ライ
ンの画像信号を得、ローラ等の原稿送り手段((支)示
せず)により原稿を移動させて前記動作を繰り返し、原
稿全体の画像信号を得るものである(特開昭63935
8号、特開昭63−67772号公報を参照)。
ク毎に導通するようにゲートパルス発生回路(図示せず
)が接続されている。各光電変換素子11′で発生する
光電荷は一定時間受光素子の寄生容量と薄膜トランジス
タのドレイン・ゲート間のオーバーラツプ容量に蓄積さ
れた後、薄膜トランジスタT i、jを電荷転送用のス
イッチとして用いてブロック毎に順次配線群13の線間
容量C1(i−1〜n)に転送蓄積される。すなわち、
ゲートパルス発生回路からのゲートパルスφGlにより
、第1のブロックの薄膜トランジスタT 1,1〜T
l、nがオンとなり、第1のブロックの各光電変換素子
11′で発生して蓄積された電荷が各線間容量Cjに転
送蓄積される。そして、各線間容量Cjに蓄積された電
荷により各共通信号線14の電位が変化し、この電圧値
を駆動用ICl3内のアナ0グスイツチS W i (
i−1〜n)を順次オンして次系列的に出力線16に抽
出する。そして、ゲートパルスφG2〜φGNにより第
2〜第Nのブロックの薄膜トランジスタT2,1〜T2
.nからTN、l −TN、nまてがそれぞれオンする
ことによりブロック毎に光電変換素子側の電荷か転送さ
れ、順次読み出すことにより原稿の主走査方向の1ライ
ンの画像信号を得、ローラ等の原稿送り手段((支)示
せず)により原稿を移動させて前記動作を繰り返し、原
稿全体の画像信号を得るものである(特開昭63935
8号、特開昭63−67772号公報を参照)。
次に、上記従来のイメージセンサにおける薄膜トランジ
スタの具体的構成とその製造方法について説明する。
スタの具体的構成とその製造方法について説明する。
従来のイメージセンサの薄膜トランジスタの構成は、第
5図の平面説明図と第5図のB−B’部分の断面説明図
である第6図に示すように、ガラスまたはセラミックの
絶縁性基板1上にゲート電極2としてのクロム(Cr)
層、ゲート絶縁層3としてのシリコン窒化膜(SiNx
)、半導体活性層4としての水素化アモルファスシリコ
ン(aSi:H)層、ゲート電極3に対向するよう設け
られたチャネル保護絶縁膜5としてのシリコン窒化膜(
S iNx ) 、オーミックコンタクト層6としての
n十水素化アモルファスシリコン(n+a−5i:H)
層、ドレイン電極7部分とソース電極8部分としてのク
ロム(Cr)層、その上に絶縁層としてポリイミド層、
更にその上に配線層9aまたはチャネル保護絶縁膜5の
上部においてはa−3i:H層の遮光用としてのアルミ
ニウム層9とを順次積層した逆スタガ構造のトランジス
タである。
5図の平面説明図と第5図のB−B’部分の断面説明図
である第6図に示すように、ガラスまたはセラミックの
絶縁性基板1上にゲート電極2としてのクロム(Cr)
層、ゲート絶縁層3としてのシリコン窒化膜(SiNx
)、半導体活性層4としての水素化アモルファスシリコ
ン(aSi:H)層、ゲート電極3に対向するよう設け
られたチャネル保護絶縁膜5としてのシリコン窒化膜(
S iNx ) 、オーミックコンタクト層6としての
n十水素化アモルファスシリコン(n+a−5i:H)
層、ドレイン電極7部分とソース電極8部分としてのク
ロム(Cr)層、その上に絶縁層としてポリイミド層、
更にその上に配線層9aまたはチャネル保護絶縁膜5の
上部においてはa−3i:H層の遮光用としてのアルミ
ニウム層9とを順次積層した逆スタガ構造のトランジス
タである。
遮光用のアルミニウム層9は、チャネル保護絶縁膜5を
透過してa−5i:H層に光か入り込んで光電変換作用
を引き起こすのを防くために設けられている。そして、
ドレイン電極7には光電変換素子11′の透明電極10
からの配線9aか接続されている。ここてオーミックコ
ンタクト層6はドレイン電tM7に接触する部分の層6
aとソス電極8に接触する部分の層6bとに分割して形
成されている。また、ドレイン電極7部分とソス電極8
部分としてのクロム(Cr)層はそのオミックコンタク
ト層6の6aと6bをそれぞれ覆うように形成されてい
る。上記クロム(Cr)層は、配線層のアルミニウムの
蒸着またはスパッタ法による着膜時のダメージを防ぎ、
オーミックコンタクト層6のn”a−5i:Hの特性を
保持する役割を果たしている。
透過してa−5i:H層に光か入り込んで光電変換作用
を引き起こすのを防くために設けられている。そして、
ドレイン電極7には光電変換素子11′の透明電極10
からの配線9aか接続されている。ここてオーミックコ
ンタクト層6はドレイン電tM7に接触する部分の層6
aとソス電極8に接触する部分の層6bとに分割して形
成されている。また、ドレイン電極7部分とソス電極8
部分としてのクロム(Cr)層はそのオミックコンタク
ト層6の6aと6bをそれぞれ覆うように形成されてい
る。上記クロム(Cr)層は、配線層のアルミニウムの
蒸着またはスパッタ法による着膜時のダメージを防ぎ、
オーミックコンタクト層6のn”a−5i:Hの特性を
保持する役割を果たしている。
また、従来の薄膜トランジスタの製造方法は、絶縁性基
板1上にゲート電極2としてのクロム(Cr)を蒸着し
、フォトリソ法により所定の形状にバターニングしてゲ
ート電極2を形成する。
板1上にゲート電極2としてのクロム(Cr)を蒸着し
、フォトリソ法により所定の形状にバターニングしてゲ
ート電極2を形成する。
次にゲート電極2の絶縁層(ゲート絶縁層3)としてシ
リコン窒化膜(S i Nx )を着膜し、このゲート
絶縁層3上に半導体活性層4としCの水素化アモルファ
スシリコン(a−3i:H)をプラズマCVD法により
着膜し、更にシリコン窒化膜(S i NX )の絶縁
膜(チャネル保護絶縁膜5)を着膜する。そして、シリ
コン窒化膜(SiNx)の絶縁膜をフォトリソ法により
バターニングしてチャネル保護絶縁膜5の形状を形成す
る。この上にオーミックコンタクト層6としてのn半水
素化アモルファスシリコン(n” a−3i : H)
をプラズマCVD法により着膜し、次にTPTのドレイ
ン電極7とソース電極8となるクロム(Cr)層をDC
マグネトロンスパッタにより着膜し、その上にフォトレ
ジストを塗布する。チャネル保護絶縁膜5の上部中央部
分を開けるように、上記クロム(Cr)層をフォトリソ
工程とエツチング工程でバターニングし、エツチングし
て、ドレイン電極7とソース電極8を形成する。次にH
F、と02の混合ガスを用いてエツチングを行うと、C
rとS i Nxのない部分がエツチングされ、オミッ
クコンタクト層6のn”a−3i:H層と半導体活性層
4のa−3i:H層のパターンが形成される。この上に
絶縁層としてポリイミドを塗布し、コンタクトホールを
フォトリソエツチングにて形成し、アルミニウムをDC
マグネトロンスパッタで着膜し、配線層または遮光用と
してのアルミニウム層9を形成する。
リコン窒化膜(S i Nx )を着膜し、このゲート
絶縁層3上に半導体活性層4としCの水素化アモルファ
スシリコン(a−3i:H)をプラズマCVD法により
着膜し、更にシリコン窒化膜(S i NX )の絶縁
膜(チャネル保護絶縁膜5)を着膜する。そして、シリ
コン窒化膜(SiNx)の絶縁膜をフォトリソ法により
バターニングしてチャネル保護絶縁膜5の形状を形成す
る。この上にオーミックコンタクト層6としてのn半水
素化アモルファスシリコン(n” a−3i : H)
をプラズマCVD法により着膜し、次にTPTのドレイ
ン電極7とソース電極8となるクロム(Cr)層をDC
マグネトロンスパッタにより着膜し、その上にフォトレ
ジストを塗布する。チャネル保護絶縁膜5の上部中央部
分を開けるように、上記クロム(Cr)層をフォトリソ
工程とエツチング工程でバターニングし、エツチングし
て、ドレイン電極7とソース電極8を形成する。次にH
F、と02の混合ガスを用いてエツチングを行うと、C
rとS i Nxのない部分がエツチングされ、オミッ
クコンタクト層6のn”a−3i:H層と半導体活性層
4のa−3i:H層のパターンが形成される。この上に
絶縁層としてポリイミドを塗布し、コンタクトホールを
フォトリソエツチングにて形成し、アルミニウムをDC
マグネトロンスパッタで着膜し、配線層または遮光用と
してのアルミニウム層9を形成する。
(発明が解決しようとする課題)
しかしながら、上記のような従来の薄膜トランジスタの
構成であって、隣接する薄膜トランジスタの距離か近い
場合には、電圧変化の大きいドレイン電極と隣接する薄
膜トランジスタのソース電極との間に結合容量が発生し
、隣接する薄膜トランジスタのソース電極に電圧変化の
影響を与えてしまうとの問題点かあった。
構成であって、隣接する薄膜トランジスタの距離か近い
場合には、電圧変化の大きいドレイン電極と隣接する薄
膜トランジスタのソース電極との間に結合容量が発生し
、隣接する薄膜トランジスタのソース電極に電圧変化の
影響を与えてしまうとの問題点かあった。
そのため、従来は、隣接する薄膜トランジスタの間にシ
ールドするためのグランド線を設けて、隣接する薄膜ト
ランジスタのソース電極への影響を防くことも行われて
いたが、イメージセンサの解像度を高くするために、光
電変換素子の密度を高くする必要かあって、第5図の平
面説明図に示すような場合には、隣接する薄膜トランジ
スタの間にグランド線を設けることか不可能となり、高
解像度のイメージセンサにおける隣接する薄膜トランジ
スタへの影響を防くことか困難になるとの問題へかあっ
た。
ールドするためのグランド線を設けて、隣接する薄膜ト
ランジスタのソース電極への影響を防くことも行われて
いたが、イメージセンサの解像度を高くするために、光
電変換素子の密度を高くする必要かあって、第5図の平
面説明図に示すような場合には、隣接する薄膜トランジ
スタの間にグランド線を設けることか不可能となり、高
解像度のイメージセンサにおける隣接する薄膜トランジ
スタへの影響を防くことか困難になるとの問題へかあっ
た。
本発明は上記実情に鑑みてなされたもので、高解像度の
イメージセンサにおいて、隣接する薄膜トランジスタの
間にグランド線を設けることなく、隣接する薄膜トラン
ジスタへの影響を少なくすることのできる構造の薄膜ト
ランジスタを提供することを目的とする。
イメージセンサにおいて、隣接する薄膜トランジスタの
間にグランド線を設けることなく、隣接する薄膜トラン
ジスタへの影響を少なくすることのできる構造の薄膜ト
ランジスタを提供することを目的とする。
(課題を解決するための手段)
上記従来例の問題点を解決するための請求項1記載の発
明は、ゲート電極上に第1の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第2の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第2の絶
縁層の上に第3の絶縁層を介して金属層か設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレイ
ン電極の上部をも覆うようにしたことを特徴としている
。
明は、ゲート電極上に第1の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第2の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第2の絶
縁層の上に第3の絶縁層を介して金属層か設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレイ
ン電極の上部をも覆うようにしたことを特徴としている
。
上記従来例の問題点を解決するだめの請求項2肥載の発
明は、ゲート電極上に第1の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第2の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第2の絶
縁層の上に第3の絶縁層を介して金属層が設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレ・
イン電極と前記ソース電極の上部をも覆うようにした二
とを特徴としている。
明は、ゲート電極上に第1の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第2の絶縁層を隔て
てドレイン電極とソース電極か形成され、前記第2の絶
縁層の上に第3の絶縁層を介して金属層が設けられてい
る薄膜トランジスタにおいて、前記金属層を前記ドレ・
イン電極と前記ソース電極の上部をも覆うようにした二
とを特徴としている。
(作用)
請求項1記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極を覆うように広めに形成して
いるので、従来、ドレイン電極から隣接する薄膜トラン
ジスタのソース電極に対して結合容量が発生していたも
のを、この広めに形成した金属層に対して発生させるこ
ととし、隣接する薄膜トランジスタのソース電極への!
気的影響を少なくできる。
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極を覆うように広めに形成して
いるので、従来、ドレイン電極から隣接する薄膜トラン
ジスタのソース電極に対して結合容量が発生していたも
のを、この広めに形成した金属層に対して発生させるこ
ととし、隣接する薄膜トランジスタのソース電極への!
気的影響を少なくできる。
請求項2記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極とソース電極の双方を覆うよ
うに広めに形成しているので、従来、ドレイン電極から
隣接する薄膜トランジスタのソース電極に対して結合容
量が発生していたものを、この広めに形成した金属層に
対して発生させることとし、隣接する薄膜トランジスタ
のソース電極への電気的影響を少なくてきるし、また、
設計上、ソース電極に更に容量を持たせたい場合に、ソ
ース電極を覆うように広めに形成した金属層とソース電
極との間の結合容量にて容量を増やすことができる。
て、半導体層を遮光するために半導体層上部に設けられ
た金属層を、ドレイン電極とソース電極の双方を覆うよ
うに広めに形成しているので、従来、ドレイン電極から
隣接する薄膜トランジスタのソース電極に対して結合容
量が発生していたものを、この広めに形成した金属層に
対して発生させることとし、隣接する薄膜トランジスタ
のソース電極への電気的影響を少なくてきるし、また、
設計上、ソース電極に更に容量を持たせたい場合に、ソ
ース電極を覆うように広めに形成した金属層とソース電
極との間の結合容量にて容量を増やすことができる。
(実施例)
本発明の一実施例について図面を参照しながら説明する
。
。
第1図は、本発明の一実施例に係る薄膜トランジスタの
平面説明図であり、第2図は、第1図のA−A’部分の
断面説明図である。第5図、第6図と同様の構成をとる
部分については同一の符号を使って説明する。
平面説明図であり、第2図は、第1図のA−A’部分の
断面説明図である。第5図、第6図と同様の構成をとる
部分については同一の符号を使って説明する。
本実施例の薄膜トランジスタ(T P T)の構成は、
ガラスまたはセラミック等の絶縁性の基板1上にゲート
電極2としてのクロム(Cr)層、ゲト絶縁層3として
のシリコン窒化膜(SiNx1)、半導体活性層4とし
ての水素化アモルファスシリコン(a−5i・H)層、
チャネル保護絶縁膜5としてのシリコン窒化膜(SiN
x2)、オーミックコンタクト層6としてのn生水素化
アモルファスシリコン(n” a−5i :H)層、ド
レイン電極7とソース電極8としてのクロム(Cr)層
か順次形成され、その上にポリイミド等の絶縁層を介し
てアルミニウム(A1)によるアルミニウム層9とを順
次積層した逆スタガ構造のトランジスタである。
ガラスまたはセラミック等の絶縁性の基板1上にゲート
電極2としてのクロム(Cr)層、ゲト絶縁層3として
のシリコン窒化膜(SiNx1)、半導体活性層4とし
ての水素化アモルファスシリコン(a−5i・H)層、
チャネル保護絶縁膜5としてのシリコン窒化膜(SiN
x2)、オーミックコンタクト層6としてのn生水素化
アモルファスシリコン(n” a−5i :H)層、ド
レイン電極7とソース電極8としてのクロム(Cr)層
か順次形成され、その上にポリイミド等の絶縁層を介し
てアルミニウム(A1)によるアルミニウム層9とを順
次積層した逆スタガ構造のトランジスタである。
ここで、オーミックコンタクト層6は、ドレイン電極7
に接触する部分68層とソース電極8に接触する部分6
b層と分離して形成され、その上のCr層もドレイン電
極7とソース電極8とに分、離して形成されている。
に接触する部分68層とソース電極8に接触する部分6
b層と分離して形成され、その上のCr層もドレイン電
極7とソース電極8とに分、離して形成されている。
本実施例においては、第1図と第2図に示すように、a
−3i:Hの半導体活性層4の遮光用としてチャネル保
護絶縁膜5の上部に形成されたアルミニウム層9がドレ
イン電極7上部を広く覆うように形成されている。従っ
て、従来ドレイン電極7上にコンタクトホールを設けて
光電変換素子の透明電極10からの配線9aが接続され
ていたが、この代りに、ドレイン電極7OCr層の一部
を光電変換素子側に引き出して、光電変換素子の透明電
極10からの配線9aを接続することとしている。第2
図の断面説明図では、破線部分にて折り曲げられた場合
の図であるため、ドレイン電極7上部を覆っているよう
に見えないが、第1図の平面説明図から分るように、ド
レイン電極7上部をポリイミド等の絶縁層を介してアル
ミニウム層9が覆っている構成となっている。
−3i:Hの半導体活性層4の遮光用としてチャネル保
護絶縁膜5の上部に形成されたアルミニウム層9がドレ
イン電極7上部を広く覆うように形成されている。従っ
て、従来ドレイン電極7上にコンタクトホールを設けて
光電変換素子の透明電極10からの配線9aが接続され
ていたが、この代りに、ドレイン電極7OCr層の一部
を光電変換素子側に引き出して、光電変換素子の透明電
極10からの配線9aを接続することとしている。第2
図の断面説明図では、破線部分にて折り曲げられた場合
の図であるため、ドレイン電極7上部を覆っているよう
に見えないが、第1図の平面説明図から分るように、ド
レイン電極7上部をポリイミド等の絶縁層を介してアル
ミニウム層9が覆っている構成となっている。
この場合、アルミニウム層9をドレイン電極7の幅より
広くして外側に引き出すようにすれば、ドレイン電極7
と隣接する薄膜トランジスタのソス電極8との間に起こ
る結合容量の多くを当該アルミニウム層9との間で発生
させることかでき、ドレイン電極7の電圧変化の影響の
多くを隣接する薄膜トランジスタのソース電極8に与え
なくて済み、アルミニウム層9かシールドの役割を果た
すようになっている。そして、当該アルミニウム層9は
接地されるか、または一定電位となるような構成となっ
ている。
広くして外側に引き出すようにすれば、ドレイン電極7
と隣接する薄膜トランジスタのソス電極8との間に起こ
る結合容量の多くを当該アルミニウム層9との間で発生
させることかでき、ドレイン電極7の電圧変化の影響の
多くを隣接する薄膜トランジスタのソース電極8に与え
なくて済み、アルミニウム層9かシールドの役割を果た
すようになっている。そして、当該アルミニウム層9は
接地されるか、または一定電位となるような構成となっ
ている。
次に、本発明に係る一実施例の薄膜l・ランシスタの製
造方法について説明する。
造方法について説明する。
まず、検査、洗浄されたガラス等の絶縁性基板1上に、
ゲート電極2となるクロム(Cr)層をDCスパッタ法
により750A程度の厚さで約150℃の温度にて着膜
する。
ゲート電極2となるクロム(Cr)層をDCスパッタ法
により750A程度の厚さで約150℃の温度にて着膜
する。
次に、クロム(Cr)層をフォトリソ工程とエツチング
工程によりバターニングしゲート電極2の形状を形成す
る。そしてアルカリ洗浄を行い、クロムパターン上に薄
膜トランジスタのゲート絶縁層3とその上の半導体活性
層4とまたその上のチャネル保護絶縁膜5を形成するた
めに、シリコン窒化膜(SiNxl)を3000A程度
の厚さで、水素化アモルファスシリコン(a−3i:H
)層を500A程度の厚さて、シリコン窒化膜(SiN
x2)を1.500 A程度の厚さて順に真空を破らず
にプラズマCVD (P−CVD)にヨリ連続着膜する
。真空を破らすに連続的に着膜することでそれぞれの界
面の汚染を防くことができ、特性の安定化を図ることが
できる。
工程によりバターニングしゲート電極2の形状を形成す
る。そしてアルカリ洗浄を行い、クロムパターン上に薄
膜トランジスタのゲート絶縁層3とその上の半導体活性
層4とまたその上のチャネル保護絶縁膜5を形成するた
めに、シリコン窒化膜(SiNxl)を3000A程度
の厚さで、水素化アモルファスシリコン(a−3i:H
)層を500A程度の厚さて、シリコン窒化膜(SiN
x2)を1.500 A程度の厚さて順に真空を破らず
にプラズマCVD (P−CVD)にヨリ連続着膜する
。真空を破らすに連続的に着膜することでそれぞれの界
面の汚染を防くことができ、特性の安定化を図ることが
できる。
ゲート絶縁層3の5iNxl膜をP−CVDて形成つ−
る条件は、基板温度が約350℃で、SiH,とNH,
のガス圧力が0. 1〜0. 5Torrで、SiH,
ガス流量が10〜50sccIIIて、NH,のガス流
量が100〜300secmで、RFパワーが50〜2
00Wである。
る条件は、基板温度が約350℃で、SiH,とNH,
のガス圧力が0. 1〜0. 5Torrで、SiH,
ガス流量が10〜50sccIIIて、NH,のガス流
量が100〜300secmで、RFパワーが50〜2
00Wである。
半導体活性層4のa−5i:H膜をP−CVDて形成す
る条件は、基板温度か約275℃で、SiH,のガス圧
力が0. 1〜0. 5Torrで、SiH,ガス流量
が100−300secmで、RFパワーが50〜20
0Wである。
る条件は、基板温度か約275℃で、SiH,のガス圧
力が0. 1〜0. 5Torrで、SiH,ガス流量
が100−300secmで、RFパワーが50〜20
0Wである。
チャネル保護絶縁膜5の5iNx2膜をP−CVDで形
成する条件は、基板温度が約275℃で、SiH,とN
Hlのガス圧力が0.1〜0. 5T。
成する条件は、基板温度が約275℃で、SiH,とN
Hlのガス圧力が0.1〜0. 5T。
rrて、SiH,ガス流量が10〜50secmで、N
H2のガス流量が100−300secmで、RFパワ
ーが50〜200Wである。
H2のガス流量が100−300secmで、RFパワ
ーが50〜200Wである。
次に、ゲート電極2に対応するような形状でトップ絶縁
層3を形成さるために、トップ絶縁層3の上にレジスト
を塗布し、そしてフォトリソマスクを用いて露光・現像
を行い、HFとNH,Fの混合液でエツチングして、レ
ジスト剥離を行ってトップ絶縁層3のパターンを形成す
る。
層3を形成さるために、トップ絶縁層3の上にレジスト
を塗布し、そしてフォトリソマスクを用いて露光・現像
を行い、HFとNH,Fの混合液でエツチングして、レ
ジスト剥離を行ってトップ絶縁層3のパターンを形成す
る。
さらにBHF処理を行い、その上にオーミックコンタク
ト層6としてn生型のa−3i:HをPCVD+、:よ
り1000A程度の厚さで約250℃程度の温度で着膜
する。次に、TFTのドレイン電極7とソース電極8の
第2のCr層をDC?ダネトロンスバッタにより150
0八程度の厚さで着膜する。
ト層6としてn生型のa−3i:HをPCVD+、:よ
り1000A程度の厚さで約250℃程度の温度で着膜
する。次に、TFTのドレイン電極7とソース電極8の
第2のCr層をDC?ダネトロンスバッタにより150
0八程度の厚さで着膜する。
この後、ソース電極8とドレイン電極7を形成するため
のフォトリソマスクを用い、フォトリソ法により露光現
像を行いレジストパターンを形成し、硝酸セリウムアン
モニウム、過塩素酸と水の混合液を用いたエツチング工
程で、パターニングを行い、レジスト剥離を行う。この
バターニングにおいて、ドレイン電Ifi!7の一部を
光電変換素子側に引き延ばした形のパターンが形成され
ることになる。
のフォトリソマスクを用い、フォトリソ法により露光現
像を行いレジストパターンを形成し、硝酸セリウムアン
モニウム、過塩素酸と水の混合液を用いたエツチング工
程で、パターニングを行い、レジスト剥離を行う。この
バターニングにおいて、ドレイン電Ifi!7の一部を
光電変換素子側に引き延ばした形のパターンが形成され
ることになる。
次にCF、 と02の混合ガスでドライエツチングを行
うと、Cr2部分と5iNX部分がエツチングされずに
残り、結局、Cr2部分とSiNx部分が形成されてい
ないオーミックコンタクト層6のn生型のa−5i:H
層部分と半導体活性層4のa−5i:H層部分かエツチ
ングされて除去されて、半導体活性層4のパターンか形
成さ11、更にオーミックコンタクト層6も分割されて
ドレイン電極s極の一部6aとソース電極の一部6bの
パターンが形成される。
うと、Cr2部分と5iNX部分がエツチングされずに
残り、結局、Cr2部分とSiNx部分が形成されてい
ないオーミックコンタクト層6のn生型のa−5i:H
層部分と半導体活性層4のa−5i:H層部分かエツチ
ングされて除去されて、半導体活性層4のパターンか形
成さ11、更にオーミックコンタクト層6も分割されて
ドレイン電極s極の一部6aとソース電極の一部6bの
パターンが形成される。
次に、イメージセンサ全体を覆うように絶縁層を形成す
るために、ポリイミドを13000A程度の厚さで塗布
し、160℃程度でブリヘークを行ってフォトリソエツ
チング工程でパターン形成を行い、再度ヘーキングする
。
るために、ポリイミドを13000A程度の厚さで塗布
し、160℃程度でブリヘークを行ってフォトリソエツ
チング工程でパターン形成を行い、再度ヘーキングする
。
次に、アルミニウム(A1)をDCマグネトロンスパッ
タにより薄膜トランジスタを覆うように1500QA程
度の厚さて約150℃程度の温度で着膜し、ドレイン電
極7上部をドレイン電極7の幅より広く覆うようなパタ
ーンをiするためにフォトリソエツチング工程でパタ一
二ノグする。これにより、a−5i:H層の遮光用とし
て、またドレイン電極7からの電圧変化の影響をシール
トするためのシールド用としてのアルミニウム層9が形
成される。
タにより薄膜トランジスタを覆うように1500QA程
度の厚さて約150℃程度の温度で着膜し、ドレイン電
極7上部をドレイン電極7の幅より広く覆うようなパタ
ーンをiするためにフォトリソエツチング工程でパタ一
二ノグする。これにより、a−5i:H層の遮光用とし
て、またドレイン電極7からの電圧変化の影響をシール
トするためのシールド用としてのアルミニウム層9が形
成される。
本実施例の薄膜トランジスタによれば、a−8i:Hの
半導体活性層4を遮光するために半導体活性層4上のチ
ャネル保護絶縁膜5上部に設けられたアルミニウム層9
を、ドレイン電極7を覆うようにドレイン電極7の外側
方向へ突出させて広めに形成しているので、隣接する薄
膜トランジスタ間にグランド線を配置できないような場
合に、隣接する薄膜トランジスタのソース電極8に対し
て結合容量が発生して、電圧変化の影響を与えていたも
のを、この広めに形成したアルミニウム層9の存在によ
って、その下部のドレイン電極7とアルミニウム層9の
間に結合容量を発生させ、電圧変化の影響をアルミニウ
ム層9にて受は止めることとし、ドレイン電極7から隣
接する薄膜トランジスタのソース電極8への電圧変化に
よる影響を少なくできる効果がある。
半導体活性層4を遮光するために半導体活性層4上のチ
ャネル保護絶縁膜5上部に設けられたアルミニウム層9
を、ドレイン電極7を覆うようにドレイン電極7の外側
方向へ突出させて広めに形成しているので、隣接する薄
膜トランジスタ間にグランド線を配置できないような場
合に、隣接する薄膜トランジスタのソース電極8に対し
て結合容量が発生して、電圧変化の影響を与えていたも
のを、この広めに形成したアルミニウム層9の存在によ
って、その下部のドレイン電極7とアルミニウム層9の
間に結合容量を発生させ、電圧変化の影響をアルミニウ
ム層9にて受は止めることとし、ドレイン電極7から隣
接する薄膜トランジスタのソース電極8への電圧変化に
よる影響を少なくできる効果がある。
また、本実施例では、ソース電極8上部にアルミニウム
層9を設けなかったのは、ソース電極8側に余分な容量
を付加することになると、転送される電荷を受ける側の
容量が大きくなり、転送効率が悪くなって出力される電
位差が小さくなり過ぎて、イメージセンサの感度を低下
させることになるため、これを防止するための処置であ
る。
層9を設けなかったのは、ソース電極8側に余分な容量
を付加することになると、転送される電荷を受ける側の
容量が大きくなり、転送効率が悪くなって出力される電
位差が小さくなり過ぎて、イメージセンサの感度を低下
させることになるため、これを防止するための処置であ
る。
別の実施例として、第3図の平面説明図に示すように、
ドレイン電極7とソース電極8の双方の上部にアルミニ
ウム層9を広く形成し、アルミニウム層9を接地、また
は一定電位とすることも考えられる。このような構成に
することで、上記実施例と同様の隣接する薄膜トランジ
スタのソース電極8への電圧変化による影響を少なくて
きる効果があるが、加えて、設計上、ソース電極8に更
に容量を持たせたい場合に、ソース電極8をも覆うよう
に広めに形成したアルミニウム層9とその下部のソース
電極8との間に発生する結合容量にて容量を増やすこと
ができる効果がある。
ドレイン電極7とソース電極8の双方の上部にアルミニ
ウム層9を広く形成し、アルミニウム層9を接地、また
は一定電位とすることも考えられる。このような構成に
することで、上記実施例と同様の隣接する薄膜トランジ
スタのソース電極8への電圧変化による影響を少なくて
きる効果があるが、加えて、設計上、ソース電極8に更
に容量を持たせたい場合に、ソース電極8をも覆うよう
に広めに形成したアルミニウム層9とその下部のソース
電極8との間に発生する結合容量にて容量を増やすこと
ができる効果がある。
更に、もうひとつ別の実施例として、第4図の平面説明
図に示すように、ドレイン電極7上部にアルミニウム層
9を形成せず、ソース電極8の上部を覆うように広めに
形成し、アルミニウム層9を接地、または一定電位とす
るようにした構成の薄膜トランジスタも考えられる。こ
のような構成にしたのは、ドレイン電極7に設計上の理
由により容量を持たせたくない場合とドレイン電極7と
アルミニウム層9の間の静電破壊を防止する場合に有効
である。また、隣接するソース電極8の上部を広めに覆
うように外側方向に突出させて形成したアルミニウム層
9とドレイン電極7との間の距離が、ドレイン電極7と
隣接するソース電極8との間の距離より近いために、隣
接するアルミニウム層9とドレイン電極7との間で結合
容量が発生して、アルミニウム層9がシールドの役割を
果たすために、ドレイン電極7から隣接するソース電極
8への電圧変化による影響を少なくできる効果もある。
図に示すように、ドレイン電極7上部にアルミニウム層
9を形成せず、ソース電極8の上部を覆うように広めに
形成し、アルミニウム層9を接地、または一定電位とす
るようにした構成の薄膜トランジスタも考えられる。こ
のような構成にしたのは、ドレイン電極7に設計上の理
由により容量を持たせたくない場合とドレイン電極7と
アルミニウム層9の間の静電破壊を防止する場合に有効
である。また、隣接するソース電極8の上部を広めに覆
うように外側方向に突出させて形成したアルミニウム層
9とドレイン電極7との間の距離が、ドレイン電極7と
隣接するソース電極8との間の距離より近いために、隣
接するアルミニウム層9とドレイン電極7との間で結合
容量が発生して、アルミニウム層9がシールドの役割を
果たすために、ドレイン電極7から隣接するソース電極
8への電圧変化による影響を少なくできる効果もある。
(発明の効果)
請求項1記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために第2の絶縁層上部に設け
られた金属層を、ドレイン電極を覆うように広めに形成
しているので、従来、ドレイン電極から隣接する薄膜ト
ランジスタのソース電極に対して結合容量か発生してい
たものを、この広めに形成した金属層に対して発生させ
ることとし、隣接する薄膜トランジスタのソース電極へ
の電気的影響を少なくてきる効果がある。
て、半導体層を遮光するために第2の絶縁層上部に設け
られた金属層を、ドレイン電極を覆うように広めに形成
しているので、従来、ドレイン電極から隣接する薄膜ト
ランジスタのソース電極に対して結合容量か発生してい
たものを、この広めに形成した金属層に対して発生させ
ることとし、隣接する薄膜トランジスタのソース電極へ
の電気的影響を少なくてきる効果がある。
請求項2記載の発明によれば、薄膜トランジスタにおい
て、半導体層を遮光するために第2の絶縁層上部に設け
られた金属層を、ドレイン電極とソース電極の双方を覆
うように広めに形成しているので、従来、ドレイン電極
から隣接する薄膜トランジスタのソース電極に対して結
合容量が発生していたものを、この広めに形成した金属
層に対して発生させることとし、隣接する薄膜トランジ
スタのソース電極への電気的影響を少なくてきる効果が
あるし、また、設計上、ソース電極に更に容量を持たせ
たい場合に、ソース電極を覆うコうに広めに形成した金
属層とソース電極との間の結合容量にて容量を増やすこ
とかできる効果かある。
て、半導体層を遮光するために第2の絶縁層上部に設け
られた金属層を、ドレイン電極とソース電極の双方を覆
うように広めに形成しているので、従来、ドレイン電極
から隣接する薄膜トランジスタのソース電極に対して結
合容量が発生していたものを、この広めに形成した金属
層に対して発生させることとし、隣接する薄膜トランジ
スタのソース電極への電気的影響を少なくてきる効果が
あるし、また、設計上、ソース電極に更に容量を持たせ
たい場合に、ソース電極を覆うコうに広めに形成した金
属層とソース電極との間の結合容量にて容量を増やすこ
とかできる効果かある。
第1図は本発明の一実施例に係る薄膜トランジスタの平
面説明図、第2図は第1図のA−A’線部分断面説明図
、第3図は本発明の別の実施例に係る薄膜トランジスタ
の平面説明図、第4図は本発明のもうひとつ別の実施例
に係る薄膜トランジスタの平面説明図、第5図は従来の
薄膜トランジスタの平面説明図、第6図は第5図のB−
B’線部分断面説明図、第7図はイメージセンサの等価
回路図である。 1・・・・・・絶縁性基板 2・・・・・・ゲート電極 3・・・・・・ゲート絶縁層 4・・・・・・半導体活性層 5・・・・・・チャネル保護絶縁膜 6・・・・・・オーミックコンタクト層7・・・・・・
ドレイン電極 8・・・・・・ソース電極 9・・・・・アルミニウム層 10・・・・・・透明電極 第1図 A11′ 1・・・・・・光電変換素子アレイ 2・・・・・・電荷転送部 3・・・・・・配線群 4・・・・・・共通信号線 5・・・・・・駆動用IC 6・・・・・・出力線 第3図 第4図 第 5図 1
面説明図、第2図は第1図のA−A’線部分断面説明図
、第3図は本発明の別の実施例に係る薄膜トランジスタ
の平面説明図、第4図は本発明のもうひとつ別の実施例
に係る薄膜トランジスタの平面説明図、第5図は従来の
薄膜トランジスタの平面説明図、第6図は第5図のB−
B’線部分断面説明図、第7図はイメージセンサの等価
回路図である。 1・・・・・・絶縁性基板 2・・・・・・ゲート電極 3・・・・・・ゲート絶縁層 4・・・・・・半導体活性層 5・・・・・・チャネル保護絶縁膜 6・・・・・・オーミックコンタクト層7・・・・・・
ドレイン電極 8・・・・・・ソース電極 9・・・・・アルミニウム層 10・・・・・・透明電極 第1図 A11′ 1・・・・・・光電変換素子アレイ 2・・・・・・電荷転送部 3・・・・・・配線群 4・・・・・・共通信号線 5・・・・・・駆動用IC 6・・・・・・出力線 第3図 第4図 第 5図 1
Claims (2)
- (1)ゲート電極上に第1の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第2の絶縁層を隔て
てドレイン電極とソース電極が形成され、前記第2の絶
縁層の上に第3の絶縁層を介しで金属層が設けられてい
る薄膜トランジスタにおいて、 前記金属層を前記ドレイン電極の上部をも覆うようにし
たことを特徴とする薄膜トランジスタ。 - (2)ゲート電極上に第1の絶縁層を介して半導体層を
有し、前記半導体層上に形成された第2の絶縁層を隔て
てドレイン電極とソース電極が形成され、前記第2の絶
縁層の上に第3の絶縁層を介して金属層が設けられてい
る薄膜トランジスタにおいて、 前記金属層を前記ドレイン電極と前記ソース電極の上部
をも覆うようにしたことを特徴とする薄膜トランジスタ
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2096542A JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
US07/987,073 US5552630A (en) | 1990-04-13 | 1992-12-07 | Thin film transistor having metallic light shield |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2096542A JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03295275A true JPH03295275A (ja) | 1991-12-26 |
JPH07112053B2 JPH07112053B2 (ja) | 1995-11-29 |
Family
ID=14167994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2096542A Expired - Fee Related JPH07112053B2 (ja) | 1990-04-13 | 1990-04-13 | 薄膜スイッチング素子アレイ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5552630A (ja) |
JP (1) | JPH07112053B2 (ja) |
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JPWO2016190187A1 (ja) * | 2015-05-25 | 2018-03-01 | シャープ株式会社 | 表示装置の駆動回路 |
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US6507083B1 (en) | 2000-10-05 | 2003-01-14 | Pixim, Inc. | Image sensor with light-reflecting via structures |
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- 1990-04-13 JP JP2096542A patent/JPH07112053B2/ja not_active Expired - Fee Related
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JPH07112053B2 (ja) | 1995-11-29 |
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